KR100611073B1 - 다층배선기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 콘덴서를 기판용적(면적 및 높이, 특히 높이)을 변화시키지 않고 또한 저비용으로 형성할 수 있는 웨이퍼 일괄 콘택트 보드용 다층배선기판 및 그 제조방법 등을 제공하는 것을 목적으로 하며, 이와 같은 본 발명은 웨이퍼상에 다수 형성된 반도체 디바이스 시험을 일괄적으로 실시하기 위하여 사용되는 웨이퍼 일괄 콘택트 보드 등의 일부를 구성하는 다층배선기판으로서, 절연층을 사이에 두고 배선을 적층하고 절연층에 형성된 콘택트 홀을 통하여 상하 배선을 접속(도통)한 구조를 갖는 다층배선기판에 있어서, 상하의 배선간에서 다층배선층내에 일체적으로 콘덴서(11)를 설치한 구조를 갖는 것을 특징으로 한다.
다층배선기판

Description

다층배선기판 및 그 제조방법 {MULTILAYER INTERCONNECTION SUBSTRATE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명의 일실시예에 따른 웨이퍼 일괄 콘택트 보드용 다층배선기판의 제조를 설명하기 위한 요부단면도.
도 2는 본 발명의 일실시예에 따른 웨이퍼 일괄 콘택트 보드용 다층배선기판의 제조를 설명하기 위한 요부단면도.
도 3은 웨이퍼 일괄 콘택트 보드용 다층배선기판에서의 콘덴서 형성위치를 모식적으로 나타낸 도면.
도 4는 웨이퍼 일괄 콘택트 보드용 다층배선기판에서의 콘덴서 형성위치를 모식적으로 나타낸 도면.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼 일괄 콘택트 보드용 다층배선기판의 제조공정을 설명하기 위한 요부단면도.
도 6은 웨이퍼 일괄 콘택트 보드를 모식적으로 나타낸 도면.
<도면 내 주요부분에 대한 부호의 설명>
1 : 글라스기판 2 : Cu막
3 : TiO2막 4 : Cr/Cu/TiO2다층구조배선층
4a : 제 1층의 배선패턴 5, 5' : 절연층
6, 6' : 콘택트 홀 7, 7' : 콘덴서형성용 개구
8 : 보호용 레지스트 패턴 9 : Cr/Cu다층구조배선층
9a : 제 2층의 배선패선 10 : 다층배선기판
11 : 콘덴서 12 : 다층배선층
13 : 보호용 절연막 14 : 콘택트부(개구)
15 : 콘덴서형성부 16 : 레지스트층
17 : TiO2막(강유전체막) 18 : 제 3층의 도전층
18a : 제 3층의 배선패턴 19 : 콘덴서 대향전극
20 : 이방성 도전고무시트 30 : 콘택트 부품
31 : 링 32 : 멤브레인
33 : 범프 34 : 패드
본 발명은 반도체 디바이스를 시험(검사)하기 위하여 사용되는 콘택트 치구(治具)의 일부를 구성하는 다층배선기판 및 그 제조방법 등에 관한 것이다.
웨이퍼상에 다수 형성된 반도체 디바이스(반도체 칩)의 검사는 프로브 카드에 의한 제품검사(전기적 특성시험)와 이 후에 실시되는 신뢰성시험인 번인시험으로 분류할 수 있다.
번인시험은 고유결함이 있는 반도체 디바이스 또는 제조상의 흐트러짐(분산)으로 인해 시간과 스트레스에 의한 고장을 일으키는 디바이스를 제거하기 위하여 행해지는 스크리닝(screening)시험의 하나이다. 프로브 카드에 의한 검사가 제조한 디바이스의 전기적인 특성시험이라면, 번인시험은 열가속시험이라고 할 수 있다.
번인시험은 프로브 카드에 의해 1개 칩마다 행해지는 전기적 특성시험 후에 웨이퍼를 다이싱(dicing)에 의해 칩으로 절단하고 패키징한 것에 대하여 1개씩 번인시험을 실시하는 통상의 방법(1 칩 번인시스템)으로는 비용면에서 실현성이 떨어진다. 그래서 웨이퍼상에 다수형성 된 반도체 디바이스의 번인시험을 일괄적으로 한번에 수행하기 위한 웨이퍼 일괄 콘택트 보드(번인보드)의 개발 및 실용화가 추진되고 있다(특개평 7-231019호 공보). 웨이퍼 일괄 콘택트 보드를 사용한 웨이퍼 일괄 번인시스템은 비용면에서 실현가능성이 높다는 것 외에, 베어칩 출하 및 베어칩 탑재라는 최신 기술의 흐름을 실현 가능하게 하기 위해서도 중요한 기술이다.
번인시험의 내용을 세분하여 다음과 같이 설명한다.
스태틱 번인(static burn-in)은 고온 하에서 정격 또는 이것을 초과하는 전원전압을 인가하고 디바이스에 전류를 흐르게 하여 온도 및 전압 스트레스를 디바이스에 가하는 번인시험으로, 고온 디바이스 스트레스이라고도 일컬어진다.
다이나믹 번인(dynamic brun-in)은 고온 하에서 정격 또는 이것을 초과하는 전원전압을 인가하고 디바이스의 입력회로에 실동작에 가까운 신호를 인가하면서 수행하는 번인시험이다.
모니터드 번인(monitored burn-in)은 다이나믹 번인에서 디바이스의 입력회로에 신호를 인가할 뿐만 아니라 출력회로의 특성도 모니터할 수 있는 기능을 가진 번인시 험이다.
테스트 번인(test burn-in)은 번인에 있어서 피시험디바이스의 좋고 나쁨을 판정, 평가할 수 있는 번인시험이다.
웨이퍼 일괄 콘택트 보드는 웨이퍼를 일괄적으로 검사한다는 점 및 가열시험에 사용한다는 점에서 종래 프로브 카드와는 요구특성이 다르며 요구수준이 높다. 웨이퍼 일괄 콘택트 보드가 실용화되면 상술한 번인시험(전기적 특성을 시험하는 경우를 포함한다) 외에, 종래 프로브 카드에 의해 행해져 왔던 제품검사(전기적 특성시험)의 일부를 웨이퍼 일괄로 수행할 수 있게 된다.
도 6에 웨이퍼 일괄 콘택트 보드의 일구체 예를 나타낸다.
웨이퍼 일괄 콘택트 보드는 도 6에 나타낸 바와 같이, 웨이퍼 일괄 콘택트 보드용 다층배선기판(이하, 다층배선기판이라고 한다)(10)상에 이방성 도전고무시트(20)를 사이에 두고 콘택트부품(30)을 고정한 구조를 갖는다.
콘택트부품(30)은 피검사소자와 직접 접촉하는 콘택트 부분을 담당한다. 콘택트부품(30)에서는 절연성 필름으로 이루어진 멤브레인(32)의 한쪽 면에는 범프(33)가 형성되고 다른 쪽 면에는 패드(34)가 형성되어 있다. 멤브레인(32)은 열팽창에 의해서 위치가 어긋나게 되는 것을 피하기 위하여 저열팽창률의 링(31)으로 팽팽하게 고정시킨다. 범프(33)는 웨이퍼(40)상의 각 반도체 디바이스(칩)의 가장자리 또는 센터라인상에 형성된 전극(1 칩 약 600∼1000 핀 정도로 이 수에 칩 수를 곱산 수의 전극이 웨이퍼상에 있다)에 대응하여 이 전극과 같은 수만큼 대응하는 위치에 형성되어 있다.
다층배선기판(10)은 멤브레인(32) 상에 고립되는 각 범프(33)에 패드(34)를 통하여 소정의 번인시험 신호 등을 부여하기 위한 배선 및 패드전극을 절연성 기판상에 갖는다. 다층배선기판(10)은 배선이 복잡하기 때문에 다층배선구조를 갖는다. 또한 다층배선기판(10)에서는 열팽창에 의한 멤브레인(32) 상에 패드(34)와의 위치 어긋남에 따른 접속불량을 피하기 위해 저열팽창률의 절연성기판을 사용하고 있다.
이방성 도전고무시트(20)는 주면(主面)과 수직인 방향으로만 도전성을 갖는 탄성체(실리콘수지로 이루어지고 금속입자가 상기 패드 및 상기 패드전극에 대응하는 부분에 매립된 이방성 도전고무)를 갖는 시트형상의 접속부품으로서, 다층배선기판(10)상의 패드전극(도시하지 않음)과, 멤브레인(32)상의 패드(34),를 전기적으로 접속한다. 이방성 도전고무시트(20)는 시트의 표면에 돌출되어 형성된 이방성 도전고무의 볼록(凸)부(도시하지 않음)가 멤브레인(32)상의 패드(34)에 접함으로써, 고무의 탄성 및 가요성(可撓性)과 멤브레인(32)의 가요성 등이 서로 어우러져 반도체 웨이퍼(40) 표면의 요철(凹凸) 및 범프(33) 높이의 흐뜨러짐 등을 흡수하고 반도체 웨이퍼상의 전극과 멤브레인(32)상의 범프(33)를 확실하게 접속한다.
각 반도체 디바이스(칩)에는 집적회로의 전원단자, 그라운드단자 및 신호의 입출력단자(신호단자)가 되는 전극(패드전극)이 각각 형성되어(전원전극, 그라운드전극, 신호전극), 반도체 칩의 모든 전극에 대응하여 웨이퍼 일괄 콘택트 보드의 범프(33)가 일대일 관계로 형성되고 접속되도록 되어 있다. 또한 웨이퍼 일괄 콘택트 보드에서의 다층배선에서는 배선의 수를 줄일 목적으로 전원배선, 그라운드배선 및 신호의 입출력배선(신호배선)을 각각 공통화하고 있다.
웨이퍼상에 형성된 복수개의 칩을 동시에 번인시험하는 멀티 번인시험, 또는 웨이퍼상에 형성된 모든 칩을 일괄하여 번인시험하는 웨이퍼 일괄 번인시험을 실시하는 경우, 웨이퍼상의 각 반도체 칩의 전극에 전원전압이나 신호를 동시에 인가하여 복수개 또는 모든 반도체 칩을 동작시켜야한다.
그러므로 웨이퍼상의 다수 패드전극에 대하여 프로브 전극을 일괄적으로 콘택트할 수 있는 콘택터(콘택트 치구)가 제안되고 있다. 이 기술에 따르면 콘택터에 다수의 칩을 형성하고 이들 범프를 콘택트 전극으로 사용한다.
종래의 웨이퍼 일괄 번인장치용 콘택터는 콘택터에 형성된 범프와, 웨이퍼상의 전극을 확실하게 일괄접촉시키기 때문에 고도의 평탄성(±50㎛ 정도)을 필요로 했다.
한편, 웨이퍼 일괄 번인장치를 사용한 번인 검사시, 복수개의 반도체 칩을 동시에 동작시킬 필요가 있지만 복수개의 반도체 칩에 대하여 동시에 동작을 개시하는 경우, 칩 동작 초에 순간적으로 대량의 전류를 웨이퍼에 공급해야한다. 이와 같은 대량의 전류를 웨이퍼에 공급하고자 할 때 콘택트의 배선저항에 의해 전원전압이 크게 강하되거나 인접한 반도체 칩에 공급되는 전압이 순차적으로 강하되어 버리는 문제가 있었다.
이와 같은 문제를 해소하기 위하여 콘택트의 배선층에 콘덴서를 소자 부착하거나, 배선층을 지지하는 배선기판에 관통공을 형성하여 기판의 뒷면쪽에 콘덴서를 설치하거나 하는 기술이 제안되고 있다.
그러나 배선층에 콘덴서를 소자부착하는 방법에서는 소자 콘덴서의 부피가 크고, 상기와 같은 콘택터의 평탄성이 유지되지 않으며, 범프와 웨이퍼상의 전극과의 확 실한 일괄접촉이 곤란해진다.
또한 배선기판의 뒷면쪽에 콘덴서를 설치하는 방법에서는 관통공을 형성하는 등 고도의 가공정밀도가 요구되는 공정이 늘어나기 때문에 수율이 떨어지고 비용도 증가하게 된다는 된다는 문제가 있었다.
또한 특히 웨이퍼 일괄 콘택트 보드용 다층배선기판에서는 이상적으로 각 칩에 1개의 비율로 콘덴서를 또는 적어도 복수개의 칩에 1개의 비율로 콘덴서를 형성해야한다는 것이 판명된 것이지만, 1개 웨이퍼상에 수백에서 1000개 칩 이상 형성된 웨이퍼를 검사하기 위한 다층배선기판에 상술한 방법으로 콘덴서를 설치하는 경우, 그 수고나 시간이 많이 들게 되며 비용도 크게 증가하게 된다는 결점이 있었다.
상술한 문제는 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구(콘택터)의 일부를 구성하는 다층배선기판, 예를 들면 동시에 복수개의 반도체 칩을 검사하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판에 있어서도 마찬가지 문제로 등장한다.
본 발명은 상술한 배경 하에서 이루어진 것으로 평탄성을 유지하고 또한 저비용으로 콘덴서를 배선기판에 설치한 다층배선기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
특히, 각 칩에 1개의 비율로 콘덴서를 형성하는 이상적인 구조를 저비용으로 실현할 수 있고, 또는 적어도 복수개의 칩에 1개의 비율로 콘덴서를 형성하는 구조를 저비용으로 실현할 수 있으며, 따라서 각 칩의 스위칭시에 발생하는 노이즈가 원인 으로 일어나는 에러를 완전하게 제거할 수 있고, 또는 노이즈의 영향을 줄이기 위하여 기판이 충분한 특성을 발휘할 수 있도록 하는, 다층배선기판 또는 웨이퍼 일괄 콘택트 보드용 다층배선기판 및 이들의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 이하에 설명하는 구성을 취하고 있다.
(제 1 구성) 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판으로서,
절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하의 배선을 접속(도통)한 구조를 갖는 다층배선기판에 있어서,
상하의 배선간 또는 동일층내의 배선간에, 용량 50pF∼50μF의 콘덴서를 형성한 것을 특징으로 하는 다층배선기판.
(제 2 구성) 제 1 구성에 있어서, 상기 콘택트 치구가, 동시에 복수개의 반도체 칩을 검사하기 위하여 사용되는 것으로서,
상기 콘덴서는 1개의 반도체 칩에 대하여 1개의 비율, 또는 복수개의 반도체 칩에 대하여 1개의 비율로 형성한 것을 특징으로 하는 다층배선기판.
(제 3 구성) 제 1 구성에 있어서, 상기 콘택트 치구가, 웨이퍼상에 다수 형성된 반도체 칩의 시험을 일괄적으로 실시하기 위하여 사용되는 웨이퍼 일괄 콘택트 보드로서,
상기 콘덴서는 웨이퍼상의 1개의 반도체 칩에 대하여 1개의 비율로, 또는 복수개의 반도체 칩에 대하여 1개의 비율로 형성한 것을 특징으로 하는 다층배선기판.
(제 4 구성) 제 1 구성 내지 제 3 구성 중의 어느 한 구성에 있어서, 상기 콘덴서를 구성하는 도체막은 상기 배선을 형성하는 공정에서 형성되는 것을 특징으로 하는 다층배선기판.
(제 5 구성) 제 1 구성 내지 제 4 구성 중의 어느 한 구성에 있어서, 상기 콘덴서를 각종 전원배선 중에서 적어도 일종의 전원배선과 GND배선과의 사이에 형성한 것을 특징으로 하는 다층배선기판.
(제 6 구성) 제 1 구성 내지 제 5 구성 중의 어느 한 구성에 있어서, 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판으로서,
절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하 배선을 접속(도통)한 구조를 가짐과 아울러,
다수의 반도체 칩에서의 동일한 종류의 전원전극들을 전기적으로 공통접속할 목적으로 다층배선층내에 설치된 전원공통배선과,
다수의 반도체 칩에서의 GND전극들을 전기적으로 공통접속할 목적으로 다층배선층내에 설치된 GND공통배선과,
상기 전원공통배선으로부터 분기하여, 대응하는 각 전원전극과 전원공통배선과의 사이를 각각 접속하는 전원분기배선과,
상기 GND공통배선으로부터 분기하여, 대응하는 각 GND전원과 GND공통배선과의 사이를 각각 접속하는 GND분기배선,을 가지고,
상기 전원공통배선과 GND공통배선과의 사이에 콘덴서가 설치된 것을 특징으로 하는 다층배선기판.
(제 7 구성) 제 6 구성에 있어서, 상기 콘덴서는 상기 각 반도체 칩에서의 GND전극, 전원전극에 대응하는 다층배선기판에서의 전원분기배선-그라운드분기배선 간에 형성되는 것을 특징으로 하는 다층배선기판.
(제 8 구성) 제 1 구성 내지 제 7 구성 중의 어느 한 구성에 있어서, 상기 콘덴서를 구성하는 유전체 재료가 산화티탄을 포함한 재료인 것을 특징으로 하는 다층배선기판.
(제 9 구성) 제 1 구성 내지 제 8 구성 중의 어느 한 구성에 있어서, 상기 콘덴서를 구성하는 유전체층의 두께가 500Å∼20㎛인 것을 특징으로 하는 다층배선기판.
(제 10 구성) 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판으로서, 절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하의 배선을 접속(도통)한 구조를 갖는 다층배선기판의 제조방법에 있어서,
상하의 배선이 입체적으로 겹치는 부분의 일부에 유전체층을 형성함으로써 콘덴서를 형성하는 공정, 또는 동일층내의 배선간에서 동일층내의 배선들이 근접하는 부분의 일부에 유전체층을 형성함으로써 콘덴서를 형성하는 공정,을 가지는 것을 특징으로 하는 다층배선기판의 제조방법.
(제 11 구성) 제 10 구성에 있어서, 상기 콘덴서를 구성하는 도체막을 상기 배선을 형성하는 공정에서 형성하는 것을 특징으로 하는 다층배선기판의 제조방법.
(제 12 구성) 제 11 구성에 있어서, 표면에 유전체층이 형성된 제 1 배선을 형성하는 공정과,
상기 표면에 유전체층이 형성된 제 1 배선의 상부에 절연층을 형성하는 공정과,
상기 절연층에 이 절연층을 사이에 두고 적층되는 상하의 배선을 접속시키기 위한 콘택트 홀을 형성하고, 상기 절연층에 콘덴서를 형성하기 위한 개구를 형성하는 공정과,
상기 콘덴서를 형성하기 위한 개구부분에 보호층을 형성하여 보호한 후, 상기 콘택트 홀내에 노출된 유전체층을 제거하고, 그 후 상기 보호층을 제거하는 공정과,
상기 절연층상에 제 2 배선을 형성하여 콘택트 홀을 통하여 상하 배선을 접속(도통)하고, 상기 개구부분에 콘덴서를 형성하는 공정,을 가지는 것을 특징으로 하는 다층배선기판의 제조방법.
(제 13 구성) 제 11 구성에 있어서, 제 1 배선을 형성하는 공정과,
상기 제 1 배선의 상부에 절연층을 형성하는 공정과,
상기 절연층에 이 절연층을 사이에 두고 적층되는 상하 배선을 접속하기 위한 콘택트 홀을 형성하고, 상기 절연층에 콘덴서를 형성하기 위한 개구를 형성하는 공정과,
적어도 상기 콘택트 홀 부분에 보호층을 형성하여 보호한 후, 상기 절연층에 형성된 콘덴서형성용 개구에 유전체 재료층을 형성하고, 그 후 상기 보호층을 제거하는 공정과,
상기 절연층상에 제 2 배선을 형성하여 콘택트 홀을 통하여 상하 배선을 접속(도 통)하고, 상기 개구부분에 콘덴서를 형성하는 공정,을 가지는 것을 특징으로 하는 다층배선기판의 제조방법.
(제 14 구성) 제 1 구성 내지 제 9 구성 기재의 다층배선기판과, 피검사소자와 직접 접속하는 콘택트 부품,을 가지는 것을 특징으로 하는 콘택트 치구.
(제 15 구성) 제 14 구성에 있어서, 상기 콘택트 치구가 웨이퍼 일괄 콘택트 보드인 것을 특징으로 하는 콘택트 치구.
(제 16 구성) 제 14 구성 기재의 콘택트 치구를 사용하여 동시에 복수개의 반도체 칩을 검사하는 반도체 디바이스의 검사방법.
(제 17 구성) 제 15 구성 기재의 웨이퍼 일괄 콘택트 보드를 사용하여 반도체 웨이퍼상에 형성된 복수개의 반도체 디바이스를 일괄하여 번인시험을 실시하는 반도체 디바이스의 검사방법.
(제 18 구성) 절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하 배선을 접속(도통)한 구조를 갖는 다층배선기판에 있어서,
상하 배선간 또는 동일층내의 배선간에서 다층배선층내에 콘덴서를 형성한 구조를 가지는 것을 특징으로 하는 다층배선기판.
본 발명에 따르면, 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구(콘택트)의 일부를 구성하는 다층배선기판의 상하 배선간에서 다층배선층 내에 층간 콘덴서를 설치하는 것으로, 또는 동일층내의 배선간에서 다층배선층내에 면내 콘덴서를 설치하는 것으로, 콘덴서를 기판용접(면적 및 높이, 특히 높이나 평탄성)을 변화시키지 않고, 게다가 저가격으로 형성할 수 있다.
특히, 동시에 복수개의 반도체 칩을 검사하는 경우, 각 칩에 하나의 비율로 콘덴서를 형성하는 이상적인 구조를 저비용으로 실현할 수 있고, 또는 적어도 복수개의 칩에 하나 비율로 콘덴서를 형성하는 구조를 저비용으로 실현할 수 있으며, 따라서 각 칩의 스위칭시에 발생하는 노이즈가 원인으로 발생하는 에러를 완전하게 제거할 수 있고, 또는 노이즈의 영향을 줄일 수 있기 때문에 기판이 충분한 특성을 발휘할 수 있도록 할 수 있다.
이하, 본 발명의 실시 형태에 대하여 설명한다.
본 발명의 콘택트 치구용 다층배선기판은 상하의 배선간 또는 동일층내의 배선간에서 다층배선층내(최상층의 배선층을 포함함)에 콘덴서를 설치한 구조를 가지는 것을 특징으로 한다.
본 발명의 콘택트 치구에는 하나 또는 복수개의 반도체 칩을 시험하기 위한 프로브 카드, 웨이퍼상의 복수 또는 모든 반도체 칩을 시험하기 위한 웨이퍼 일괄 콘택트 보드 등이 포함된다.
콘덴서의 형성위치는 특별히 제한되지 않는데 예를 들어 ①각종 전원배선(가능한 한 면적을 넓게 잡은 전원배선을 포함한다) 중의 적어도 일종의 전원배선과 GND배선(가능한 한 면적을 넓게 잡은 GND배선을 포함한다)과의 사이, ②전원공통배선과 GND공통배선과의 사이, ③전원분기배선-그라운드분기배선 사이, 등을 들 수 있으며, 이들 복수위치에 콘덴서를 형성하는 형태도 포함된다. 이들 콘덴서는 배선(라인) 마다 설치해도 좋다. 여기에서 이들 콘덴서는 전원-그라운드 간의 바이패스 콘덴서를 의미한다.
또한 층간 콘덴서는 다층배선층내(최상층의 배선층를 포함한다)에서의 임의로 상하에 위치하는 배선패턴 간에 형성할 수 있다. 제 12 구성 및 제 13 구성의 경우에도 마찬가지이다.
각종 전원과 GND 간의 콘덴서는 용량이 다른 것으로 하는 것이 바람직하다. 이것은 미리 예상된 노이즈의 주파수 부분에 따라서 콘덴서의 용량을 조절하는 것이 바람직하기 때문이다.
콘덴서 용량(C)은 다음 식에 의해 결정된다.
C=εr×S/d(εr: 비(比)유전체, S: 콘덴서전극의 면적(이하의 배선의 입체적인 겹침 면적), d: 유전체층막의 두께)
여기에서 1개 칩 또는 복수개의 칩에 하나씩의 비율로 콘텐서를 형성하는 경우에 있어서는, 콘덴서를 형성할 수 있는 면적에 제한이 있기 때문에, 콘덴서 전극의 면적은 가능한 한 작은 편이 좋다. 구체적으로는 피검사소자(피검사 칩)의 사이즈나 측정정확도의 상세내역 등에 의하기 때문에 일괄적으로는 말할 수 없으나 바람직하게는 1cm각 이하, 더욱 바람직하게는 5mm각 이하가 바람직하다.
전원공통배선과 GND공통배선과의 사이에 콘덴서를 설치하는 경우나, 또는 각종 전원배선 중의 적어도 일종의 전원배선과 GND배선과의 사이에 콘덴서를 설치하는 경우에 있어서는 상술한 바와 같은 면적상의 제약은 적다.
상기 식에 의해 콘덴서 전극의 면적이 결정되면, 콘덴서 용량은 유전체막 두께에 반비례하고 비(比)유전율에 비례하기 때문에 콘덴서 용량을 크게 하는데는, 유전체막 두께를 가능한 한 얇게 하고 유전체의 비유전율을 가능한 한 크게 해야한다. 다만, 유전체막 두께는 절연이 파괴되지 않는 두께로 할 필요가 있고 또한 유전체 재료는 형성이나 가공이 용이한 재료를 선택할 필요가 있다.
또한 웨이퍼 일괄 콘택트 보드용 다층배선기판에서의 콘덴서의 용량은, 대응 디바이스의 전류치에 따라서 적당히 적정한 용량(웨이퍼 일괄 번인(burn in)시험에 적합한 용량)으로 변화될 필요가 있다. 콘덴서의 용량이 너무 낮으면 동작하는 데에 필요한 전류확보(콘덴서로부터 공급된다)가 가능하지 않기 때문에 웨이퍼상의 칩이 동작하지 못할 우려가 있다. 콘덴서의 용량이 너무 크면 그 콘덴서에 충전되는 전류의 충전 시간이 너무 소요되게 되어 그 콘덴서로부터 전류가 방출되는 시간이 느려지고 결국 타이밍이 느려져서 역시 디바이스가 동작하지 못하게 되는 일이 발생한다.
1개 칩에 1개의 비율로 또는 복수개의 칩에 1개의 비율로 콘덴서를 형성하는 경우에 있어서는, 콘덴서의 용량은 50pF∼50μF가 바람직하다. 이것은 콘덴서 용량이 50pF미만이면 배선저항에 의한 전원전압의 강하를 억제할 수 없으며 또한 노이즈의 절감 효과를 충분하게 얻을 수 없기 때문이다. 한편, 콘덴서 용량이 50μF를 초과하면 오히려 인덕턴스(inductance)가 과대하게 되어 바람직하기 않다. 콘덴서 용량은 50pF∼0.1μF가 바람직하고 50pF∼1nF가 더욱 바람직하고 300∼800pF가 보다 더욱 바람직하다.
콘덴서를 설치하는 위치는 특별히 한정되지는 않지만 전류가 큰 칩에 가능한 한 가까운 위치에 설치하는 것이 더욱 바람직하다.
또한 콘덴서를 구성하는 유전체층의 두께는 100Å∼20㎛가 바람직하고, 500Å∼20 ㎛가 더욱 바람직하고, 5000Å∼5㎛가 보다 더욱 바람직하고, 1㎛∼5㎛가 가장 바람직하다. 이것은 유전체층의 두께가 너무 얇으면 충분한 강도를 갖지 못하므로 절연파괴를 일으킬 위험이 있고, 한편 너무 두꺼우면 에칭가공성이 떨어지고, 정밀한 패터닝이 곤란해지는 경우가 있기 때문이다.
콘덴서의 형성방법은 특별히 제한되어 있지는 않지만 콘덴서를 구성하는 도체막이, 배선관을 패터닝하여 배선패턴을 형성하는 공정에서 형성되는 것이 바람직하다. 이와 같이 콘덴서가, 소자가 부착된 것이 아니라 배선패턴을 형성하는 공정에서 형성됨으로써 간단한 공정으로 장소를 취하지 않는 콘덴서를 설치할 수 있다. 또한 소자를 부착하는 경우와 같이 콘덴서의 구입비, 실장비가 들지 않아서 저비용으로 콘덴서를 설치할 수 있다.
또한 콘덴서를 구성하는 도체막(유전체층의 상하에 형성되는 각 도체막)은, 배선패턴의 일부를 이용하는 것도 좋고 배선패턴과는 별도로 형성되는 것이라도 좋지만, 공정을 단축시킬 수 있는 관계로 배선패턴의 일부를 이용하는 것(배선과 같은 재료를 사용하는 것)이 바람직하다.
콘덴서를 형성할 때, 표면에 유전체층이 형성된 배선패턴의 상부에 절연층을 형성하고, 이 절연층에 형성된 콘택트 홀 내로 노출되는 유전체층을 제거하는 공정을 수반하는 경우에 있어서는, 다른 기판형성재료에 가능한 한 영향을 주지 않고 유전체를 에칭할 수 있는 유전체 재료, 에칭방법을 선택하는 것이 바람직하다.
콘덴서를 형성하기 위한 개구에 유전체 재료층을 형성하는 경우에서는 에칭 등의 가공성은 문제가 되지 않는다.
유전체 재료와 가공방법의 일예를 아래와 같이 서술한다.
유전체 재료로서 티탄산바륨(Ba2TiO4, Ba2TiO3 등: 유전율 2900∼5000), 티탄산스트론튬(Sr2TiO4, Sr2TiO3 등), 로셸염(KNaC4H4 O6, 유전율 4000)을 사용하는 경우, 유전체재료층의 형성방법(성막방법)으로서는 스퍼터법, 진공증착법, 또는 졸겔용액을 도포한 후 소결시키는 방법, 또는 리프트오프법 등을 들 수 있다. 에칭방법(가공방법)으로서는 HF계 에칭액을 사용한 습식에칭법 등을 들 수 있다. 이들 유전체 재료를 사용하는 경우, 피코∼마이크로 오더의 콘덴서를 형성할 수 있다. 이들 유전체 재료는 에칭에 의한 제거가 곤란한 경우가 있으므로, 콘덴서를 형성하기 위한 개구에 유전체 재료층을 형성하는 방법을 이용하여 유전체 재료층을 형성하는 경우에 적합하다. 또한 티탄산염소계의 유전체재료층은 리프트오프법에 의한 패터닝을 실시할 수 있다.
유전체 재료로서 산화티탄(TiO2 등: 유전율 85)을 사용하는 경우, 유전체 재료층의 형성방법(성막(成膜)방법)으로서는 스퍼터법, CVE법 또는 졸겔용액을 도포한 후 소결시키는 방법 등에 의해 직접 TiO2를 형성하는 방법, 또는 스퍼터법이나 CVD법 등으로 Ti막을 형성하고 이 Ti막을 열산화 또는 양극산화하여 TiO2를 형성하는 방법 등을 들 수 있다. 에칭방법(가공방법)으로서는 불소계 가스(예를 들면 CF4+O2 혼합가스)를 사용하여 드리이에칭하거나, 또는 불소화물계 에칭액(예를 들면 불산과 질산의 혼합액) 또는 염소계 에칭액을 사용하여 습식에칭하는 방법 등을 들 수 있다. 유전체 재료로서 TiO2을 사용하는 경우, 피코∼나노 오더의 콘덴서를 형성할 수 있다. TiO2는 에칭 가공성이나 에칭에 의한 제거성능이 우수하기 때문에 에칭법을 이용하여 유전체 재료층을 형성하는 경우에 적합하다.
유전체 재료로서 CuO(유전율 12)를 사용하는 경우, 유전체 재료층의 형성방법(성막방법)으로서 주배선재료인 Cu배선층표면을 열산화하는 방법 등을 들 수 있다. 에칭방법(가공방법)으로서 염화 제2철(FeCl3) 수용액 등의 에칭액을 사용한 습식에칭법 등을 들 수 있다. 유전체 재료로서 CuO를 사용하는 경우, 콘덴서 용량은 피코패럿(picofarad)으로부터 나노패럿(nanofarad) 오더이지만 배선층 표면을 이용하기 때문에 공정이 간단하게 가능하다.
유전체 재료로서 NiO를 사용하는 경우, 유전체 재료층의 형성방법(성막방법)으로서는 주배선 재료인 Cu상에 형성되는 Ni배선층 표면을 열산화 또는 양극산화하는 방법 등을 들 수 있다. 에칭방법(가공방법)으로서는 염소계 에칭액을 사용한 습식에칭방법 등을 들 수 있다. 유전체재료로서 NiO를 사용하는 경우, 콘덴서 용량은 피코패럿 오더으로부터 나노패럿 오더이지만 배선층 표면을 이용하기 때문에 공정이 간단하게 가능하다.
유전체 재료로서 폴리이미드(유전율 3.2)를 이용하는 경우, 유전체 재료층의 형성방법(성막방법)으로서는 스핀코트(Spin Coat)법 등을 들 수 있다. 가공방법으로서는 감광성 폴리이미드에 노광, 현상을 실시하는 방법 등을 들 수 있다. 유전체 재료로서 폴리이미드를 사용하는 경우, 절연층 재료인 폴리이미드를 이용할 수 있으 므로 공정상 가장 간단한 방법이지만 상술한 유전체 재료에 비교하여 콘덴서 용량이 작은 것이 난점이다.
폴리이미드 유전체 재료층의 두께는 감광성 폴리이미드의 노광량이나 현상량을 조정하여 원하는 두께로 하는 방법, 폴리이미드를 드라이에칭하여 원하는 두께로 하는 방법, 콘덴서를 형성하기 위한 개구에 원하는 두께로 새롭게 폴리이미드를 코팅하는 방법 등을 들 수 있다.
또한 유전체 재료로서는 BaSnO3 등의 화합물, Ba1-xSrxTiO3, BaTaO6, BaTiO3, Bax(Sr, Pb)1-xTiy(Sn, Zr)1-yO3, BaZrO3, Bi2SnO7 , Bi2Sr3O9, Bi4Ti3O12, Bi12 TiO2O, BiTaO4, Bi2Ti4O11, Bi3TiTaO9, Bi3TiNbO9 , Bi2RuO7.3, CaBi2Nb2O9, CaBi2Ta 2O9, CaBi4Ti4O15, CaTiO3, LiNbO3, MgTiO3, PbBi2Nb2O9, PbBi2Ta2O9, Pb2Bi4Ti15O18, PbLaxTiyOσ, PLZT(Pb, La, Zr, Ti의 산화물의 총칭), PbTiO3, PZT(Pb, Zr, Ti의 산화물의 총칭), PZT+PbO, SrBiO4, Sr2Bi2O5, SrBi2Nb2O 9, Sr2Bi4Ti5O18, SrNb2O6, Sr2Nb2O7, SrTa2O6, Sr2Ta2O7, SrTiO3, (Zr, Sn)TiO4, 등을 이용할 수 있다. 또한 경우에 따라 PET(폴리에틸렌 테레프탈레이트), PP(폴리프로필렌), PS(폴리스틸렌) 등의 유기물 강유전체 재료를 사용해도 좋다.
고체유전체를 사용한 콘덴서는, 공기 등을 도체판에서 사이에 둔 콘덴서에 비하여 소형으로 보다 큰 정전용량을 얻을 수 있으며, 또한 내열성이 우수하기 때문에 고체유전체를 사용하는 것이 바람직하다. 유전체 재료는 단일한 재료 또는 2종 이상 의 재료를 혼합하여 사용할 수 있으며, 공지의 첨가물이나 첨가제를 첨가할 수도 있다. 또한 고체유전체 재료 중에는 산화티탄, 티탄산 바륨, 티탄산 스트론튬 등이 바람직하고, 이들 유전체 제료는 단일 재료 또는 2종 이상의 재료를 혼합하여 사용할 수도 있다. 이들 유전체 재료에 첨가하는 첨가물로서는 BaSnO3, BaZrO3, MgTiO3 , CaTiO3 등을 들 수 있으며, 이들 첨가물을 첨가함으로써 비(比)유전율이나 온도특성 등을 조정할 수 있다.
또한 형성방법으로서는 스퍼터법, 증착법, CVD법 등의 진공드라이성막법이나, 졸겔법, 용제의 스핀코트 등의 습식법, 등을 들 수 있다.
본 발명의 다층배선기판에서, 절연층의 재료로서는 수지재료가 바람직하고 아크릴계 수지, 에폭시계 수지, 폴리이미드 등을 들 수 있지만, 그 중에서도 저팽창율을 가지고, 내열성이나 내약품성이 우수한 폴리이미드가 특히 바람직하다.
절연층은 예를 들면, 스핀코트, 롤코트, 커튼코트, 스프레이코트, 인쇄법 등에 의해 글래스기판상이나 배선층상에 형성할 수 있다.
배성층은 예를 들면, 스퍼터링법, EB증착법, 전해도금법, 무전해도금법, 리프트오프법 등의 얇은막 형성방법에 의해 기판상 또는 절연층상에 도전성 얇은 막을 형성하고, 사진제판(photolithography)법(레지스트 도포, 노광, 현상, 에칭 등)으로 원하는 패턴을 가진 배선을 형성할 수 있다.
배선층에서의 배선재료나 배선의 층구성 등은 특히 제한되지 않지만, 예를 들면 Cu를 주배선재료로 한, 기판측으로부터 Cr/Cu/Ni다층구조나, 기판측으로부터 Cu/Ni/Au다층구조나, 기판측으로부터 Cr/Cu/Ni/Au다층구조를 갖는 배선으로 할 수 있다.
여기에서 Cr, Ni는 산화하기 쉬운 Cu의 산화를 방지할 수 있으며(특히 Ni에 의해 내부식성이 좋아진다), 또한 Cr, Ni는 Cu와의 밀착성이 좋고 Cu이외의 인접층(예를 들면 Ni의 경우 Au층, Cr의 경우 글래스기판이나 절연층)과의 밀착성도 좋기 때문에 층간의 밀착성을 향상시킬 수 있다.
주배선재료인 Cu의 대체재료로서는 Al, Mo 등을 들 수 있다. 주배선재료인 Cu막의 두께는 0.5∼50㎛ 범위가 바람직하고, 0.5~1.5㎛ 범위가 더욱 바람직하고, 1.0∼7.0㎛ 범위가 보다 더욱 바람직하며, 2.5∼6㎛ 범위가 가장 바람직하다.
기본막인 Cr의 대체재료로서는 W, Ti, Al, Mo, Ta, CrSi 등의 금속 또는 이들의 합금을 들 수 있다.
Ni의 대체재료로서는 상하층을 형성하는 각각의 재료와의 관계에서 밀착력이 높은 고융점 금속 등을 들 수 있다.
Au의 대체재료로서는 Au, Ag, Pt, Ir, Os, Pd, Rh, Ru 등을 들 수 있다.
다층배선기판의 경우, 최상층(최표면)의 배선표면에는 배선표면의 산화를 방지하고 보호하기 위하여 또한 콘택트 저항을 줄이기 위하여 금 등을 코팅하지만 이보다 하층(내층)의 표면에는 금 등을 코팅하지 않아도 좋다. 다만, 콘택트 저항의 면을 생각하면 내층의 배선층에 금 코팅을 더하여도 비용이 상승하는 것 외에는 별문제가 없다.
금 등은 배선표면에 뒤에 붙이거나, 또는 금 등을 최표면 전면에 형성한 다층배선 층을 미리 형성하여 두고 이 다층배성층을 순차적으로 습식에칭하여 배선패턴을 형성해도 좋다.
이하, 실시예에 대하여 설명한다.
<제 1 실시예>
도 1 및 도 2는 웨이퍼 일괄 콘택트보드용 다층배선기판의 제조공정의 일예를 나타낸 요부단면도이다.
도 1의 제 1 공정에 나타낸 바와 같이, 표면을 평평하게 연마한 깨끗한 글래스기판(1 : HOYA사 제품: NA40, 크기 320×320mm각, 두께 5mm)의 한쪽 면에 스퍼터법으로 Cr막을 약 400Å(도시하지 않음), Cu막(2)을 약 5.0㎛, TiO2막(3)을 약 1.11㎛의 막 두께로 순차적으로 성막(成膜)하여 기판측으로부터 Cr/Cu/TiO2다층구조배선막(4)을 형성한다.
또한 TiO2는 TiO2의 타케트와 O2/Ar 혼합가스를 사용하여 스퍼터에 의해 형성했다. TiO2는 Ti 타게트와 O2/Ar 혼합가스를 사용하여 감응성 스퍼터에 의해 형성해도 좋다.
다층구조배선층(4)에서 Cr은 글래스와 Cu에 대한 밀착력을 강화할 목적으로 설치하고 있다. Cu는 주배선재료이다. TiO2는 주로 콘덴서(유전체층)를 형성할 목적으로 설치하고 있다. TiO2에는 Cu의 산화를 방지하는 기능, 레지스트에 대한 밀착력을 강화하는 기능, 및 콘택트 홀(비어) 바닥부에 폴리이미드가 잔류하는 것을 방지하 는 기능(Cu가 노출되어 있으면 Cu와 폴리이미드와의 반응에 의해 비어 바닥부에 폴리이미드가 잔류하게 될 위험이 있다)이 있다.
다음으로 도 1의 제 2 공정에 나타낸 바와 같이, 소정의 포토리소그래피(photolithography)공정(레지스트 코팅, 노광, 현상, 에칭)을 수행하여, Cr/Cu/TiO2다층구조배선층(4)을 패터닝하여 제 1층의 배선패턴(4a)을 형성한다.
구체적으로는 먼저 레지스트(Shipley Company LL.C 제품: 마이크로포지트 S1400)를 3㎛ 두께로 코팅하여 90℃에서 30분간 굽고(bake), 소정의 마스크를 사용하여 레지스트를 노광, 현상하여 원하는 레지스트 패턴(도시하지 않음)을 형성한다. 이 레지스트 패턴을 마스크하여 먼저 TiO2막(3)을 불소계 가스(예를 들면 CF4+O2 혼합가스)를 사용하여 드라이에칭한다. TiO2막(3)은 불소화물계 에칭액(예를 들면 불소산과 질산의 혼합액) 또는 염소계 에칭액을 사용하여 습식에칭하여도 좋다. 계속하여 염화 제2철 수용액 등의 에칭액을 사용하여 Cu막(2)을 에칭하고, 또한 소정의 에칭액을 사용하여 Cr막을 에칭하고, 그 후 레지스트 박리액을 사용하여 레지스트를 박리하고, 물로 씻어 건조시켜서 제 1층의 배선패턴(4a)을 형성한다.
다음으로 도 1의 제 3 공정에 나타낸 바와 같이, 제 1층의 배선 패턴(4a)상에 감광성 폴리이미드 전구체를 스피너(spinner) 등을 사용하여 10㎛ 두께로 도포하여 폴리이미드 절연층(5)을 형성한 후, 이 폴리이미드 절연층(5)에 콘텍트 홀(6) 및 콘덴서형성용 개구(7)를 형성한다.
구체적으로는 도포한 감광성 폴리이미드 전구체를 80℃에서 30분간 굽고(bake), 소정의 마스크를 사용하여 노광, 현상하여 콘택트 홀(6) 및 콘덴서형성용 개구(7)를 동시에 형성한다. 질소분위기 안에서 350℃에서 4시간 큐어(cure)를 하여 감광성 폴리이미드 전구체를 완전하게 폴리이미드화 한 후, 산소 플라즈마 처리에 의해 폴리이미드 표면을 조면(粗面)화하여 다음 공정으로 형성하는 제 2층의 배선층과의 밀착력을 높임과 동시에 콘택트 홀(6) 내 및 콘덴서형성용 개구(7) 내의 폴리이미드, 현상액 등의 잔액 등 유기물을 산화하여 제거한다.
다음으로 도 1의 제 4 공정에 나타낸 바와 같이, 콘덴서형성용 개구(7) 내의 TiO2막(3)을 보호할 목적으로 이 부분에 보호용 레지스트 패턴(8)을 형성해 둔다.
다음으로 도 1의 제 5 공정에 나타낸 바와 같이, 콘택트 홀(6)의 바닥부에 TiO2막(절연체)이 있으면 접속이 불가능하기 때문에, 콘택트 홀(6)의 바닥부에 있는 TiO2막(3)을 제거한다. 구체적으로는 불소계 가스(예를 들면 CF4+O2 혼합가스)를 사용하여 드라이에칭을 하거나, 또는 불소화물계 에칭액(예를 들면 불산과 질산의 혼합액) 또는 염소계 에칭액을 사용하여 습식에칭하여 콘택트 홀(6)의 바닥부에 있는 TiO2막(3)을 제거한다. 이 때 콘덴서형성용 개구(7) 내의 TiO2막(3)은 레지스트로 보호되어 있기 때문에 에칭되지 않는다.
다음으로 도 2의 제 6 공정에 나타낸 바와 같이, 콘덴서형성용 개구(7) 부분에 형성한 보호용 레지스트 패턴(8)을 레지스트 박리액을 사용하여 제거한다.
다음으로 도 2의 제 7 공정에 나타낸 바와 같이, 상기 제 1 공정과 마찬가지로 하 여 Cr/Cu다층구조배선층(9)을 형성한다. 이 때 본 실시예에서는 다층구조배선층(9)과 나아가 그 상부층의 다층구조배선층과의 사이에 콘덴서를 형성하지 않으므로 다층구조배선층(9)의 표면에는 TiO2막을 형성하지 않는다.
다음으로 도 2의 제 8 공정에 나타낸 바와 같이, 상기 제 2 공정과 마찬가지로 Cr/Cu다층구조배선층(9)을 패터닝하여 제 2층의 배선패턴(9a)을 형성한다. 배선패턴(9a)의 일부는 콘덴서 대향전극이 된다. 이에 따라 콘택트 홀(6)을 통하여 상하 배선이 접속(도통)됨과 동시에, 다층배선층(12) 내의 콘덴서형성용 개구(7) 부분에 콘덴서(11)가 형성된다.
또한 본 실시예에서는 도 3에 나타낸 바와 같이, 1개 칩에 1개 비율로 다층배선기판에서의 전원분기배선-그라운드분기배선 간에 콘덴서(11)를 형성했다.
또한 콘덴서 전극(대향전극의 겹침부)의 면적은 8.3mm2로 하였다. 콘덴서의 용량은 500pF이었다.
다음으로 도 2의 제 9 공정에 나타낸 바와 같이, 기판상에 절연막인 폴리이미드를 도포하고, 이것을 패터닝하여 보호용 절연막(13) 및 콘택트부(개구)(14)를 형성하여 웨이퍼 일괄 콘택트 보드용 다층배선기판(10)을 얻었다.
이방성 전도고무시트의 피복(cladding)
다음으로, 실리콘수지로 이루어져 금속입자가 패드전극에 대응하는 부분에 매립되어 있는 이방성 도전고무시트(20)를, 도 6에 나타낸 바와 같이 웨이퍼 일괄 콘택트 보드용 다층배선기판(10)의 소정의 위치에 부착시켰다.
조립공정
상기에서 제작한 이방성 도전고무시트(20)가 부착된 다층배선기판(10)과, 콘택트 부품(30),을 패드가 이탈하지 않도록 위치를 맞춘 후, 도 6에 나타낸 바와 같이 서로 붙여서 웨이퍼 일괄 콘택트 보드를 완성했다.
번인시험
웨이퍼상의 전극과 콘택트 부품의 범프와의 위치를 일치시킨 후에 지퍼로 고정하고 그 상태에서 번인(burn in)장치에 넣어 125℃의 동작환경으로 시험했다. 평가대상은 64MDRAM이 400칩 형성되어 있는 8인치 웨이퍼로 했다. 또한 비교대상으로서 상기 실시예에서 콘덴서를 형성하지 않았던 것 외에는 상기 실시예와 마찬가지로 하여 제조한 웨이퍼 일괄 콘택트 보드를 준비했다.
그 결과 콘덴서가 형성되어 있지 않은 기판을 사용하여 모든 칩을 동시에 측정하는 경우, 10MHz의 동작까지밖에 확인할 수 없었지만, 콘덴서를 각 칩마다 형성한 기판을 사용하여 모든 칩을 동시에 측정하는 경우, 20MHz의 동작을 모든 칩이 동시에 확인할 수 있었다. 이와 같이 본 발명에 따르면 종래의 기판보다 노이즈에 강한 기판을 제조할 수 있었다.
또한 콘덴서를 각 칩마다 형성한 기판을 사용하는 경우, 예를 들면 마이크로 프로세서, ASIC에 대하여도 20MHz시의 동작을 전체 칩 동시에 확인할 수 있었다.
나아가 다층배선기판에서의 다층배선이 형성되어 있지 않는 측의 면은 평탄하기 때문에 이 면에 접촉시킨 히터의 열전도가 좋고, 번인시험에서의 온도제어를 정밀하게 수행할 수 있었다.
또한 콘덴서에서의 TiO2 유전체층은 열에 의해 균열(crack)이 발생하거나 열에 의해 성능이 떨어지는 일이 없었다.
게다가 콘덴서의 용량 50pF∼0.1μF 범위를 벗어난 경우, 웨이퍼상의 칩(디바이스)이 정상적으로 동작하지 않았다.
<제 2 실시예>
제 1 실시예의 제 8 공정 후에 제 2층의 폴리이미드 절연막 및 콘택트 홀, 제 3층의 배선패턴을 형성하고, 이어서 제 3층의 폴리아미드 절연막 및 콘택트 홀, 제 4층의 배선패턴을 순차적으로 형성하고, 이어서 제 1 실시예의 제 9 공정을 실시하여 4층 구조의 글래스 다층배선기판을 얻은 것이 외는 제 1 실시예와 마찬가지로 하여 웨이퍼 일괄 콘택트 보드용 다층배선기판을 제조하고 번인시험을 실시했다.
그 결과 제 1 실시예와 마찬가지였다.
또한 제 2층 및 제 3층의 배선패턴은 기판측으로부터 Cr/Cu/Ni구조가 되는 다층배선으로 했다. 여기에서 Ni에는 Cu의 산화를 방지하는 기능, 레지스트에 대한 밀착력을 강화하는 기능, 및 콘택트 홀 바닥부에 폴리이미드가 잔류하는 것을 방지하는 기능이 있다.
최상층인 제 4층의 배선패턴은 이방성 도전고무와의 전기적 콘택트성을 향상시키는 등의 목적으로 기판측으로부터 Cr/Cu/Ni/Au구조의 다층배선으로 하였다.
<제 3 실시예>
도 4에 나타낸 바와 같이 복수개의 칩에 1개의 비율로 콘덴서를 설치한 것이 외에는 제 1 실시예와 마찬가지로 하여 웨이퍼 일괄 콘택트 보드용 다층배선기판(10)을 제조하고 번인시험을 실시하였다.
<제 4 실시예>
도 4에 나타낸 바와 같이 전원공통배선과 GND공통배선과의 사이에 콘덴서를 설치한 것이 외에는 제 1 실시예와 마찬가지로 하여 웨이퍼 일괄 콘택트 보드용 다층배선기판을 제조하고 번인시험을 실시하였다.
<제 5 실시예>
도 5는 웨이퍼 일괄 콘택트 보드용 다층배선기판의 제조공정의 다른 예를 나타낸 요부단면도이다.
도 5의 제 1 공정에 나타낸 글래스 기판(1)에 제 2 공정에 나타낸 바와 같이 제 1층의 배선패턴(4a)을 형성하고, 이 위에 제 1층의 폴리이미드 절연막(5) 및 콘택트 홀(6)을 형성하고, 그 위에 제 2층의 배선패턴(9a)을 형성하고, 이어서 그 위에 콘덴서 형성부(15)를 제외한 부분에 레지스트층(16)을 형성했다.
다음으로 도 5의 제 3 공정에 나타낸 바와 같이, TiO2막(강유전체막)(17)을 1.11㎛ 두께로 성막(成膜)했다. 여기에서 TiO2는 Ti 타게트와, O2/Ar 혼합가스를 사용하여 반응성 스퍼터에 의해 형성했다. TiO2는 TiO2의 타게트와, Ar가스를 사용하여 스퍼터에 의해 형성해도 좋다.
다음으로 도 5의 제 4 공정에 나타낸 바와 같이, 레지스트층(15)을 용해 제거함으로써 레지스트층(15) 및 레지스트층(15)상의 TiO2막(17)을 제거했다(리프트오프법).
다음으로 도 5의 제 5 공정에 나타낸 바와 같이, 제 2층의 폴리이미드 절역막(5') 를 형성하고 콘택트 홀(6') 및 콘덴서형성용 개구(7')를 형성했다.
다음으로 도 5의 제 6 공정에 나타낸 바와 같이, 제 3층의 도전층(18)을 성막한다. 이 때 콘덴서형성용 개구(7') 내에 도전층이 성막되어 콘덴서 대향전극(19)이 형성되며, 콘택트 홀(6') 내에도 도전층이 성막되어 제 2층의 배선패턴(9a)과 제 3층의 도전층(18)이 접속(도통)된다.
다음으로 도 5의 제 7 공정에 나타낸 바와 같이, 제 3층의 도전층(18)을 패터닝하여 제 3층의 배선패턴(18a)을 형성한다.
다음으로 제 1 실시예의 제 9 공정을 실시하여 3층 구조의 글래스 다층배선기판을 얻었다.
게다가 본 실시예에서는 도 3에 나타낸 바와 같이, 1개 칩에 1개의 비율로 다층배선기판에서의 전원분기배선-그라운드분기배선 간에 콘덴서(11)를 형성했다.
또한 콘덴서 전극(대향전극의 겹침부)의 면적은 8.3mm2, TiO2막의 막두께는 1.11㎛으로 했다. 콘덴서의 용량은 500pF였다.
나아가 제 1층 배선패턴 및 제 2층 배선패턴은 기판측으로부터 Cr/Cu/Ni 구조의 다층배선으로 했다. 여기에서 Ni에는 Cu의 산화를 방지하는 기능, 레지스트에 대한 밀착력을 강화하는 기능, 및 콘텍트 홀 바닥부에 폴리이미드가 잔류하는 것을 방지하는 기능이 있다. 최상층인 제 3층의 배선패턴은 이방성 도전고무와의 전기적 콘택트성을 향상시키는 등의 목적으로 기판측으로부터 Cr/Cu/Ni/Au 구조의 다층배선으로 했다.
제 1 실시예와 마찬가지로 하여 번인시험을 실시한 경우, 20MHz 동작을 모든 칩 동시에 확인할 수 있었다.
또한 콘덴서에서의 TiO2층은 열에 의해 균열이 발생하거나 열에 의해 성능이 떨어지거나 하는 일이 없으며 콘덴서 대향전극에 관해서도 산화에 의해 성능이 떨어지는 일은 없었다.
<제 6 실시예>
제 5 실시예의 제 3 공정에서 TiO2막 대신에 Ba2TiO4막을 졸겔법, CVD법, 진공층착법 또는 스퍼터법으로 형성한 것이 외는 제 5 실시예와 마찬가지로 하여 웨이퍼 일괄 콘택트 보드용 다층배선기판을 제조했다.
또한 콘덴서 전극(대향전극의 겹침부)의 면적은 19.5mm2, Ba2TiO4막의 두께는 1㎛로 했다. 콘덴서의 용량은 500pF였다.
제 1 실시예와 마찬가지로 하여 번인시험을 실시한 경우, 20MHz 동작을 도든 칩 동시에 확인할 수 있었다.
또한 콘덴서에서의 Ba2TiO4유전체층은 열에 의해 균열이 발생하거나 열에 의해 성능이 떨어지거나 하는 일없이 제 5 실시예의 TiO2유전체층에 비하여 내전압성(절연특성)이 향상되고 나아가 콘덴서 대향전극에 관해서도 산화에 의해 성능이 떨어지는 일은 없었다.
또한 본 발명은 상기 실시에에 한정되지 않고 본 발명의 범위 내에서 적절하게 변 형실시할 수 있다.
예를 들면, 다층배선기판에서의 배선층은 2~10층 또는 그 이상으로 해도 좋다. 번인보드에 사용되는 다층배선기판은 메모리용으로는 3~4층, 로직(logic)용으로는 5~6층, 하이브리드(hybrid)용으로는 10층 정도가 된다.
또한 상기 실시예에서는 제 1층과 제 2층의 배선패턴 간에 콘덴서를 형성했지만 이 형태에 한정됨이 없이 임의로 상하 위치하는 배선패턴 간(예를 들면, 제 2층~제 3층간 간, 제 1층~제 3층 간 등)에 콘덴서를 형성할 수 있다.
본 발명의 웨이퍼 일괄 콘택트 보드용 다층배선기판에서의 절연성 기판으로서는 글래스기판, 세라믹기판, 글래스세라믹기판, 실리콘기판 등의 기판이 바람직하다.
웨이퍼 일괄 콘택트 보드용 다층배선기판에서의 글래스기판은 HOYA사 제품: NA40에 한정되지 않으며 Si와 열팽창률이 같거나 Si와 열팽창율이 가까운 재질로서, 응력에 의한 휨이 발생하지 않고 성형이 용이한 재질의 것을 사용할 수 있다. 이와 같은 재질로서는 SiC, SiN, 알루미나 등의 세라믹기판이나, 다른 글래스기판(예를 들면, NA35, NA45, SD1, SD2(이상 HOYA사 제품), 파이렉스(pyrex), 7059(이상 코닝사 제품) 등의 Si와 열팽창율이 거의 같은(열팽창계수가 0.6∼5PPM) 범위 내의 것 등) 글래스세라믹기판, 수지기판(특히 작은 기판의 경우 유효) 등을 들 수 있다.
또한 글래스기판은 세라믹기판에 비하여 싸고, 가공이 쉽고, 고정밀도의 연마에 의해 평탄성(flatness) 등이 좋고, 투명하기 때문에 얼라인먼트(alignment)하기 쉬움과 동시에 열팽창을 재질에 의해 컨트롤할 수 있으며, 전기절연성도 우수하다. 또한 무알카리 글래스라면 알카리의 표면용출 등에 의한 악영향을 입지 않는다.
본 발명의 웨이퍼 일괄 콘택트 보드용 다층배선기판은 종래 기술의 란에서 설명한 번인시험 외에, 종래 프로브 카드에 의해 실시해 왔던 제품검사(전기적 특성시험)나 웨이퍼 레벨 일괄 CSP검사용,에도 이용할 수 있다. 본 발명의 웨이퍼 일괄 콘택트 보드용 다층배선기판은 테스트 번인(test burn-in)에 특히 적합하다.
또한 본 발명의 다층배선기판은 예를 들면 프로브 카드용의 다층배선기판, 고밀도 실장에 사용되는 멀티칩 모듈(MCM) 기판 등으로 대표되는 고밀도 다층배선기판의 용도에 적합하며, 또한 프린트 보드, 다층TAB, FPC 등의 용도에도 사용할 수 있다.
이 경우, 다층배선기판에서의 절연성기판으로서는 글래스기판, 세라믹기판(SiC, SiN, 알루미나 등), 글래스세라믹기판, 실리콘기판, 글래스에폭시기판, 폴리이미드기판, 수지기판 등을 사용할 수 있다.
본 발명의 다층배선기판에 따르면 콘덴서를 기판용적(면적 특히 높이)을 변화시키지 않고 형성할 수 있다.
특히, 각 칩에 1개의 비율로 콘덴서를 형성하는 이상적인 구조를 실현할 수 있으며, 또는 적어도 복수개의 칩에 1개의 비율로 콘덴서를 형성하는 구조를 실현할 수 있으며, 따라서 각 칩의 스위칭시에 발생하는 노이즈를 원인으로 일어나는 에러는 완전히 제거할 수 있으며, 또는 노이즈의 영향을 줄일 수 있기 때문에 기판의 충분한 특성을 발휘하게 할 수 있다.
또한 본 발명의 다층배선기판의 제조방법에 따르면 간단한 공정으로, 뿐만 아니라 저비용으로 한 번에 콘덴서를 형성할 수 있다.
본 발명은 다층배선기판상에 다수의 콘덴서를 설치하는 경우에 유용하며, 특히 매우 많은 수의 콘덴서를 설치할 필요가 있는 웨이퍼 일괄 콘택트 보드용 다층배선기판 등의 경우에 특히 유용하다.

Claims (18)

  1. 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판으로서,
    절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하의 배선을 접속(도통)한 구조를 갖는 다층배선기판에 있어서,
    상하의 배선간 또는 동일층내의 배선간에, 용량 50pF∼50μF의 콘덴서를 형성한 것을 특징으로 하는 다층배선기판.
  2. 제 1 항에 있어서,
    상기 콘택트 치구가 동시에 복수개의 반도체 칩을 검사하기 위하여 사용되는 것으로서,
    상기 콘덴서는 1개의 반도체 칩에 대하여 1개의 비율, 또는 복수개의 반도체 칩에 대하여 1개의 비율로 형성한 것을 특징으로 하는 다층배선기판.
  3. 제 1 항에 있어서,
    상기 콘택트 치구가, 웨이퍼상에 다수 형성된 반도체 칩의 시험을 일괄적으로 실시하기 위하여 사용되는 웨이퍼 일괄 콘택트 보드로서,
    상기 콘덴서는 웨이퍼상의 1개의 반도체 칩에 대하여 1개의 비율로, 또는 복수개의 반도체 칩에 대하여 1개의 비율로 형성한 것을 특징으로 하는 다층배선기판.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 콘덴서를 구성하는 도체막은, 상기 배선을 형성하는 공정에서 형성되는 것을 특징으로 하는 다층배선기판.
  5. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 콘덴서를 각종 전원배선 중에서 적어서 일종의 전원배선과 GND배선과의 사이에 형성한 것을 특징으로 하는 다층배선기판.
  6. 제 1 항 내지 제 3 항의 어느 한 항에 있어서,
    반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판으로서,
    절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하 배선을 접속(도통)한 구조를 가짐과 아울러,
    다수의 반도체 칩에서의 동일한 종류의 전원전극들을 전기적으로 공통접속할 목적으로 다층배선층내에 설치된 전원공통배선과,
    다수의 반도체 칩에서의 GND전극들을 전기적으로 공통접속할 목적으로 다층배선층 내에 설치된 GND공통배선과,
    상기 전원공통배선으로부터 분기하여, 대응하는 각 전원전극과 전원공통배선과의 사이를 각각 접속하는 전원분기배선과,
    상기 GND공통배선으로부터 분기하여, 대응하는 GND전원과 GND공통배선과의 사이를 각각 접속하는 GND분기배선을 가지고,
    상기 전원공통배선과 GND공통배선과의 사이에 콘덴서가 설치된 것을 특징으로 하는 다층배선기판.
  7. 제 6 항에 있어서,
    상기 콘덴서는 상기 반도체 칩에서의 GND전극, 전원전극에 대응하는 다층배선기판에서의 전원분기배선-그라운드분기배선 간에 형성되는 것을 특징으로 하는 다층배선기판.
  8. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 콘덴서를 구성하는 유전체 재료가 산화티탄을 포함한 재료인 것을 특징으로 하는 다층배선기판.
  9. 제 1 항, 제 2 항, 제 3 항 및 제 7 항 중의 어느 한 항에 있어서,
    상기 콘덴서를 구성하는 유전체층의 두께가 500Å∼20㎛인 것을 특징으로 하는 다층배선기판.
  10. 반도체 디바이스를 시험하기 위하여 사용되는 콘택트 치구의 일부를 구성하는 다층배선기판으로서, 절연층을 사이에 두고 배선을 적층하고, 절연층에 형성된 콘택트 홀을 통하여 상하의 배선을 접속(도통)한 구조를 갖는 다층배선기판의 제조방법에 있어서,
    상하의 배선이 입체적으로 겹치는 부분의 일부에 유전체층을 형성함으로써 용량 50pF ~ 50㎌의 콘덴서를 형성하는 공정, 또는 동일층내의 배선간에서 동일층내의 배선들이 근접하는 부분의 일부에 유전체층을 형성함으로써 용량 50pF ~ 50㎌의 콘덴서를 형성하는 공정을 가지는 것을 특징으로 하는 다층배선기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 콘덴서를 구성하는 도체막을 상기 배선을 형성하는 공정에서 형성하는 것을 특징으로 하는 다층배선기판의 제조방법.
  12. 제 11 항에 있어서,
    표면에 유전체층이 형성된 제 1 배선을 형성하는 공정과,
    상기 표면에 유전체층이 형성된 제 1 배선 상부에 절연층을 형성하는 공정과,
    상기 절연층에 이 절연층을 사이에 두고 적층되는 상하의 배선을 접속시키기 위한 콘택트 홀을 형성하고, 상기 절연층에 콘덴서를 형성하기 위한 개구를 형성하는 공정과,
    상기 콘덴서를 형성하기 위한 개구부분에 보호층을 형성하여 보호한 후, 상기 콘택트 홀 내에 노출된 유전체층을 제거하고, 그 후 상기 보호층을 제거하는 공정과,
    상기 절연층상에 제 2 배선을 형성하여 콘택트 홀을 통하여 상하 배선을 접속(도 통)하고, 상기 개구부분에 콘덴서를 형성하는 공정,을 가지는 것을 특징으로 하는 다층배선기판의 제조방법.
  13. 제 11 항에 있어서,
    제 1 배선을 형성하는 공정과,
    상기 제 1 배선의 상부와 절연층을 형성하는 공정과,
    상기 절연층에 이 절연층을 사이에 두고 적층되는 상하 배선을 접속하기 위한 콘택트 홀을 형성하고, 상기 절연층에 콘덴서를 형성하기 위한 개구를 형성하는 공정과,
    적어도 상기 콘택트 홀 부분에 보호층을 형성하여 보호한 후, 상기 절연층에 형성된 콘덴서형성용 개구에 유전체 재료층을 형성하고, 그 후 상기 보호층을 제거하는 공정과,
    상기 절연층상에 제 2 배선을 형성하여 콘택트 홀을 통하여 상하 배선을 접속(도통)하고, 상기 개구부분에 콘덴서를 형성하는 공정,을 가지는 것을 특징으로 하는 다층배선기판의 제조방법.
  14. 제 1 항, 제 2 항, 제 3 항 및 제 7 항 중의 어느 한 항의 다층배선기판과, 피검사소자와 직접 접속하는 콘택트 부품을 가지는 것을 특징으로 하는 콘택트 치구.
  15. 제 14 항에 있어서,
    상기 콘택트 치구가 웨이퍼 일괄 콘택트 보드인 것을 특징으로 하는 콘택트 치구.
  16. 제 14 항 기재의 콘택트 치구를 사용하여 동시에 복수개의 반도체 칩의 검사를 실시하는 반도체 디바이스의 검사방법.
  17. 제 15 항 기재의 웨이퍼 일괄 콘택트 보드를 사용하여 반도체 웨이퍼상에 형성된 복수개의 반도체 디바이스를 일괄하여 번인시험을 실시하는 반도체 디바이스의 검사방법.
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