JP5144170B2 - 半導体装置の実装方法 - Google Patents

Description

本発明は、ＳｉＰ（システムインパッケージ）、ＢＧＡ（ボールグリッドアレイ）、ＬＧＡ（ランドグリッドアレイ）、ＷＰＰ（ウェーハパッケージプロセス）等に代表される面実装のパッケージ形態を有する半導体装置における外部端子の配置構造に関する。

半導体装置の高集積化、高機能化が進むにつれ、多くの機能を１つの半導体装置内に内蔵する傾向にある。これにより端子数の増加が進み、単に端子ピッチを確保しながら端子配置を行おうとすればパッケージが大型化する。これによるコスト低減若しくはパッケージの小型化が従来より要請されている。

本発明完成後の先行技術調査において見出された特許文献１には、顧客が使用しない端子（通常は基板と接続する必要がない試験用端子）と顧客が使用する端子をエリア分けし、後者に比べて前者の端子配列を狭ピッチとする技術について記載される。特許文献２には、格子状に配置したＢＧＡ動作用外部端子間にＬＧＡ（バンプ形成しない）にて検査用端子（検査時にのみ使用する検査端子）を配列する技術について記載されている。

特開２００４−３４２９４７号公報 特開２００４−２２６６４号公報

本発明者は半導体装置の限られたスペースに多くの外部端子を配置することについて検討した。例えば、中央処理装置と共に多くの周辺回路を搭載した汎用マイクロコンピュータにおいて、顧客毎に使用する機能が異なる場合、顧客によっては使用されない外部端子が発生する。このとき、使用されない端子を外部端子として設けなければその分だけ外部端子の配列に余裕ができる。しかしながら、半導体製造メーカは出荷前にデバイステストを行わなければならないから、顧客毎に外部端子の機能が相違されることになれば、回路的に同一の構成を備える半導体装置であっても、テスト項目の制限が相違し、新規テストプログラム開発およびテスト時間増加など、開発量産のコストアップを招く要因となる。そこで、顧客が使用する外部端子と使用しない外部端子の双方を配置し、後者の端子配列ピッチを前者よりも小さくすることについて検討した。しかしながら、単にそのような切り分けで端子配列ピッチの大小を決定するだけでは不都合のあることが本発明者によって見出された。第1は、顧客の使用しない端子配列ピッチの小さい端子の高さが顧客の使用する端子配列ピッチの大きな端子と同じ場合、実装基板上において不所望なリークを生じないようにするために、顧客の使用しない端子の直下には配線パターンを形成しない方がよいという制約を生ずる。この点について特許文献１では考慮されていない。第２は、高さを低くするために顧客が使用しない端子をランドだけで形成し、バンプを設けないとすると、不良のために半導体製造メーカに戻ってきた半導体装置の不良解析を行うためにアンダーフィル樹脂から顧客が使用しない端子を構成するランドを露出させるのに手間がかかる。この点について特許文献２は考慮していない。第３は、顧客が使用しない外部端子であってもスクリーニングに使用する場合があり、そのような外部端子の配置ピッチが小さい場合にはスクリーニングテスタのテスタ端子をそれに対応させなければならず、テスタのコストアップを招く。この点について特許文献１，２では考慮されていない。スクリーニングテストは通常動作よりも過大な動作電圧及び動作タイミングを与えて動作させるテストであり、デバイスの機能テストのように回路の機能を全て検証することを要しないから、全ての外部端子を用いなくてもよい。出力端子又は入出力端子に接続される回路に対してはその出力機能を利用することにより、内部の回路動作を介して加速試験に適するタイミングや電圧の信号を外部インタフェースバッファまで伝達することが可能である。よって、スクリーニングに利用する外部端子は選別可能である。この意味で、スクリーニングテストに用いる外部端子については端子数を制限できる可能性があることから、他のテスト端子同様にそのピッチを小さくしなくても済む余地が残されていることが本発明者によって明らかにされ。

本発明の目的は、外部端子との不所望なリークを抑制するための実装基板側の制約を緩和することができる半導体装置を提供することにある。

本発明の別の目的は、不良解析等のためにアンダーフィル樹脂から外部端子を露出させることが容易な半導体装置を提供することにある。

本発明の更に別の目的はスクリーニングテストのコストアップを抑制することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、半導体装置の外部端子を相対的に径とピッチが大きなバンプと小さなバンプに分け、前者よりも後者を半導体装置の中央寄りに配置する。大きなバンプの一部は半導体装置を実装する実装基板との接続に用いられ、大きなバンプの残りは実装基板への接続には用いないがスクリーニングテスタへの接続に用いられる。小さなバンプは半導体装置を実装する実装基板との接続にもスクリーニングテスタとの接続に用いられない。これにより、実装基板側では小さなバンプの領域直下に配線パターンがあっても不所望なリークの虞は無い。小さなバンプがアンダーフィル樹脂で覆われていても、表面を削ることによって容易に露出させることができ、小さなバンプの代わりにランドだけを設けた場合に比べ、不良解析のための端子露出作業が容易になる。スクリーニングテスタと接続される外部端子はピッチと径が共に大きくされているのでスクリーニングテストに特別なピンピッチ変換アダプタ等を必要とせず、プローブに対するＤＵＴとしての半導体装置の位置決めについても特に高精度を要しない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、外部端子との不所望なリークを抑制するための実装基板側の制約を緩和することができる。

また、不良解析等のためにアンダーフィル樹脂から外部端子を露出させることが容易である。

また、テスタのコストアップを抑制することができる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置（１）は、回路が形成された半導体集積回路チップ（２）を有する。この半導体装置は、所定ピッチで配置された複数の第１外部端子（Ｐｕｓ，Ｐｕ，Ｐｓ）と、前記第１外部端子よりも半導体装置の中央部寄りに最小ピッチが前記所定ピッチよりも小さなピッチで配置された複数の第２外部端子（Ｐ）とを有する。前記第１外部端子は第１ランド（ＬＮＤ１）に接続された第１バンプ（ＢＭＰ１）によって形成される。前記第２外部端子は前記第１ランドよりも小さな第２ランド（ＬＮＤ２）に接続され前記第１バンプよりも高さと径が小さな第２バンプ（ＢＭＰ２）によって形成される。これにより、実装基板側では第２バンプの領域直下に配線パターンがあっても不所望なリークの虞は無い。第２バンプがアンダーフィル樹脂で覆われていても、表面を削ることによって容易に露出させることができ、第２バンプの代わりにランドだけを設けた場合に比べ、不良解析のための端子露出作業が容易になる。

一つの具体的な形態として、前記複数の第１外部端子は、半導体装置を実装する実装基板への接続に用いられる端子（Ｐｕ）、前記実装基板への接続並びにスクリーニングテスタとの接続に用いられる端子（Ｐｕｓ）、及び前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられる端子（Ｐｓ）に割り当てられる。前記複数の第２外部端子は、前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられない端子（Ｐ）に割り当てられる。このような端子割り当てにより、実装基板側では第２バンプの領域直下に配線パターンがあっても不所望なリークの虞は無い。第２バンプがアンダーフィル樹脂で覆われていても、表面を削ることによって容易に露出させることができ、第２バンプの代わりにランドだけを設けた場合に比べ、不良解析のための端子露出作業が容易になる。実装基板との接続の可否に拘わらずスクリーニングテスタと接続される外部端子はピッチと径が共に大きな第１バンプで形成されているのでテスタに特別なピンピッチ変換アダプタ等を必要とせず、また、プローブに対するＤＵＴとしての半導体装置の位置決めについても特に高精度を要しない。

〔２〕別の実施の形態に係る半導体装置は、上記半導体装置に比べて、第２外部端子が前記第１ランドよりも小さな第２ランドによって形成されている点が相違され、第１外部端子と第２外部端子に対する端子機能の割り当ては同一とされる（図１の（Ｄ），（Ｅ））。これによれば、第２外部端子を形成するのにバンプを形成する手間がない半面、不良解析のために第２外部端子をアンダーフィル樹脂から露出させる作業に手間がかかる。その他の作用効果は上記同様である。

〔３〕更に別の実施の形態に係る半導体装置は、上記半導体装置に比べて、第１外部端子が第１ランドにより、第２外部端子が第２ランドにより形成されている点が相違され、第１外部端子と第２外部端子に対する端子機能の割り当ては同一とされる（図１の（Ｆ），（Ｇ））。これによれば、バンプを形成する手間はないが、スクリーニングテスト等においてプローブを直接ランドに接触させるため、接触圧力が高すぎたり、ＤＵＴに対するプローブの位置決め制度が低すぎる場合には、半導体チップに機械的なダメージを与える虞がある。

〔４〕上記それぞれの半導体装置における更に具体的な形態として、前記複数の第１外部端子のうちスクリーニングテスタとの接続に用いられない端子は出力端子又は入出力端子である。出力端子又は入出力端子に接続される回路に対してはその出力機能を利用することにより、内部の回路動作を介して加速試験に適するタイミングや電圧の信号を外部インタフェースバッファまで伝達することが可能である。したがって、スクリーニングのみに利用される端子数の削減に資することができる。

また、前記複数の第１外部端子のうちスクリーニングテスタとの接続に用いられる端子は入力端子である。上記より明らかなように少なくとも入力端子についてはスクリーニング用端子とするのがよい。

更に具体的な形態として前記回路は、第１回と前記第１回路に信号線によって接続される第２回路とを有する。前記第２回路に接続される外部端子の一部又は全部は前記第２外部端子であり、前記第１回路に接続される外部端子の全部は前記第１外部端子である。第２回路の一部に使用しない回路が含まれていても、その回路はテスト対象になる。第２回路は第１回路に信号線で接続されているので当該使用されない回路の故障はその他の回路の誤動作の原因になるからである。使用しない回路に第２外部端子を接続する意義はここにある。第２回路が第１回路に信号線で接続されていなくても、外部電源端子が共通化されている場合、クロストークや誘導によるノイズ伝播等による悪影響等を考慮すれば、第２外部端子を設ける意義のあることは言うまでもない。

更に具体的な形態として、前記第１回路は命令を実行する中央処理装置を含み、前記第２回路は前記中央処理装置によって制御される周辺回路を含む。マイクロコンピュータ等の半導体装置において使用される周辺回路は顧客毎に相違する場合があるからである。

また、別の具体的な形態として、前記半導体集積回路チップを単数又は複数有し、半導体集積回路チップを一面に搭載し、他面に前記第１外部端子及び第２外部端子が形成された配線基板を有する、グリッド・アレイ・パッケージ形態を半導体装置に採用することができる。グリッド・アレイ・パッケージ形態とはＢＧＡ又はＬＧＡ等のパッケージ形態である。

また、別の具体的な形態として、前記半導体集積回路チップのボンディングパッド形成面の上にボンディングパッドに接続して延在する引き出し配線が形成され、前記第１外部端子及び第２外部端子は対応する引き出し配線の先端部に形成された、ウェーハ・プロセス・パッケージ形態を半導体装置に採用してもよい。

〔５〕更に別の実施の形態に係る半導体装置は、上記各実施の形態の半導体装置における第１外部端子のうち前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられる端子を大きさと径の小さな端子（ＰＰｓ）に変更し、第２外部端子よりも大きなピッチだけを維持するようにしたものである。

更に詳しくは、前記第１外部端子を、第１ランドに接続された第１バンプ（ＢＭＰ＿Ｆ）と、前記第１ランドよりも小さな第２ランドに接続され前記第１バンプよりも高さと径が小さな第２バンプ（ＢＭＰ＿Ｓ）とによって形成する。前記第２外部端子を、前記第１ランドよりも小さな第３ランドに接続され前記第１バンプ電極よりも高さと径が小さいた第３バンプ（ＢＭＰ＿Ｔ）によって形成する。前記複数の第１バンプは、半導体装置を実装する実装基板への接続に用いられる端子、及び前記実装基板への接続並びにスクリーニングテスタとの接続に用いられる端子に割り当てられる。前記第２バンプは、前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられる端子に割り当てられる。前記複数の第３バンプは、前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられない端子に割り当てられる。

これによれば、先に説明した実施の形態に比べて、スクリーニングテストにおいてプローブに対するＤＵＴとしての半導体装置の位置決め高精度を高くすることが必要になる点を除いて上記同様の作用及び効果を得る。

この実施の形態に対し、前記第２外部端子を前記第１ランド（ＬＮＦ＿Ｆ）よりも小さな第３ランド（ＬＮＤ＿Ｔ）で形成する変更、また、前記第１外部端子及び第２外部端子の全てをランドで形成する変更を採用することも可能である。

２．実施の形態の詳細
実施の形態について更に詳述する。

図２には本発明に係る半導体装置のブロック図が例示される。同図に示される半導体装置１は例えばＣＭＯＳ集積回路製造技術等により単結晶シリコンのような１個の半導体チップに形成された半導体集積回路チップ２を有する。半導体集積回路チップ２は第１回路（ＦＣＣＴ）３，５及び第２回路（ＳＣＣＴ）４を備え、それらはバス６で接続される。第１回路３，５は例えば命令をフェッチして実行する中央処理装置（ＣＰＵ）及びＣＰＵのワーク領域等に用いられるランダムアクセスメモリ（ＲＡＭ）を有する。第２回路４はＣＰＵの周辺回路とされ、例えばタイマ（ＴＭＲ）、シリアル・コミュニケーション・インタフェース（ＳＣＩ）、ＡＤＣ（アナログ・ディジタル・コンバータ）、ＤＡＣ（ディジタル・アナログ・コンバータ）、ウオッチ・ドッグ・タイマ（ＷＤＴ）、ディジタル・シグナル・プロセッサ（ＤＳＰ）等の回路を有する。

半導体集積回路チップ２はＢＧＡ、ＬＧＡ又はＷＰＰ等の面実装型のパッケージ形態で封止され、そのパッケージには外部端子として代表的に示された外部端子Ｐｕｓ，Ｐｕ，Ｐｓ，Ｐが配置される。ここでは第２回路４を使用しない場合を一例とするもので、第１回路３，５は、半導体装置１を搭載して用いる実装基板（図示せず）に接続され、他方の第２回路４は実装基板との接続は必要とされない。前記外部端子Ｐｕは半導体装置１を実装する実装基板への接続に用いられスクリーニングテスタとの接続に用いられない端子、前記端子Ｐｕｓは前記実装基板への接続並びにスクリーニングテスタとの接続に用いられる端子である。前記端子Ｐｓは前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられる端子であり、前記端子Ｐは前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられない端子である。要するに、端子Ｐｕｓ，Ｐｕは実装基板に接続される端子、Ｐ，Ｐｓは実装基板に接続されない端子である。スクリーニングテスタに接続される端子Ｐｕｓ，Ｐｓは実装基板に接続される端子と接続されない端子の双方に跨っている。外部端子Ｐｕｓ，Ｐu，Ｐｓのサフィックス“ｕ”は実装基板に接続されることを意味し、サフィックス“ｓ”はスクリーニングテスタに接続されることを意味する。

図３には半導体装置１を実装基板に搭載した状態が例示される。７は実装基板であり、８は半導体装置１が接続される配線パターンを総称し、前記端子Ｐｕｓ，Ｐｕに接続される。

図４には複数個の半導体装置１がスクリーニングテスタ（ＴＥＳＴ）９に接続された状態を例示する。スクリーニングテスタ９に接続された端子Ｐｕｓ，Ｐｓは、例えば入力ポート端子Ｉ＿ＰＯＲＴ、クロック入力端子ＥＸＴＡＬ、リセット信号入力端子ＲＥＳ、スタンバイ信号入力端子ＳＴＢＹ、モード信号入力端子ＭＯＤ、データ入力端子Ｄ０〜Ｄ１、電源端子ＶＣＣ，グランド端子ＶＳＳとされる。実装基板７に接続される端子のうちスクリーニングテスタに非接続の端子Ｐｕは、例えば入出力ポート端子ＩＯ＿ＰＯＲＴ、出力ポート端子Ｏ＿ＰＯＲＴ、アドレス出力端子Ａ０〜Ａ２とされる。尚、図３、図４における外部端子Ｐ，Ｐｕｓ，Ｐｓ，Ｐｕは作図上半導体装置１の縁辺に沿って図示してあるが、実際にはＢＧＡ，ＬＧＡ，ＷＰＰのパッケージ形態の配列になっている。また、端子の数も作図上相違されるが実際には整合されている。

図１には本発明に係る半導体装置の外部端子の配列が例示される。図１の（Ａ）は平面図、（Ｂ）〜（Ｇ）は正面図である。図１の（Ａ）に例示されるように半導体装置１において、前記端子Ｐｕｓ，Ｐｕ，Ｐｓは所定ピッチ例えばｘｙ方向に１ｍｍピッチで配置された第１外部端子を構成する。前記端子Ｐは前記第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓよりも半導体装置１の中央部寄りに最小ピッチが前記１ｍｍピッチよりも小さなピッチで配置された第２外部端子を構成する。前記第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓは図５に例示されるように第１ランドＬＮＤ１に接続された第１バンプＢＭＰ１によって形成される。前記第２外部端子Ｐは前記第１ランドＬＮＤ１よりも小さな第２ランドＬＮＤ２に接続され前記第１バンプＢＭＰ１よりも高さと径が小さな第２バンプＢＭＰ２によって形成される。図１の（Ｂ）にはランドＬＮＤ１，ＬＮＤ２の図示を省略してある。図１の（Ｂ）は第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓ及び第２外部端子Ｐともにバンプで形成したＢＧＡパッケージ形態の側面断面を概略的に示している。（Ｃ）のようにランドを厚く形成した構造（ＢＧＡ＿Ｐパッケージ形態）、（Ｄ）のように第２外部端子Ｐをランドで形成した構造（ＢＧＡ／ＬＧＡパッケージ形態）を採用する事も可能である。また、図１の（Ｅ）のように（Ｄ）の形態においてランドを厚く形成した構造（ＢＧＡ＿Ｐ／ＬＧＡ＿Ｐパッケージ形態）、（Ｆ）のように第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓ及び第２外部端子Ｐともにランドで形成した構造（ＬＧＡパッケージ形態）、又は（Ｇ）のように（Ｆ）の形態においてランドを厚く形成した構造（ＬＧＡ＿Ｐパッケージ形態）を採用することも可能である。

図６には図１の外部端子構造に対して第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓ及び第２外部端子Ｐの全てを等しいピッチで且つ等しい大きさで形成した場合の比較例が示される。図６の（Ａ）は平面図、（Ｂ）〜（Ｇ）は正面図である。。図６の（Ａ）〜（Ｇ）は図１の（Ａ）〜（Ｇ）に対応される。

上記半導体装置1によれば以下の作用効果を得る。

〔１〕図１（Ｂ）のＢＧＡ形態、（Ｃ）のＢＧＡ＿Ｐ形態、（Ｄ）のＢＧＡ／ＬＧＡ形態、（Ｅ）のＢＧＡ＿ｐ／ＬＧＡ＿Ｐ形態においては第２外部端子Ｐは第1外部端子Ｐｕｓ，Ｐｓ，Ｐｕに比べ高さと径が小さいから、実装基板７では第２外部端子Ｐの領域直下に配線パターンがあっても不所望なリークの虞は無い。

〔２〕図１（Ｂ）のＢＧＡ形態、（Ｃ）のＢＧＡ＿Ｐ形態では、第２電極Ｐがアンダーフィル樹脂で覆われていても、表面を削ることによって容易に露出させることができ、（Ｄ）のＬＧＡ形態のように第２電極Ｐをバンプの代わりにランドだけで形成した場合に比べ、不良解析のための端子露出作業が容易になる。要するに、第２電極を覆っているアンダーフィル樹脂の切削代を多く取ることができ、半導体集積回路チップの回路領域を損傷させる虞を未然に回避することができる。

〔３〕実装基板７との接続の可否に拘わらずスクリーニングテスタ９と接続される外部端子Ｐｓ，Ｐｕｓは図１の（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）の形態ではのピッチと径が共に大きなバンプで形成されているのでスクリーニングテスタ９に特別なピンピッチ変換アダプタ等を必要とせず、また、プローブに対するＤＵＴとしての半導体装置１の位置決めについても特に高精度を要しない。これによって、スクリーニングテストのテストコストを低減することが可能になる。図１の（Ｆ）、（Ｇ）の形態では第２外部端子Ｐは上記と同じ大きなピッチで配置されているが、ランド若しくはランドを厚くしたポストによって形成されているので、プローブに対するＤＵＴとしての半導体装置１の位置決めについては（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）の形態に比べて高精度を要する。プローブによる半導体集積回路チップの回路領域に対する機械的なダメージを小さくしなければならないからである。スクリーニングテスタに特別なピンピッチ変換アダプタを必要としないことは上記同様である。

〔４〕前記複数の第１外部端子Ｐｕｓ，Ｐｓ，Ｐｕのうちスクリーニングテスタとの接続に用いられない端子Ｐｕは出力端子又は入出力端子であり、出力端子又は入出力端子に接続される回路に対してはその出力機能を利用することにより、内部の回路動作を介して加速試験に適するタイミングや電圧の信号を外部インタフェースバッファまで伝達することが可能である。したがって、スクリーニングのみに利用される端子数を削減することができ、ひいては、大きなピッチで配置すべき大きな外部端子の数が多くなり過ぎるのを抑制することができる。

〔５〕汎用マイクロコンピュータのような半導体装置１の内部回路の一部に特定顧客が使用しない回路がある場合でも当該回路の削減や内部バスからの切り離しを行わないようにすることにより、半導体装置を製造するためのマスクパターンの変更を要しない。このとき、特定顧客が使用しない回路に対してもデバイステストの対象になる。例えば図２のように使用しない回路４はバス６を介して第１の回路３，５に影響を与える場合もあるからである。したがって、図２の外部端子Ｐのように特定ユーザには使用されない端子は少なくともデバイステストのために配置することが必須であるが、端子ピッチ及び端子サイズを小さくすることによってパッケージの小型化に寄与する。

図７には半導体装置の別の例が示される。図７の（Ａ）は平面図、（Ｂ）〜（Ｄ）は正面図である。同図に示される半導体装置１Ａは、図１で説明した半導体装置1に対し、実装基板への接続に用いられずスクリーニングテスタとの接続に用いられる外部端端子をＰＰｓのように小さく形成した点が相違される。外部端子ＰＰｓもその他の第1外部端子Ｐｕｓ，Ｐｕと同じピッチで配置されている。即ち、前記外部端子Ｐｕｓ，Ｐｕを、第１ランドに接続された第１バンプＢＭＰ＿Ｆとによって形成し、前記外部端子ＰＰｓを前記第１ランドよりも小さな第２ランドに接続され前記第１バンプよりも高さと径が小さな第２バンプＢＭＰ＿Ｓによって形成する。前記外部端子Ｐを、前記第１ランドよりも小さな第３ランドに接続され前記第１バンプ電極よりも高さと径が小さいた第３バンプＢＭＰ＿Ｔによって形成する。その他の構成は図１と同じであるからその詳細な説明は省略する。図７では（Ａ）の平面図の他、（Ｂ）のＢＧＡ形態、（Ｃ）ＢＧＡ／ＬＧＡ形態、及び（Ｄ）のＬＧＡ形態の概略側面断面構造を例示する。これによれば、先に説明した図１の構造に比べて、スクリーニングテストにおいてプローブに対するＤＵＴとしての半導体装置の位置決め高精度を高くすることが必要になる点を除いて上記同様の作用及び効果を得る。

図８には第1外部端子Ｐｕｓ，Ｐｕ，Ｐｓ及び第２外部端子Ｐの数や配置の異なる別の例が示される。図８の（Ａ）は平面図、（Ｂ）〜（Ｄ）は正面図である。図１に比べて第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓのピッチが大きくされ、第２外部端子Ｐの配列形態が相違される。この配列においての図１と同様の作用効果を得る。

図９には図８の端子配列に対し、スクリーニングテスタとの接続のみに用いられる外部端端子をＰＰｓのように第３バンプＢＭＰ＿Ｔにより小さく形成した構成が例示される。図９の（Ａ）は平面図、（Ｂ）〜（Ｄ）は正面図である。外部端子ＰＰｓもその他の第1外部端子Ｐｕｓ，Ｐｓと同じピッチで配置されている。この構成においても図７と上記同様の作用及び効果を得る。

図１０にはＷＰＰパッケージ形態における端子配列が例示される。ＷＰＰパッケージ形態では半導体集積回路チップのボンディングパッド形成領域ＰＡＤの上にボンディングパッドＰＡＤに接続して延在する引き出し配線ＬＩＮが形成され、前記第１外部端子Ｐｕｓ，Ｐｕ，Ｐｓ及び第２外部端子Ｐは対応する引き出し配線ＬＩＮの先端部に例えば半田バンプ電極によって形成される。ＷＰＰパッケージ形態においても図１の場合と同様の作用効果を得る。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、バンプの形状は球形に限定されず、立方体形状、逆三角錐台形状、逆円錐台形状等であってもよい。外部端子の数、一つのパッケージに納められる半導体集積回路チップの数、第１回路及び第２回路の具体的な種類や数等については適宜変更可能である。

また、本発明の実施の形態では、配線基板の周囲に配置され（各辺に沿って配置され）、第1バンプが接続される第1ランドの径が、第２バンプが接続される第２ランドの径よりも小さく形成されていることについて説明したが、これに限定されるものではなく、例えば図１１に示すように、半導体装置を実装する実装基板の電極とは接続されないが、スクリーニングテスタとの接続に使用される第２ランドには、第1バンプの高さよりも低い第２バンプが形成されていればよく、第２ランドの径は第1ランドの径と同じ寸法であってもよい。これは、スクリーニングテストが、プローブ針をバンプに接触させて行うが、このときランドの径が相対的に大きいほうが確実にプローブ針をバンプに接触させ易いためである。しかしながら、単にランドを大きくしてしまうと、形成されるバンプの高さも高くなってしまう。スクリーニングテストに使用されるバンプは、半導体装置を実装する実装基板の電極には接続しないため、バンプの高さはできるだけ低く形成しておきたい。そこで、図１１（図１１（Ｂ）は図１１（Ａ）におけるA-A'線の断面図、図１１（Ｃ）は図１１（Ａ）におけるB-B'線の断面図、図１１（Ｄ）は図１１（Ａ）におけるC-C'線の断面図）に示すような構成とすれば、実装基板との接触を避けながら、スクリーニングテストをより確実に行うことができる。

また、本発明の実施の形態におけるＷＰＰパッケージでは、半導体チップ（半導体集積回路チップ）のボンディングパッドから引き出し配線を介して隣接するボンディングパッド同士の間隔を広げ、引き出し配線の先端部に半田バンプを形成することについて説明したが、これに限定されるものではなく、例えば半導体チップに形成される複数のボンディングパッド同士の間隔が予め広く配置されていれば、引き出し配線を各ボンディングパッドから延在させる必要はない。しかしながら、半導体チップに形成されるボンディングパッドの寸法（面積、径）は、配線基板に形成されるランドに比べると相対的に小さいため、これらのボンディングパッドに直接半田バンプを形成した場合、形成される半田バンプも小さく（低く）なってしまう。そこで、図１２に示すように、ボンディングパッド上に第1絶縁膜および第2絶縁膜を介して引き出し配線を形成し、半田バンプが接続される領域を広げることで、形成される半田バンプを相対的に大きく（高く）することができ、ＷＰＰパッケージ（半導体装置、半導体チップ、半導体集積回路チップ）の実装強度を向上することができる。
また、本発明の実施の形態では、ＢＧＡ型またはＬＧＡ型のパッケージについても説明したが、樹脂封止体（封止体）で覆われている半導体チップ（半導体集積回路チップ）と、半導体チップを支持（搭載）する配線基板との電気的な接続は、図１３に示すように、複数のワイヤを用いても良く、さらには図１４に示すように、バンプ電極を介してフリップチップ接続しても良い。

図１は本発明に係る半導体装置における外部端子の配列を例示する説明図である。 図２は本発明に係る半導体装置を例示するブロック図である。 図３は半導体装置を実装基板に搭載した状態を例示する説明図である。 図４は複数個の半導体装置がスクリーニングテスタに接続された状態を例示する説明図である。 図５は第１外部端子が形成される第１バンプと第２の外部端子が形成される第２バンプを例示する縦断面図である。 図１の外部端子構造に対して第１外部端子及び第２外部端子の全てを等しいピッチで且つ等しい大きさで形成した場合の比較例を示し説明図である。 図７は図１で説明した半導体装置に対して実装基板への接続に用いられずスクリーニングテスタとの接続に用いられる外部端端子を小さく形成した点が相違される半導体装置を例示する説明図である。 図８は図１に比べて第１外部端子のピッチが大きくされ第２外部端子の配列形態が相違された別の半導体装置の例を示す説明図である。 図９は図８の端子配列に対してスクリーニングテスタとの接続のみに用いられる外部端端子を第３バンプＢＭＰ＿Ｔにより小さく形成した半導体装置を例示する説明図である。 図１０はＷＰＰパッケージ形態を採用した半導体装置における端子配列を例示する説明図である。 図１１は本発明に係る半導体装置における変形例の外部端子の配列を例示する説明図である。 図１２はＷＰＰパッケージ形態を採用した半導体装置における変形例の端子配列を例示する説明図である。 図１３は樹脂封止体で覆われている半導体チップと半導体チップを支持する配線基板との電気的な接続に複数のワイヤを用いた例を示す説明図である。 図１４は樹脂封止体で覆われている半導体チップと半導体チップを支持する配線基板との電気的な接続にバンプ電極を介してフリップチップ接続した例を示す説明図である。

符号の説明

１ 半導体装置
２ 半導体集積回路チップ
３，５ 第１回路（ＦＣＣＴ）
４ 第２回路（ＳＣＣＴ）
６ バス
Ｐｕ 実装基板への接続に用いられスクリーニングテスタとの接続に用いられない端子
Ｐｕｓ 前記実装基板への接続並びにスクリーニングテスタとの接続に用いられる端子
Ｐｓ 前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられる端子
Ｐ 前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられない端子
７ 実装基板
８ 配線パターン
９ スクリーニングテスタ（ＴＥＳＴ）
ＬＮＤ１ 第１ランド
ＢＭＰ１ 第１バンプ
ＬＮＤ２ 第２ランド
ＢＭＰ２ 第２バンプ
ＢＭＰ＿Ｆ 第１バンプ
ＢＭＰ＿Ｓ 第２バンプ
ＢＭＰ＿Ｔ 第３バンプ
ＰＡＤ ボンディングパッド形成領域
ＬＩＮ 引き出し配線

Claims (5)

1. 以下の工程を含むことを特徴とする半導体装置の実装方法：
   （ａ）第１の面と、前記第１の面に形成され、且つ第１ピッチで配置された複数の第１ランドと、前記第１の面に形成され、且つ前記複数の第１ランドよりも小さく形成され、且つ前記複数の第１ランドよりも前記第１の面の中央部寄りに前記第１ピッチよりも小さな第２ピッチで配置された複数の第２ランドと、前記複数の第１ランドにそれぞれ接続され、且つ第１の高さを有し、且つ第１の径を有する複数の第１バンプと、前記複数の第２ランドにそれぞれ接続され、且つ前記第１の高さよりも小さな第２の高さを有し、且つ前記第１の径よりも小さな第２の径を有する複数の第２バンプと、を備えた半導体装置を準備する工程；
   （ｂ）前記複数の第１バンプを介して前記半導体装置を実装基板に実装し、前記複数の第１バンプおよび前記複数の第２バンプをアンダーフィル樹脂で覆う工程、
   ここで、
   前記半導体装置は、さらに、回路が形成された半導体集積回路チップを備えており、
   前記回路として、第１回路と前記第１回路に信号線によって接続される第２回路とを有し、
   前記第２回路に接続される外部端子の一部又は全部は、前記第２バンプであり、
   前記第１回路に接続される外部端子の全部は、前記第１バンプである。
2. 請求項１記載の半導体装置の実装方法において、
   前記複数の第１バンプは、前記実装基板への接続に用いられる端子、前記実装基板への接続並びにスクリーニングテスタとの接続に用いられる端子、及び前記実装基板への接続に用いられず、且つスクリーニングテスタとの接続に用いられる端子に割り当てられ、
   前記複数の第２バンプは、前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられない端子に割り当てられる。
3. 請求項２記載の半導体装置の実装方法において、
   前記複数の第２バンプのうちスクリーニングテスタとの接続に用いられない端子は出力端子又は入出力端子である。
4. 請求項３記載の半導体装置の実装方法において、
   前記複数の第１バンプのうちスクリーニングテスタとの接続に用いられる端子は入力端子である。
5. 請求項１記載の半導体装置の実装方法において、
   前記第１回路は、命令を実行する中央処理装置を含み、
   前記第２回路は、前記中央処理装置によって制御される周辺回路を含む。

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