KR20010041574A - 극소형 커패시터 어레이 - Google Patents

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Abstract

전자 디바이스는 극소형 일체 패키지에서 복수의 커패시터를 가진다. 디바이스는 인쇄 회로 기판에 반전되어 장착되는 것을 허용하기 위하여 패키지의 하나의 단자 측면 상에 복수의 단자 구조를 가진다. 단자는 넓게 이격되며, 개별적인 커패시터는 그들 사이에 전체적으로 위치된다. 디바이스는 박막 제조 기술을 사용하여 적당한 기판상에서 제조된다. 높은 유전 상수를 갖는 리드-베이스 유전체는 비교적 작은 플레이트 영역에서 비교적 높은 커패시턴스값을 제공하기 위하여 각각의 커패시터에서 활용된다.

Description

극소형 커패시터 어레이{ULTLA-SMALL CAPACITOR ARRAY}
때때로, 다양한 전자 부품의 설계는 소형화를 향한 일반적인 산업 분야의 트렌드에 의해 유발된다. 이런 관점에서, 예외적인 동작 특성을 갖는 소형 전자 부품에 대한 필요가 생기게 되었다. 예컨데, 몇몇 어플리케이션은 각각의 커패시터가 비교적 큰 커패시턴스 값을 갖는 매우 작은 커패시터 어레이를 요구한다.
각각의 폭 및 길이 차원에서 외부 크기를 0.50 밀(mils) 이하로 특정하며, 적어도 560 피코파라드(pf)의 커패시턴스 값을 갖는 3개의 커패시터의 어레이를 제공한다고 가정하자. 이러한 작은 전자 부품에서는 소정의 커패시턴스 값을 갖는 다수의 커패시터를 제공하는 것이 매우 어렵다. 이런 디바이스와 외부 회로를 연결하기 위한 적당한 단자 구조가 또한 제공되야만 한다.
본 발명은 일반적으로 대형 회로 기판 상에 장착되도록 적용되는 소형 전자 부품에 관한 것이다. 더욱 특히, 본 발명은 다양한 어플리케이션에서 사용되는 극소형 커패시터 어레이에 관한 것이다.
본 발명의 바람직한 실시예를 포함하는 본 발명의 완전한 개시는 본 기술의 당업자에게는 첨부된 도면을 참고로 하여 이하 설명되는 상세한 설명에 의해 이해될 것이다.
도 1은 인쇄회로 기판에 장착되는 바와 같은 본 발명의 극소형 커패시터 어레이의 측면 전개도.
도 2는 선 2-2를 따른 도 1의 극소형 커패시터 어레이의 평면도.
도 3은 도 2의 커패시터 어레이에 의해 제공되는 회로를 도시한 개요도.
도 4는 도 2의 선 4-4를 따라 절단된 단면도.
도 5는 도 2의 선 5-5를 따라 절단된 단면도.
도 6은 도 2의 선 6-6을 따라 절단된 단면도.
도 7a 내지 7e는 도 2에 도시된 바와 같은 커패시터 어레이의 제조시의 연속적인 단계를 도시한 도.
도 8a 내지 8d는 제1 선택적인 커패시터 어레이의 제조시 연속적인 단계를 도시한 도.
도 9a 내지 9d는 제2 선택적인 커패시터 어레이의 제조시 연속적인 단계를 도시한 도.
도 10은 도 9a 내지 9d에 도시된 바와 같이 제조된 커패시터 어레이에 의해 제공되는 회로의 개요도.
본 명세서 및 도면에서 참조번호의 반복적인 사용은 본 발명의 동일 또는 연속적인 특징 또는 요소를 나타내기 위한 것이다.
본 발명의 일 목적은 종래 구성의 많은 단점을 인식하고 신규한 전자 부품을 제공하는 것이다.
본 발명의 다른 목적은 극소형 차원의 신규한 커패시터 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 각각의 커패시터가 비교적 큰 커패시턴스 값을 갖는 신규한 커패시터 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 신규한 박막 커패시터 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 박막 커패시터 어레이를 제조하는 방법을 제공하는 것이다.
이들 목적의 몇몇은 미리결정된 표면에 반전되어 장착하기 위한 소형 커패시터 디바이스에 의해 달성된다. 이 디바이스는 실리콘, 글래시 또는 Al2O3와 같은 기판을 포함한다. 제1 도전층은 상기 기판 상에 배치된다. 제1 도전층은 적어도 하나의 제1 커패시터 플레이트 및 이에 인접하는 제1 단자 구조를 한정한다. 또한, 유전체층은 제1 커패시터 플레이트 상에 배치된다. 제2 도전층은 적어도 하나의 제2 커패시터 플레이트 및 이와 인접하는 제2 단자 구조를 한정한다. 제2 커패시터 플레이트는 제1 커패시터 플레이트에 대향하여 상기 유전체층 상에 배치된다. 밀봉재를 상기 기판 상의 층들에 걸쳐 배치되도록 또한 제공하는 것이 바람직하다. 밀봉재는 제1 및 제2 단자 구조를 노출시키도록 한정된다.
유전체 물질은 바람직하게는 적어도 약 100의 유전 상수를 가질 수 있다. 종종, 유전 상수는 500을 초과할 수 있으며, 몇몇 예시적인 실시예에서는 1100으로 활용될 수 있다. 유전 물질은 PZT 물질과 같은 리드-베이스(lead-based) 유전 물질을 포함할 수 있다. 이런 유전체층은 대략 1.0μm보다 작은 두께를 가질 수 있다.
제1 도전층은 적어도 3개의 제1 커패시터 플레이트를 포함할 수 있다. 이 경우, 제2 도전층은 이와 각각 대향하는 적어도 3개의 제2 커패시터 플레이트를 포함한다. 제2 도전층은 제2 커패시터 플레이트 각각과 인접하여 배치되는 제2 단자 구조를 각각 한정한다.
본 발명의 다른 목적은 단일 패키지에서 복수의 커패시터 디바이스를 갖는 소형 커패시터 어레이에 의해 달성된다. 이런 디바이스는 제1 도전층을 갖는 기판을 포함한다. 제1 도전층은 복수의 제1 커패시터 플레이트를 한정한다. 유전체층은 복수의 제1 커패시터 플레이트 상에 배치된다. 제2 도전층은 제1 커패시터 플레이트 각각에 대향하는 유전체층 상에 배치된다. 제2 도전층은 제2 커패시터 플레이트 각각에 인접하는 각각의 단자 구조를 한정한다. 밀봉재를 상기 기판 상의 층들에 걸쳐 배치하도록 제공하는 것이 바람직하다. 밀봉재는 단자 구조를 노출시키기 위하여 한정된다.
제1 도전층은 적어도 3개의 제1 커패시커 플레이트를 포함한다. 제2 도전층은 이에 각각 대향하는 적어도 3개의 제2 커패시터 플레이트를 포함한다.
몇몇 예시적인 실시예에서, 기판의 상면은 대략 2750 평방밀보다 크지 않은 면적을 가진다. 각각의 커패시터 디바이스는 각각의 단자 구조들 쌍간에 이롭게 위치한다. 커패시터 디바이스는 비교적 큰 커패시턴스 값을 가진다.
제1 도전층은 복수의 커패시터 플레이트가 일체부를 이루는 연속적인 도전층일 수 있다. 제1 도전층은 추가적인 일체부로서 공통 단자 구조를 한정한다.
본 발명의 다른 목적은 기판 상에 배열된 적어도 하나의 박막 커패시터를 포함한다. 전자 디바이스의 커패시터는 대략 14 나노파라드(nf)/밀2이상의 커패시턴스를 가진다.
몇몇 예시적인 실시예에서, 박막 커패시터는 전자 디바이스를 외부 회로에 접속하기 위해 구성되는 단자들간에 위치한다. 커패시터는 대략 1.0μm 보다 크지 않은 두께를 갖는 유전체층을 가진다. 예컨데, 유전체층은 대략 0.8 내지 1.0μm의 두께를 가진다. 졸-겔(sol-gel) 프로세스에 의해 적용되는 PZT 유전 물질이 사용될 수 있다.
본 발명의 다른 목적은 박막 커패시터 어레이를 제조하는 방법에 의해 달성된다. 초기 단계에서, 이 방법은 일반적으로 평평한 기판을 제공하는 것에 관련된다. 제1 도전층은 기판 상에 적용되며, 복수의 제1 커패시터 플레이트를 한정하기 위하여 형성된다. 유전체층은 제1 도전층의 제1 커패시터 플레이트를 커버하기 위하여 적용된다. 다음으로, 제2 도전층은 제1 커패시터 플레이트 각각에 대향하는 복수의 제2 커패시터 플레이트를 한정하기 위하여 적용된다. 밀봉재는 기판 상의 층들에 걸쳐 또한 적용된다.
본 발명의 다른 목적, 특징 및 면은 여기에 개시된 것의 조합과 서브 조합에 의해 제공되며 이하 보다 상세히 설명된다.
본 기술의 당업자들에게는 본 발명의 설명은 단지 예시적인 실시예에 불과하며 본 발명의 보다 넓은 범위를 한정하고자 하는 것이 아닌 것을 이해할 것이다.
도 1은 인쇄회로 기판(12)에 장착된 본 발명의 표면의 소형 커패시터 디바이스(10)를 예시한다. 도시된 바와 같이, 디바이스(10)는 그 "상부" 상의 단자 구조가 회로 기판(12)의 회로 트레이스에 전기적으로 연결되도록 반전된다. 이런 전기적인 연결은 또한 기판 상의 그 물리적인 위치에서 디바이스(10)를 유지하는 작용을 하는 남땜 범프(14)에 의해 전형적으로 제공된다.
도 2를 참조하면, 커패시터 디바이스(10)는 복수의 커패시터를 갖는 일체형 어레이로서 예시된 실시예로 구성된다. 특히, 디바이스(10)는 3개의 개별적인 커패시터(16a, 16b 및 16c)에 전기적으로 연결된다. 각각의 커패시터의 하나의 프레이트는 제1 극성의 연관된 단자(18a, 18b 및 18c)에 전기적으로 연결된다. 각각의 커패시터의 제2 플레이트는 공통 접지 단자(20)에 전기적으로 연결된다. 예시된 배열에 의해 형성되는 등가 회로는 도 3에 개요적으로 묘사된다.
이 경우, 커패시터(16a, 16b 및 16c)는 미리결정된 유전체에 의해 분리된 한쌍의 대향 커패시터 플레이트를 갖는 박막 커패시터로서 형성된다. 현재의 바람직한 실시예는 작은 패키지에서 비교적 큰 커패시턴스 값을 달성하기 위하여 높은 K 유전체를 사용한다. 예컨데, 대략 100 이상의 유전 상수를 드러내는 유전 물질을 사용하는 것이 바람직하다. 대략 500 이상의 유전 상수가 바람직하며, 대략 1100 이상의 유전 상수는 몇몇 예시적인 실시예에서 사용될 수 있다.
임의의 리드-베이스 유전체, 예컨데 Pb(Zr,Ti)O3(PZT로 언급됨)가 이런 목적에 적합하다. PZT는 Nb로 도핑되어 PNZT 물질을 낳을 수 있게 된다. PZT 유전체의 다양한 면은 여기서 참고로 합체되는 미국특허 제5,625,529 to Lee에 개시된다.
각각의 대향 쌍의 상부 커패시터 플레이트(22a, 22b 및 22c)는 유전체 위에 형성되는 각각의 도전 패턴에 의해 형성된다. 각각의 대향 쌍의 하부 커패시터 플레이트는 유전체 아래에 위치한 도전층(24)에 의해 형성된다. 특히, 상부 커패시터 플레이트(22a, 22b 및 22c)의 각각에 밑에 있는 도전층(24)의 일부는 각각의 하부 커패시터 플레이트를 형성한다.
단자(18a, 18b 및 18c)가 각각의 상부 커패시터 플레이트(22a, 22b 및 22c)의 일체 연장부를 형성함을 알 수 있다. 한편, 도전층(24)은 접지 단자(20)에 일체적으로 연장된다. 이런 배열은 단자가 디바이스(10)의 코너 근처에서 넓게 이격되는 구조를 제공한다. 그런 이격은 디바이스(10)가 회로 기판(12)에 장착될 때 일어날 수 있는 단락 회로의 가능성을 감소시킬 수 있다. 또한, 커패시터 자체는 단자 구조와 일치하는 대신에 인접하여 위치된다. 이는 그렇치 않으면 박막 유전체에 손상을 입힐 수 있는 디바이스 장착 동안에 스트레스를 감소시킨다.
디바이스(10)가 비교적 큰 커패시턴스의 다수의 커패시터를 가진다는 사실에도 불구하고, 디바이스(10)의 차원은 종종 매우 작을 것이다. 예컨데, 디바이스(10)의 길이 L이 55밀 미만으로 측정되는 것이 특이한 것은 아니다. 한 예시적인 실시예에서, 디바이스(10)의 각각의 측면은 단지 약 40밀로 측정될 수 있다.
디바이스(10)에서의 다양한 층은 도 4 내지 6을 참고로 매우 용이하게 설명될 수 있다. 하부 도전층(24)은 적절한 기판(24), 예컨데 실리콘, 글래스 또는 Al2O3의 상면상에 위치한다. 특히, PZT 유전체가 사용되는 경우, 도전층(24)은 높은 도전성 금속의 금속층(28)과, 유전체에서 산소 베이컨시(vacancies)를 수집하는데 적합한 물질의 산화물층(30)을 갖도록 구성된다. 이런 목적을 위해 사용되는 하나의 적절한 산화 물질은 란탄 스트론튬 코발트 산화물(Lanthanum Strontium Cobalt Oxide; LSCO)이다.
유전체층(32)은 적어도 상부 커패시터 플레이트(22a, 22b 및 22c)가 적용되는 영역에서 하부 도전층(24) 아래에 위치된다. 상술한 바와 같이, 단자(18a, 18b 및 18c)는 상부 커패시터 플레이트의 일체 연장으로서 형성된다. 상부 커패시터 플레이트 및 그와 연관된 단자와 동일한 방식으로 형성되는 도전층(34)은 접지 단자(20)에서 하부 도전층(24) 상에 선택적으로 위치된다.
기판(26) 상에 위치한 다양한 층은 적당한 밀봉재에 의해 보호된다. 현재의 바람직한 실시예에서, 밀봉재는 SiN 등의 제1 패시베이션층(36)을 포함한다. 적당한 폴리머 물질의 제2 패시베이션층(38)이 또한 제공될 수 있다. 이런 목적에 사용되는 하나의 이런 폴리머 물질은 벤졸클로로부틴(BCB)이다. 제1 패시베이션층에 대한 폴리머 코팅으로서의 BCB의 사용은 여기서 참고로 합체된 A.J.G Strandjord etal., "Photosensitive Benzocyclobutene for Stress-Buffer and Passivation Applications(One Mask Manufacturing Process)", 1997 Electronic Components and Technology Conference에 개시된다. 도시된 바와 같이, 밀봉재는 디바이스(10)의 다양한 단자를 노출시키기 위하여 패터닝된다.
도 7a 내지 7e는 디바이스(10)의 제조시 사용되는 다양한 단계를 예시한다. 도 7a를 참조하면, 기판(26)이 임의의 층들에 적용되기 이전 단계를 예시한다. 디바이스(10)의 길이 및 폭이 기판(26)의 크기에 의해 일반적으로 한정됨을 이해해야한다. 다음으로, 도 7b를 참조하면, 하부 도전층(24)은 기판(26)의 상면에 적용된다. 예시적인 실시예에서, 하부 도전층(24)은 종래의 처리 기술에 따라 패터닝되는 백금 금속화층일 수 있다.
도 7c는 하부 도전층(24)의 선택된 부분을 도포하기 위하여 적용된 유전체층(32)을 도시한다. 상술한 바와 같이, 유전체층(32)은 바람직하게 비교적 큰 유전 상수를 갖는 리드-베이스 유전체이다. 바람직한 방법예에 따르면, 유전체는 졸-겔 코팅 프로세스에 의해 적용되며 소망하는 바와 같이 연속적으로 패터닝된다.
비교적 긴 코팅 사이클이 적용되는 졸-겔 프로세스는 특히 소정층의 두께가 보다 작은 코트(coat)를 가진체 달성되는 것이 바람직하다. 예컨데, 1,3 프로판디올(propanediol)-베이스 PZT 용액 합성은 스핀 캐시팅(spin casting) 사이클당 0.4-0.5μm의 두께를 갖는 PZT막에 적용되도록 활용된다. 이와 같이, 단지 2개의 코트는 약 0.8-1.0μm의 소정 두께 레벨을 달성하는데 필요할 수 있다. 이는 각각의 코트 사이클에서 약 0.1μm의 두께를 단지 달성하는 많은 종래의 졸-겔 기술과 비교된다. 여기서 활용되는 졸-겔 코팅 프로세스의 보다 상세한 설명은 Liu et al., "Thick Layer Deposition of Lead Pervskites Using Diol-Based Chemical Solution Approach" Integrated Ferroelectrics, 1997, Vol. 18, pp. 263-274에서 주어진다.
도 7d를 참조하면, 패터닝된 제2 도전층은 단자(18a, 18b 및 18c)뿐만 아니라 상부 커패시터 플레이트(22a, 22b 및 22c)를 제공한다. 상술한 바와 같이, 도전층(34)은 하부 도전층(24)와 직접적으로 접해서 또한 선택적으로 제공된다. 스퍼터링과 같은 전형적인 처리 기술에 의해 적용되는 Cr/Ni 플러스 Ag, Pd층은 이런 제2 도전층에 적합하다.
기판(26) 상에 형성된 다양한 층은 도 7e에 도시된 바와 같이 밀봉된다. 밀봉재는 단자 구조를 노출시키기 위하여 에칭에 의해 패터닝된다.
본 발명의 디바이스에서 높은 유전 상수를 갖는 유전체의 사용은 큰 커패시턴스가 작은 플레이트 영역(X 곱하기 Y)에서 달성되게 한다. 사실, 본 발명의 예시적인 실시예는 약 14 피코파라드/밀2또는 그 이상의 커패시턴스를 드러낸다. 일예로서, 디바이스(10)의 각각의 커패시터는 약 175 밀2또는 그 이하의 플레이트 면적을 가진다. 하나의 예시적인 실시예에서, 각각의 커패시터의 플레이트 면적(X 곱하기 Y)은 약 100 밀2만을 가지는 반면, 450 피코파라드 이상의 커패시턴스값을 가진다.
도 8a 내지 8d는 본 발명에 따르는 선택적인 3-커패시터 어레이의 제조를 예시한다. 단순화를 위하여, 이런 디바이스를 제조하는데 관련된 단계는 상세히 설명되지 않는다. 디바이스(10)에서의 유사한 단계 또는 요소와 유사한 단계 또는 요소는 백자리로 늘어난 참조번호에 의해 표현된다. 다른 대안의 제조는 도 9a 내지 9d에 예시된다. 유사하게, 디바이스(10)와 유사한 단계 또는 요소는 이백자리로 늘어난 참조번호에 의해 표시된다. 이런 실시예에서, 4 단자들중 임의의 하나는 다른 3개에 대한 공통 단자로서 작용할 수 있다. 이는 도 10에 개요적으로 예시된다.
본 발명이 매우 소형임과 동시에 각각의 커패시터에서 비교적 큰 커패시턴스 값을 제공하는 이점을 갖는 일체형 커패시터 어레이를 제공함을 이해해야 한다. 상술한 바람직한 실시예는 표면 장착가능한 전자 디바이스에서 간유전체 물질을 일체화하기 위한 집적 회로 제조 기술을 활용한다. 본 기술의 숙련자에게는 다양한 변형 및 수정이 본 발명을 벗어남이 없이 이루어질 수 있음을 이해할 것이다. 또한, 다양한 실시예가 전체 및 부분적으로 서로 교환될 수 있다. 더욱이, 본 기술 분야의 숙련자에게는 상술한 설명이 첨부된 청구항에 개시된 바와 같은 본 발명을 제한하고자 하는 것이 아니라 단지 예시적인 것임을 이해할 것이다.

Claims (36)

  1. 미리 결정된 표면에 반전되어 장착하기 위한 소형 커패시터 디바이스에 있어서,
    기판,
    상기 기판상에 배치되어 적어도 하나의 제1 커패시터 플레이트 및 이에 인접하는 제1 단자 구조를 한정하는 제1 도전층,
    상기 제1 커패시터 플레이트상에 배치되는 유전체층, 및
    적어도 하나의 제2 커패시터 플레이트 및 이에 인접하는 제2 단자 구조를 한정하며, 상기 제1 커패시터 플레이트에 대향하여 상기 유전체층상에 배치되는 제2 도전층
    을 포함하는 소형 커패시터 디바이스.
  2. 제1항에 있어서, 상기 기판상의 상기 층들에 걸쳐 배치되어 상기 제1 및 제2 단자 구조를 노출시키기 위하여 한정되는 밀봉재를 더 포함하는 소형 커패시터 디바이스.
  3. 제2항에 있어서, 상기 유전체 물질은 적어도 100의 유전 상수를 갖는 소형 커패시터 디바이스.
  4. 제3항에 있어서, 상기 유전체 물질은 리드-베이스(lead-based) 유전체 물질인 소형 커패시터 디바이스.
  5. 제4항에 있어서, 상기 리드-베이스 유전체 물질은 PZT 유전체 물질인 소형 커패시터 디바이스.
  6. 제3항에 있어서, 상기 유전체 물질은 대략 1.0μm 보다 크지 않는 두께를 갖는 소형 커패시터 디바이스.
  7. 제1항에 있어서, 상기 제1 도전층은 적어도 3개의 제1 커패시터 플레이트를 포함하며, 상기 제2 도전층은 이와 각각 대향하는 적어도 3개의 제2 커패시터 플레이트를 포함하는 소형 커패시터 디바이스.
  8. 제7항에 있어서, 상기 제2 도전층은 상기 제2 커패시터 플레이트에 인접하여 배치되는 각각의 제2 단자 구조를 더욱 한정하는 소형 커패시터 디바이스.
  9. 제8항에 있어서, 상기 기판의 상기 층들에 걸쳐 배치되어 상기 제1 및 제2 단자 구조를 노출시키시 위하여 한정되는 밀봉재를 더 포함하는 소형 커패시터 디바이스.
  10. 제1항에 있어서, 상기 기판은 실리콘, 글래스 또는 Al2O3로 이루어지는 그룹으로부터 선택되는 소형 커패시터 디바이스.
  11. 단일 패키지에서 복수의 커패시터 디바이스를 갖는 소형 커패시터 어레이에 있어서,
    기판,
    상기 기판상에 배치되어 복수의 제1 커패시터 플레이트를 한정하는 제1 도전층,
    상기 복수의 제1 커패시터 플레이트상에 배치되는 유전체층, 및
    상기 제1 커패시터 플레이트 각각에 대향하여 상기 유전체층상에 배치되는 복수의 제2 커패시터 플레이트를 한정하며, 상기 제2 커패시터 플레이트 각각에 인접한 단자 구조 각각을 더욱 한정하는 제2 도전층
    을 포함하는 소형 커패시터 어레이.
  12. 제11항에 있어서, 상기 기판상의 상기 층들에 걸쳐 배치되어 상기 단자 구조를 노출시키기 위해 한정되는 밀봉재를 더 포함하는 소형 커패시터 어레이.
  13. 제11항에 있어서, 상기 제1 도전층은 적어도 3개의 제1 커패시터 플레이트를 포함하며, 상기 제2 도전층은 이에 각각 대향하는 적어도 3개의 제2 커패시터 플레이트를 포함하는 소형 커패시터 어레이.
  14. 제13항에 있어서, 상기 기판의 상기 상면은 대략 175 평방밀 미만의 면적을 갖는 소형 커패시터 어레이.
  15. 제14항에 있어서, 상기 복수의 커패시터 디바이스 각각은 상기 단자 구조쌍 각각 사이에 위치하는 소형 커패시터 어레이.
  16. 제14항에 있어서, 상기 커패시터 디바이스 각각은 적어도 대략 560 pf의 커패시턴스를 갖는 소형 커패시터 어레이.
  17. 제11항에 있어서, 상기 제1 도전층은 상기 복수의 커패시터 플레이트가 일체부를 이루는 연속적인 도전층인 소형 커패시터 어레이.
  18. 제17항에 있어서, 상기 제1 도전층은 추가적인 일체부로서 공통 단자 구조를 한정하는 소형 커패시터 어레이.
  19. 제11항에 있어서, 상기 유전체 물질은 적어도 500의 유전 상수를 갖는 리드-베이스 유전체 물질인 소형 커패시터 어레이.
  20. 제19항에 있어서, 상기 리드-베이스 유전체 물질은 PZT 유전체 물질인 소형 커패시터 어레이.
  21. 제19항에 있어서, 상기 유전체층은 대략 1.0μm 보다 크지 않는 두께를 갖는 소형 커패시터 어레이.
  22. 전자 디바이스에 있어서,
    기판상에 배열된 적어도 하나의 박막 커패시터를 포함하며,
    상기 커패시터는 적어도 대략 14 나노파라드/밀2의 커패시턴스를 갖는 전자 디바이스.
  23. 제22항에 있어서, 상기 박막 커패시터는 상기 전자 디바이스를 외부 회로에 연속하기 위해 구성되는 단자들간에 위치하는 전자 디바이스.
  24. 제22항에 있어서, 상기 커패시터는 대략 1.0μm 보다 크지 않는 두께를 갖는 유전체층을 갖는 전자 디바이스.
  25. 제24항에 있어서, 상기 유전체층은 대략 0.8 내지 1.0 마이크론의 두께를 갖는 전자 디바이스.
  26. 제24항에 있어서, 상기 유전체층은 PZT 유전체 물질을 포함하는 전자 디바이스.
  27. 제26항에 있어서, 상기 PZT 물질은 졸-겔(sol-gel) 프로세스에 의해 적용되는 전자 디바이스.
  28. 박막 커패시터 어레이를 제조하는 방법에 있어서,
    (a) 일반적으로 평면인 기판을 제공하는 단계,
    (b) 복수의 제1 커패시터 플레이트를 한정하기 위하여 형성된 제1 도전층을 상기 기판에 적용하는 단계,
    (c) 상기 제1 도전층의 상기 제1 커패시터 플레이트를 도포하기 위하여 유전체층을 적용하는 단계, 및
    (d) 상기 제1 커패시터 플레이트 각각에 대향하는 복수의 제2 커패시터 플레이트를 한정하는 제2 도전층을 적용하는 단계
    를 포함하는 박막 커패시터 어레이 제조 방법.
  29. 제28항에 있어서, (e) 상기 기판상의 상기 층들에 걸쳐 밀봉재를 적용하는 단계를 더 포함하는 박막 커패시터 어레이 제조 방법.
  30. 제28항에 있어서, 상기 제2 도전층은 상기 제2 커패시터 플레이트 각각에 인접하여 정의되는 복수의 단자 구조를 더욱 한정하기 위하여 상기 단계(d)에 적용되는 박막 커패시터 어레이 제조 방법.
  31. 제28항에 있어서, 상기 유전체층은 졸-겔 프로세스에 의해 상기 단계(c)에 적용되는 박막 커패시터 어레이 제조 방법.
  32. 제31항에 있어서, 상기 유전체층은 리드-베이스 유전체인 박막 커패시터 어레이 제조 방법.
  33. 제32항에 있어서, 상기 유전체층은 PZT 유전체인 박막 커패시터 어레이 제조 방법.
  34. 제31항에 있어서, 상기 유전체층은 다수의 졸-겔 코트(coat)로부터 구축되는 박막 커패시터 어레이 제조 방법.
  35. 제34항에 있어서, 상기 코트 각각은 대략 0.4밀 보다 크지 않는 두께를 갖는 박막 커패시터 어레이 제조 방법.
  36. 제28항에 있어서, 상기 기판은 실리콘, 글래스 또는 Al2O3로 이루어지는 그룹으로부터 선택되는 박막 커패시터 어레이 제조 방법.
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