KR100600690B1 - 반도체장치및그제조방법 - Google Patents

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아키히코 이와야
다마키 와다
마사치카 마스다
구니히로 츠보사키
아사오 니시무라
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가부시키가이샤 히타치초엘에스아이시스템즈
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

패키지본체내에 봉지된 반도체칩의 회로형성면측에 리이드의 내부리이드부를 배치하도록 한 구조의 반도체장치에 적용한 기술에 관한 것으로서, 반도체장치의 제조능률을 향상시킬 수 있고, LOC구조의 고품질의 반도체장치를 제조효율 좋게 제조할 수 있는 기술을 제공하기 위해, 그의 주면에 여러개의 반도체소자와 여러개의 본딩패드를 갖는 반도체칩, 각각이 내부리이드와 외부리이드를 갖는 제1 및 제2 리이드, 제1 및 제2 리이드의 각각의 내부리이드와 대응하는 여러개의 본딩패드를 접속하는 와이어 및 반도체칩, 제1 및 제2 리이드의 각각의 내부리이드와 와이어를 봉지하는 수지봉지체를 포함하고, 제1 및 제2 리이드의 각각의 내부리이드의 일부는 반도체칩의 주면상에 배치되고, 제1 리이드는 반도체칩의 주면에 그 사이에 개재시킨 접착제에 의해 접착되고, 제2 리이드는 상기 반도체칩의 주면에 접착제에 의해 접착되어 있지 않은 구성으로 하였다.
이렇게 하는 것에 의해, 접착제를 도포하는 개소가 저감되고 반도체장치를 단시간에 신속하게 제조하는 것이 가능하게 되어 제조능률이 향상된다는 등의 효과가 얻어진다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
본 발명은 패키지본체내에 봉지된 반도체칩의 회로형성면측에 리이드의 내부리이드부를 배치하도록 한 구조의 반도체장치에 적용해서 유효한 기술에 관한 것이다.
표면실장형LSI패키지의 하나로 LOC(Lead On Chip)구조의 패키지가 있다. 이 패키지는 반도체칩의 주면 즉 여러개의 반도체소자 본딩패드가 형성된 회로형성면측에 테이프형상의 절연막을 거쳐서 리이드의 내부리이드를 배치하고, 내부리이드와 반도체칩의 본딩패드를 Au와이어에 의해 전기적으로 접속하는 구조로 되어 있다. 절연막은 폴리이미드와 같은 내열성수지로 형성된 베이스막과 그 양면에 접착제가 도포된 적층구조로 되어 있다. 이러한 종류의 LOC구조를 갖는 패키지에 대해서는 예를 들면 일본국 특허공개공보 소화61-218139호나 일본국 특허공개공보 소화61-236130호등에 기재되어 있다.
한편, 근래의 엔지니어링 워크스테이션이나 퍼스널컴퓨터는 대량의 데이타를 고속으로 처리하기 위해 대량의 메모리(RAM)을 필요로 하고 있으므로 메모리모듈의 적층화기술이 검토되고 있다.
적층형 메모리모듈의 구체예로서는 TSOP(Thin Small Outline Package), TSOJ(Thin Small Outline J-lead Package) 등의 박형LSI패키지를 여러개 적층하고, 상하 패키지의 외부리이드끼리를 땜납 등에 의해 접속하고 프린트배선기판에 고정시키도록 한 것이 알려져 있다. 예를 들면, 일본국 특허공개공보 평성5-175406호에는 TSOJ의 외부리이드의 도중을 위쪽으로 구부리고, 또 그의 일부를 수평방향으로 연장시킨 형상으로 하는 것에 의해 상하 패키지의 리이드끼리를 중첩시키도록 한 기술이 기재되어 있다.
LOC구조의 종래의 패키지는 반도체칩과 내부리이드부 사이에 두께50㎛정도의 절연막이 개재되어 있으므로, 이것이 패키지의 박형화를 방해하는 하나의 요인으로 되고 있고, 또 종래의 LOC구조의 패키지를 사용해서 적층형 메모리모듈을 제조하는 경우에도 모듈의 박형화의 방해로 되고 있다.
그런데, 본 발명자는 내부리이드와 반도체칩을 절연막에 관계없이 접착제에 의해 접착하는 기술에 대해서 검토하였다. 다음은 공지된 기술은 아니지만, 본 발명자에 의해서 검토된 기술이며 그 개요는 다음과 같다.
즉, 접착제에 의해 내부리이드부를 반도체칩의 회로형성면측에 접착하는 것을 고려하면, 절연테이프를 리이드프레임 또는 반도체칩에 점착하는 경우에는 한번의 점착공정만으로 좋은 것에 비해, 내부리이드에 접착제를 도포하는 경우에는 디스펜서에서 여러개의 내부리이드의 각각에 접착제를 도포하지 않으면 안되어 접착제의 도포작업에 시간이 걸리고 그 작업성이 양호하지 않으며 LOC구조의 반도체장치의 제조능률을 향상시키는 데에 있어서 문제로 된다. 그 때문에, 모든 내부리이드부에 접착제를 도포하지 않고 몇개의 선택된 내부리이드에 접착제를 도포하는 것을 고려했지만 그 경우에는 반도체칩과 리이드프레임의 전체적인 접착면적이 감소하므로, 수지봉지를 위한 패키지본체를 성형할 때에 반도체칩이 리이드프레임에 대해 어긋나서 이동해 버리게 된다. 그래서, 모든 내부리이드부에 접착제를 도포하지 않고 또한 수지봉지시에 있어서의 반도체칩의 리이드프레임에 대한 접착강도를 유지할 수 있는 접착방식에 대해서 검토하였다.
내부리이드부를 반도체칩의 회로형성면측에 접착제에 의해 접착하는 경우에는 절연테이프를 사용해서 이들을 접착하는 경우에 비해, 접착제와 내부리이드 및 반도체칩과의 온도사이클 내지 열사이클에 의한 요인을 고려하는 것이 필요하다고 추측된다. 절연테이프를 사용하는 경우에는 모든 내부리이드는 일체로 연속된 절연테이프에 의해 접착되게 되므로, 온도사이클에 의해서 내부리이드부, 반도체칩 및 절연테이프 상호의 열팽창수축값의 상이에 기인한 이들간의 열왜곡은 일체로 연속된 절연테이프에 의해 흡수하는 것이 가능하다고 고려된다. 이것에 대해 절연테이프와 근사한 열팽창계수를 갖는 접착제를 사용해서 반도체칩을 내부리이드부에 접착한 경우에 접착제는 각각의 내부리이드부에 스폿적으로 도포되게 되고, 도포된 접착제는 서로 분리해서 독립된 상태로 되므로, 절연테이프의 경우와 같은 열왜곡의 흡수를 실행할 수 없다고 고려된다. 열왜곡이 흡수되지 않으면, 접착부에 응력이 집중해서 그 부분이 단선된다는 문제점이 발생하게 되어 반도체장치의 내구성을 향상시킬 수 없게 된다.
반도체칩의 주면 즉 회로형성면은 실리콘웨이퍼에 반도체집적회로를 형성한 후에 회로에 조사되는 α선등의 방사선으로부터 보호하기 위해 수지제의 표면보호층이 도포되어 형성되어 있다. 즉, 회로형성면은 본딩패드이외의 영역을 수지제의 보호층에 의해서 피복되어 있다. 따라서, 회로형성면에 내부리이드를 접착하는 경우, 반도체칩의 외주에지부에 가까운 위치에 도포한 접착제에 의해 내부리이드부에 반도체칩을 접착하면, 열왜곡에 의해 접착제나 내부리이드부에 의해서 수지제의 보호층이 그 외주부분에서 박리되거나 말아올려진다는 것이 고려된다. 이와 같이 보호층이 그의 에지부분에서 박리되면, 수지제의 패키지본체내에 내부리이드를 따라 균열이 발생하고 소위 수지균열(resin crack)이라는 불합리가 발생하는 것이 추측된다.
절연테이프를 사용해서 내부리이드부와 회로형성면을 접착하는 경우에는 절연테이프는 50㎛정도의 두께를 갖고 있는 것에 비해, 내부리이드부를 회로형성면에 대해 접착제에 의해 직접 접착하는 경우에는 접착제의 두께를 10㎛정도로 할 수 있고 LSI패키지의 두께를 얇게 하는 것이 가능하게 된다는 이점을 고려할 수 있는 반면, 내부리이드부가 반도체칩의 회로형성면에 근접하는 것에 따라 기인하는 문제점의 발생이 고려된다. 왜냐하면, 반도체칩은 반도체웨이퍼를 제조한 후에 이것을 다이싱공정에 있어서 스크라이브라인을 따라서 반도체칩마다 절단하는 것에 의해 제조되고 있지만, 이 스크라이브라인에는 평가패턴에 사용되는 더미소자나 금속배선이 형성되어 있으므로, 이 다이싱공정에서 알루미늄 등의 금속으로 이루어지는 회로배선부가 잔여물(remnant)로서 반도체칩의 기판의 주위부분에 남는다. 만일, 그 잔여물이 발생한 경우에는 잔여물은 반도체칩의 외주부분에 있어서 회로형성면에서 10㎛정도의 높이로 되어 버리므로, 내부리이드와 접촉하고 리이드간의 단락을 야기시킬 우려가 있다.
이 잔여물의 발생은 50㎛정도의 두께를 갖는 절연테이프를 사용해서 반도체칩과 내부리이드를 접착하고 있는 경우에는 문제로 되지 않지만, 10㎛정도의 두께로 되는 접착제만을 사용해서 반도체칩과 내부리이드를 직접 접착하는 경우에는 내부리이드부가 회로형성면에 근접하는 것에 의해 상술한 문제점이 발생된다고 추측된다.
이들 문제점이 존재하면, 고품질의 LOC구조의 반도체장치를 제조효율 좋게 제조하는 것이 곤란하게 된다고 고려된다.
본 발명의 목적은 LOC구조의 반도체장치를 신속하게 제조할 수 있도록 하고, 반도체장치의 제조능률을 향상시킬 수 있는 기술을 제공하는 것이다.
또, 본 발명의 다른 목적은 LOC구조의 고품질의 반도체장치를 제조효율 좋게 제조할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명의 반도체장치는 수지에 의해 봉지된 반도체칩의 회로형성면측에 여러개의 내부리이드가 배치되고, 상기 회로형성면에 형성된 외부단자(본딩패드)와 상기 내부리이드와 전기적으로 접속된 반도체장치로서, 상기 여러개의 내부리이드중 상기 반도체칩의 양단부에 배치되는 내부리이드만을 선택적으로 상기 반도체칩의 회로형성면에 접착제에 의해서 접착한다.
본 발명에 의하면, 모든 내부리이드부와 반도체칩을 접착하지 않고 반도체칩의 양단부에 위치하는 적어도 4개의 내부리이드부에 반도체칩이 접속되게 되므로, 접착제를 도포하는 개소가 적어지고, 접착제의 도포를 신속하게 실행할 수 있으며, 또 패키지본체를 수지성형할 때에 성형금형내에서 반도체패키지가 리이드프레임에 대해 안정하게 유지된 상태로 되어 제조효율좋게 고품질의 반도체장치를 제조할 수 있다.
또, 본 발명의 반도체장치에 있어서, 여러개의 내부리이드부는 반도체칩의 회로형성면에 접착제에 의해 접착되는 접착부가 마련된 내부리이드부를 갖고, 상기 접착부가 마련된 내부리이드부에 온도사이클시의 응력을 흡수하는 굴곡부를 형성한 것을 특징으로 한다.
본 발명에 의하면, 내부리이드부와 칩을 접착하는 접착부에 응력이 집중해도 그 응력이 굴곡부에 의해 흡수되고, 회로형성면이나 내부리이드에 큰 응력 내지 왜곡이 발생하는 것이 방지되며, 또 회로형성면을 구성하는 표면보호막의 박리를 방지할 수 있다.
또, 본 발명의 반도체장치에 있어서, 여러개의 내부리이드부는 반도체칩의 회로형성면에 접착제에 의해 접착되는 접착부가 마련된 내부리이드부를 갖고, 접착부가 마련된 내부리이드부 중 반도체칩의 외주에지를 초과하는 부분과 회로형성면 사이의 간격을 상기 반도체칩의 외주에 발생하는 잔여물의 높이보다 큰 치수로 설정한 것을 특징으로 한다.
본 발명에 의하면, 내부리이드부를 칩에 접착하는 접착제의 두께가 10㎛정도로 얇게 되어 있어도 반도체칩의 외주에지에 발생할 가능성이 있는 잔여물과 내부리이드부의 접촉이 회피된다.
본 발명에 있어서는 내부리이드부에 접착부와 굴곡부를 마련하도록 해도 좋고, 접착부를 버스바(bus bar)(전원리이드)에 접속된 내부리이드부에 마련하도록 해도 좋다.
본 발명의 반도체장치의 제조방법은 여러개의 내부리이드부와 각각의 내부리이드부에 연속된 여러개의 외부리이드부를 갖는 리이드프레임을 마련하는 공정, 반도체집적회로가 형성되고 사변형의 회로형성면을 갖는 반도체칩을 마련하는 공정, 상기 내부리이드부중 상기 반도체칩의 양단부에 대응하는 위치의 내부리이드부에 접착제를 도포하는 공정, 상기 접착제에 의해 상기 리이드프레임에 상기 반도체칩을 접착하는 공정, 상기 반도체칩의 회로형성면에 마련된 전극과 상기 내부리이드부를 전기적으로 접속하는 공정 및 상기 반도체칩이 접촉된 리이드프레임을 수지형성금형에 배치한 후 상기 반도체칩을 그 양단부에서 리이드프레임에 유지한 상태하에서 상기 수지성형금형내에 용융상태의 봉지수지를 주입해서 수지봉지체를 성형하는 공정을 갖는 것을 특징으로 한다.
본 발명에 있어서는 반도체칩의 양단부에 위치하는 내부리이드부에 접착시켜 패키지본체를 수지성형할 때에 반도체칩을 그 양단부에서 리이드프레임에 유지한 상태하에서 수지성형금형내에 용융상태의 봉지수지를 주입하도록 했으므로, 반도체칩은 금형내에서 리이드프레임에 대해 어긋나서 이동하는 일 없이 고품질의 반도체장치를 제조하는 것이 가능하게 된다.
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다.
<실시예 1>
도 1은 본 발명의 1실시예인 반도체장치를 도시한 평면도이고, 도 2a, 도 2b는 도 1에 있어서의 2-2선, 2′-2′선의 각각에 따른 단면도이고, 도 3은 도 1에 있어서의 3-3선에 따른 단면도이다.
도시한 반도체장치는 표면실장형 LSI패키지의 일종인 TSOP이고, 트랜스퍼몰드법에 의해 성형된 에폭시수지로 이루어지는 수지봉지체(10)의 내부에는 DRAM(Dynamic Random Access Memory) 등의 메모리LSI가 형성된 단결정실리콘의 반도체칩(이하, 단지 칩이라 한다)(11)이 봉지되어 있다. 도시한 칩(11), 수지봉지체(10)의 각각은 서로 평행하게 된 2개의 긴변과 이들 긴변에 직각으로 됨과 동시에 서로 평행하게 된 2개의 짧은변을 갖는 장방형으로 되어 있다. TSOP는 수지봉지체의 외부로 돌출된 외부리이드부(12B)와 칩(11)의 주면 즉 회로형성면상에 배치된 내부리이드부(12A)를 갖는 여러개의 리이드(12)를 갖는다. 각각의 리이드(12)는 Cu 또는 Fe계합금 등으로 이루어지고, Au와이어(13)을 거쳐서 칩(11)의 회로형성면(14)의 중앙부에 열을 이루고 형성된 외부단자로서의 다수의 본딩패드(15)와 전기적으로 접속되어 있다.
이 TSOP는 칩(11)의 두께가 0. 28㎜, 리이드(12)의 판두께는 0. 07∼0. 125㎜이고, 수지봉지체(10)의 두께는 0. 6∼1. 0㎜정도로 되어 있다.
각각의 내부리이드부(12A)는 칩(11)의 양쪽의 긴변측에서 회로형성면(14)상을 본딩패드(15)를 향해서 연장되어 배치됨과 동시에, 본딩패드(15)의 열과 평행한 방향 즉 칩(11)의 긴쪽방향으로 소정의 간격을 두고 배치되어 있다. 즉, 칩(11)의 양단부측의(즉 칩(11)의 최외주에 위치하는) 내부리이드부(12Aa)의 내측에 그것에 간격을 두고 인접한 다른 내부리이드부(12Ab)가 위치하고, 또 그 내측에 간격을 두고 인접한 다른 내부리이드부(12Ac)가 위치하고 있으며, 순차 소정개수의 내부리이드부(12A)가 칩(11)의 패드열을 따른 방향으로 간격을 두고 배치되어 있다. 상기 내부리이드부(12Aa)는 전원전위, 접지전위를 공급하는 전원리이드(고정전위리이드)이고, 상기 내부리이드부(12Ab), (12Ac)는 신호리이드이다.
이 TSOP는 모든 내부리이드부(12A)를 칩의 회로형성면(14)에 접착하기 위한 절연테이프를 사용하지 않고 최외주에 위치하는 4개의 내부리이드부(12Aa)와 칩(11)이 도 2a, 도 2b에 도시한 바와 같이 접착제(21)에 의해 접착되어 있다. 이 접착제(21)로서는 예를 들면 열가소성의 폴리이미드수지가 사용된다.
내부리이드부(12Aa)가 접착제(21)에 의해 칩(11)에 접착되는 위치는 칩(11)의 에지보다 다소 내측으로 되어 있다. 즉, 4개의 각각의 내부리이드부(12Aa)의 선단은 접착제(21)에 의해 회로형성면(14)에 접착되는 접착부(22)로 되어 있다. 또한, 접착부(22)는 도 1에 있어서 사선으로 표시되어 있다. 또, 내부리이드부(12Aa)는 접착제(21)이 도포되는 면에 대해 반대측면에 와이어(13)이 접속되도록 되어 있다.
따라서, 칩(11)은 그의 최외주에 위치하는 4개의 내부리이드부(12A)에 접착되게 되고, 그것보다 내측에 위치하는 다른 내부리이드부(12A)는 도 3에 도시한 바와 같이 칩(11)에는 접착되어 있지 않다. 도시한 칩(11)은 양단부에 위치하는 합계 4개의 내부리이드부(12Aa)에 접착되어 있지만, 그 내측의 4개의 내부리이드부(12Ab)를 포함한 합계8개의 내부리이드부에 칩(11)을 접착하도록 해도 좋다. 또, 도시한 바와 같은 경우에는 접착제(21)을 스폿형상으로 도포하도록 하고 있지만, 보다 넓은 범위에 접착제(21)을 도포하도록 하거나 또는 내부리이드부(12Aa)중 회로형성면(14)와 중첩하는 부분의 전체에 접착제(21)을 도포하도록 해도 좋다.
이와 같이, 모든 내부리이드부(12A)를 칩(11)에 접착하는 일 없이 접착제(21)이 도포되는 부분을 4개소 또는 8개소로 한 것에 의해 접착면적을 저감할 수 있고, 또 디스펜서 등의 접착제(21)을 도포하는 장치를 사용한 접착제의 도포작업을 신속하게 실행할 수 있어 접착제가 흡수하는 수분량을 저감할 수 있으므로, 반도체장치의 제조능률을 향상시키는 것이 가능하게 된다. 또한, 칩(11)이 그의 최외주에 있어서 내부리이드부(12Aa)에 접착되어 있으므로 수지봉지체(10)을 성형하기 위한 트랜스퍼몰드장치를 사용한 수지성형공정에 있어서 수지성형금형내에 리이드프레임에 접착된 칩(11)을 배치한 상태하에서 금형의 캐비티내에 수지를 주입해도, 수지주입의 압력에 의해 칩(11)이 리이드프레임에서 어긋나거나 경사지지 않고 원하는 수지성형을 실행할 수 있다.
도 1에 도시된 접착부(22)를 갖는 4개의 내부리이드부(12Aa)중의 어느 하나를 확대해서 도시하면 도 4a와 같고, 이 내부리이드부(12Aa)에는 접착부(22)에 대해서 칩(11)의 회로형성면(14)를 따라 대략 직각방향으로 굴곡된 굴곡부(23)이 구비되어 있다. 반도체장치인 도시한 바와 같은 TSOP가 사용될 때에는 그 환경에 있어서의 온도변화에 따라서 반도체장치는 열적부하를 받게 된다. 그 때에 반도체장치를 구성하는 칩(11), 내부리이드부(12A), 접착제(21) 및 수지봉지체(10)의 소재가 서로 다르므로 각각의 열팽창률은 서로 다르게 되고, 온도변화 즉 온도사이클에 따라서 반도체장치는 전체적으로 균일하게 열팽창 내지는 열수축하지 않아 접착부(22)에 열응력이 집중하는 것이 고려된다.
그러나, 접착부(22)를 갖는 내부리이드부(12Aa)에 굴곡부(23)이 마련되어 있으므로, 그의 열응력은 굴곡부(23)에 의해서 흡수되게 되어 그 내부리이드부(12Aa)의 단선을 방지할 수 있다. 그 결과, 반도체장치의 제조능률을 향상시키면서 내구성이 우수한 고품질의 반도체장치를 얻을 수 있다는 효과가 얻어진다.
접착제(21)에 의해서 내부리이드부(12Aa)를 칩(11)에 접착하는 경우에는 접착제(21)의 두께는 10㎛정도로 할 수 있어 절연테이프의 경우보다 그 두께를 얇게 할 수 있다. 한편, 칩(11)을 제조할 때에는 웨이퍼에 소정의 칩수에 상당하는 반도체집적회로를 형성한 후에 다이싱공정에 있어서 칩단위마다 절단되게 되지만, 그 다이싱공정에 있어서의 절단시에 칩(11)의 외주에지SE 부분에 잔여물이 발생하는 경우가 있다. 그 잔여물은 에지SE에서 회로형성면(14)에 대략 수직으로 상승하게 되며 그의 높이가 10㎛정도로 된 것이 판명되었다.
따라서, 내부리이드부(12Aa)를 접착부(22)를 포함해서 회로형성면(14)에 평행하게 연장시킨 것에서는 만일 잔여물이 발생한 경우 내부리이드부(12Aa)는 잔여물과 접촉하게 된다. 그 잔여물이 금속으로 이루어지는 회로배선부의 잔여물이면 그것과 내부리이드부(12Aa)가 단락하게 되고, 칩(11)의 기판부분의 잔여물이면 그것과 기판이 단락하게 된다.
도 4b에 도시한 바와 같이, 접착부(22)를 갖는 내부리이드부(12Aa) 중 칩(11)의 외주에지SE를 초과하는 부분에는 이 부분과 칩(11)의 회로형성면(14) 사이의 치수가 칩외주에 발생할 가능성이 있는 잔여물의 높이보다 크게 설정되어 있다. 이 치수로 설정하기 위해 내부리이드부(12Aa)에는 외주에지SE를 초과하는 부분에 외부리이드부(12B)를 향해서 회로형성면(14)에서 멀어지는 방향으로 경사진 단차부(24)가 형성되어 있다. 도시된 단차부(24)는 칩(11)의 에지SE보다 내측에 위치하고 있다. 이와 같이, 단차부(24)를 마련하는 것에 의해 내부리이드부(12Aa)를 칩(11)에 대해 두께가 얇은 접착제(21)을 사용해서 접착해도, 내부리이드부(12Aa)와 잔여물의 접촉을 회피하는 것이 가능하게 되어 제조효율이 양호하고 또한 고품질인 반도체장치가 얻어진다.
이와 같이 내부리이드부(12Aa)와 잔여물의 접촉을 회피한다는 효과는 모든 내부리이드부(12A)에 접착부(22)을 마련하고 칩(11)과 모든 내부리이드부(12A)를 접착하도록 한 경우에도 얻어지게 된다.
도 4c는 본 발명의 다른 실시예인 반도체장치이고 도 4b에 상당하는 부분을 도시한 단면도로서, 이 경우에는 접착제(21)을 절연테이프의 경우와 마찬가지로 50㎛정도까지 두껍게 도포하고 있다. 이 경우에는 발생할 가능성이 있는 잔여물보다 충분히 내부리이드부(12A)와 회로형성면(14) 사이의 간격치수가 얻어지므로, 이와 같이 접착제(21)을 두껍게 도포하는 것에 의해서도 단차부(24)를 마련하지 않고 상술한 바와 같이 내부리이드부(12A)와 잔여물의 접촉을 회피할 수 있다는 효과가 얻어진다.
도 1에 도시한 반도체장치에 있어서는 전극으로서의 본딩패드(15)가 칩(11)의 중앙부분에 열을 이루고 형성되어 있지만 본딩패드를 중앙부분에 2열로 형성하도록 해도 좋으며, 그 경우에 내부리이드부(12Aa)의 접착부(22)는 칩(11)의 긴변에 접근한 위치로 되고, 4개의 내부리이드부(12Aa)의 접착부(22)는 칩(11)의 4모서리부에 위치하게 되어, 수지봉지체(10)을 성형할 때에 있어서의 금형내에서의 칩(11)이 어긋나서 이동하거나 경사져서 이동하는 것을 보다 확실하게 방지할 수 있다. 단, 본딩패드(15)를 도시한 바와 같이 1열로 형성한 경우에도 접착부(22)를 칩(11)의 4모서리부에 위치시키도록 해도 좋다.
다음에, 상기한 반도체장치로서의 TSOP를 제조하는 수순에 대해서 설명한다. 우선, 도 5에 도시한 바와 같은 형상의 리이드프레임LF를 마련한다. 리이드프레임LF는 외부프레임(12E), (12F), 리이드(12)를 연결하고 있는 댐바(12C)와 지지용 리이드(12D)를 포함한다. 실제의 리이드프레임LF는 5∼6개분 정도의 다수 연속된 구조로 되어 있지만, 도 5에는 그 중 1개분의 패키지에 대응하는 부분만이 도시되어 있다. 리이드프레임LF의 최외주의 내부리이드부(12Aa)의 선단부에만 단차부(24)가 형성되고 오프셋되어 있다.
계속해서, 도 5의 이면측에 대응한 도 6에 도시한 바와 같이, 리이드프레임LF의 내부리이드부(12A) 중 치외주의 4개의 내부리이드부(12Aa)의 이면, 즉 칩(11)과 대향하게 되는 면에 디스펜서 등을 사용해서 접착제(21)을 스폿형상으로 도포한다. 단, 내부리이드부(12Aa)중 칩(11)의 회로형성면(14)와 중첩하는 부분의 전체에 접착제(21)을 도포하도록 해도 좋고, 또 디스펜서를 사용하지 않고 미리 중첩하는 부분에 대응하는 치수로 재단된 시트형상의 접착제를 접착부(22)에 점착하도록 해도 좋다.
칩(11)은 소정의 공정을 거쳐서 마련되어 있으며 장방형상으로 되어 있다. 이 칩(11)의 회로형성면 즉 주면이 내부리이드부(12A)의 이면측에 대향하도록, 도 7에 도시한 바와 같이 칩(11)을 리이드프레임LF의 위치에 위치결정하고 회로형성면(14)에 접착부(22)를 접촉시켜 이들을 접착제(21)에 의해 접착한다. 이것에 의해, 칩(11)에 대해서는 그의 양단부에 대응시켜 2개씩 마련된 4개소의 접착부(22)에 칩(11)은 접착되게 된다.
도 8은 와이어본딩공정에 의해서 칩(11)의 본딩패드(15)와 내부리이드부(12Aa) 사이에 Au와이어(13)을 본딩해서 이들을 전기적으로 접속한 상태를 도시한 도면이다. 이와 같이 해서 칩(11)이 접착고정되고, 와이어(13)이 접속된 리이드프레임LF는 봉지공정으로 반송되어 트랜스퍼몰드장치에 의해서 수지봉지체(10)이 성형되게 되고, 이것에 의해 도 9에 도시한 바와 같이 칩(11)은 봉지된다. 그 후, 도 10에 도시한 바와 같이, 수지봉지체(10)에서 노출되어 있는 리이드프레임LF의 외부리이드부(12B)를 연결하고 있는 댐바(12C)와 외부리이드부(12B)의 선단부가 순차 절단되고, 계속해서 도 11에 도시한 바와 같이 외부리이드부(12B)를 예를 들면 선G 부분에서 소정의 형상으로 성형한다. 여기서, 지지용 리이드(12D)는 리이드성형시에 패키지가 리이드프레임LF에서 분리되지 않도록 절단되지 않고 남아 있다. 그 후, 도 12에 도시한 바와 같이 지지용 리이드(12D)를 절단하는 것에 의해서 도 1∼도 3에 도시한 TSOP가 완성된다.
도 13은 트랜스퍼몰드장치에 의해서 수지봉지체(10)을 성형하고 있는 상태를 도시한 도면으로서, 몰드장치를 구성하는 제1 금형(31)과 제2 금형(32)에 의해 수지봉지체(10)의 형상에 대응한 캐비티(33)이 형성되도록 되어 있고, 이 캐비티(33)내에는 용융상태로 된 에폭시계수지(34)가 칩(11)중 한쪽의 짧은변의 중앙부에 대응해서 금형(31), (32)에 형성된 게이트(35)에서 주입된다. 그 때, 리이드프레임LF에 대해서 칩(11)은 그의 양단부에 있어서 2개소씩의 합계 4개소에서 유지되게 되므로, 주입된 수지(34)가 리이드프레임LF의 칩측과 그 반대측에 다른 타이밍에서 주입되어도 칩(11)은 리이드프레임LF에 대해 어긋나서 이동되거나 경사져 이동하는 일이 없다. 이것에 의해 칩(11)은 리이드프레임LF에 대해 원하는 위치로 되어 봉지되게 되고 고품질의 반도체장치를 제조효율좋게 제조할 수 있다.
<실시예 2>
도 14 및 도 15a, 도 15b는 본 발명의 다른 실시예인 반도체장치를 도시한 도면이다. 상기 실시예에 있어서는 접착부(22)가 칩(11)의 폭방향을 향하고 있는 것에 대해, 이 반도체장치에 있어서는 칩(11)의 긴쪽방향을 향하고 있다. 이와 같이, 접착부(22)의 방향이나 굴곡부(23)의 방향은 내부리이드부(12Aa)의 레이아웃에 따라서 임의의 방향으로 설정할 수 있다. 또, 이 경우의 내부리이드부(12Aa)에 형성된 단차부(24)는 칩(11)의 영역내에 형성되어 있다. 이와 같이, 단차부(24)는 칩외주에지SE에 발생할 가능성이 있는 잔여물이 내부리이드부(12Aa)와 접촉하지 않을 정도로 칩(11)과의 사이의 간격치수가 얻어지는 것이면, 어떠한 위치에 마련되어도 좋다. 또한, 도 15b는 도 15a의 A-A선에 대응하는 단면도이다.
도 16a는 도 14에 도시된 내부리이드부(12Aa)의 변형예를 도시한 확대도로서, 도 14의 실시예에서는 칩(11)에 대해 가장 외측에 위치하고 또한 접착부(22)가 마련된 내부리이드부(12Aa)의 굴곡부(23)이 칩(11)의 짧은변SE를 횡단하고 있는 것에 대해, 굴곡부(23)이 긴변LE를 횡단하고 있는 예를 도시하고 있다. 상술한 바와 같이, 본딩패드(15)의 열을 칩(11)의 폭방향중앙부분에 2열로 마련한 경우와 같이, 본딩패드(15)의 열이 비교적 긴변, 즉 측변측에 근접한 경우에는 접착부(22)가 긴변측에 근접하게 되므로, 내부리이드부(12Aa)가 긴변을 횡단하게 된다.
도 16b는 도 16a에 있어서의 A-A선에 대응하는 단면도이지만, 봉지체(10)은 생략하고 있다.
도 16a에 도시한 바와 같이, 이 반도체장치에 있어서는 접착제(21)이 칩(11)의 외주SE의 근방에 도포되어 있고, 내부리이드부(12Aa)는 회로형성면(14) 중 칩외주에지SE의 근방에 도포되어 있다. 칩(11)의 회로형성면(14)는 회로에 조사되는 α선등의 방사선에 의해 영향을 방지하기 위해 칩기판상에 도포된 수지제의 표면보호층에 의해 형성되어 있다. 이 표면보호층은 이것에 강한 박리력이 부가되면 칩기판에서 분리되게 된다. 특히, 도 16a에 도시한 바와 같이, 접착제(21)이 에지SE의 근방에 도포되어 있는 경우에는 온도사이클에 의해서 접착부(22)에 응력이 집중하면, 표면보호층이 그 외주부에서 박리되는 것이 고려되지만, 굴곡부(23)이 내부리이드부(12Aa)에 마련되어 있으면, 온도사이클에 기인해서 접착부(22)에 발생하는 응력을 굴곡부(23)이 흡수하게 된다. 그 결과, 접착제(21)을 에지SE 근방에 도포해도 표면보호층의 박리의 발생이 방지된다. 만약, 이 박리가 발생하면, 내부리이드부(12Aa)를 따라서 수지봉지체(10)에 균열이 발생하게 되고 균열을 거쳐서 외기나 수분이 수지봉지체(10)내로 들어오는 경우가 있지만, 그와 같은 것을 도시한 반도체장치에서는 회피할 수 있다.
그리고, 균열의 발생을 방지해서 접착제(21)을 칩(11)의 가장 외측에 도포할 수 있고, 수지봉지를 실행할 때에 있어서의 칩(11)의 유지를 보다 안정적으로 실행하는 것이 가능하게 된다는 효과가 얻어진다.
<실시예 3>
도 17 및 도 18은 본 발명의 다른 실시예인 반도체장치를 도시한 도면으로서, 이 반도체장치는 버스바(bus bar)부(16)을 갖고 있다. 이 버스바부(16)은 칩(11)의 긴변측에 배치된 여러개의 내부리이드(12A) 중 칩(11)의 양단부에 위치하는 내부리이드(12Aa) 상호를 접속하고 있고, 버스바부(16)을 갖는 4개의 내부리이드부(12Aa)에는 각각 접착부(22)와 이것에 대해서 직각방향으로 굴곡된 굴곡부(23)이 마련되어 있다. 이들 접착부(22)와 굴곡부(23)에 의해 평면"コ"형상의 부분이 내부리이드부(12Aa)에 마련되어 있다. 버스바부(16)을 갖는 4개의 내부리이드부(12Aa)중의 어느 하나를 확대해서 도시하면, 도 18과 같다.
<실시예 4>
도 19 및 도 20은 또 다른 실시예인 반도체장치를 도시한 도면으로서, 이 반도체장치는 도 17에 도시한 경우와 마찬가지로 버스바부(16)을 갖고 있다. 이 경우에는 내부리이드부(12Aa)에 직각방향으로 접착부(22)가 마련되어 있고, 내부리이드부(12Aa)중 이 접착부(22)가 접속된 부분이 굴곡부(23)으로 되어 있으며, 접착부(22)와 이것이 연속된 부분은 평면"コ"형상으로 되어 있다.
도 17∼도 20에 도시한 바와 같이, 버스바부(16)이 마련된 형태의 반도체장치에 있어서는 내부리이드부(12Aa)에는 단차부(24)가 마련된 예를 설명하였지만, 접착제(21)을 도 4c에 도시한 바와 같이 두껍게 도포하는 것에 의해 단차부(24)를 마련하지 않고 잔여물과의 접촉을 회피하도록 해도 좋다. 또, 버스바부(16)을 갖는 경우에는 버스바부(16)에 접착부(22)를 마련하도록 해도 좋다.
<실시예 5>
도 21은 본 발명의 다른 실시예인 반도체장치를 도시한 도면으로서, 이 경우에는 칩(11)의 양단부에 위치하는 4개의 내부리이드부(12Aa)에는 접착부(22)가 마련되어 있지만, 굴곡부는 마련되어 있지 않다. 이러한 형태의 반도체장치는 접착제(21)의 부분에 있어서의 온도사이클에 의한 응력집중에 기인한 왜곡을 무시할 수 잇는 경우에 유용하게 되고, 접착부(22)는 가장 외측의 4개의 내부리이드부(12Aa)에 마련되어 있지만, 각각의 내측의 또 다른 4개의 내부리이드부(12Ab)에도 접착부를 마련하도록 해도 좋다.
<실시예 6>
도 22는 본 발명의 또 다른 실시예인 반도체장치를 도시한 도면으로서, 이 경우에는 도 21에 도시한 접착부(22)가 칩(11)의 폭방향을 향하고 있는 것에 대해, 접착부(22)가 긴쪽방향을 향함과 동시에 내부리이드부(12Aa)의 선단부가 칩(11)의 에지SE를 초과하도록 배치되어 있다. 이 경우에도 도 21에 도시한 경우와 마찬가지의 효과가 얻어진다.
<실시예 7>
도 23은 본 발명의 다른 실시예인 반도체장치를 도시한 도면으로서, 이 경우에는 칩(11)의 회로형성면(14)에 형성한 Au범프전극(15a)상에 리이드(12)의 내부리이드부(12Aa)가 와이어를 사용하지 않고 전기적으로 직접 접속되어 있다. 이 경우에는 범프전극(15a)의 위치와 접착제(21)이 도포되는 위치를 어긋나게 하고 있다. 또한, 다른 리이드(12Ab), (12Ac)는 Au범프전극만으로 접속되며 접착제(21)은 도포되어 있지 않다.
<실시예 8>
도 24a, 도 24b는 각각 본 발명의 또 다른 실시예인 반도체장치를 도시한 도면으로서, 도 24a는 2개의 TSOP를 적층시켜서 프린트배선기판(17)에 각각 외부리이드부(12B)의 부분에서 프린트배선기판(17)의 전극(18)에 땜납으로 접합하는 것에 의해 적층형 메모리 모듈구조로 한 반도체장치를 도시한 도면이다.
도 24a의 TSOP는 도 2 및 도 3에 도시한 것과 동일하고, 상측의 TSOP는 외부리이드부(12B)의 경사부분의 치수를 하측의 것에 비해 길게 하고 있다. 각각의 TSOP를 프린트배선기판(17)에 실장하기 위해서는 미리 땜납도금을 외부리이드부(12B)에 실시하고, 전극(18)의 표면에는 미리 땜납페이스트를 인쇄해 두고, 이 점착력에 의해서 외부리이드부(12B)를 전극(18)상에 임시로 부착한다. 단, 전극(18)상에 외부리이드부(12B)를 위치결정한 후에, 예비가열에 의해서 외부리이드부(12B)의 땜납의 표면도금을 녹이는 것에 의해 임시부착을 실행하도록 해도 좋다. 이와 같이 해서 임시부착을 실행한 후에 땜납도금을 리플로하는 것에 의해 실장이 완료된다. 1개의 TSOP를 프린트배선기판(17)에 실장하는 경우에도 마찬가지의 수순에 의해 실장한다.
도 24b는 2개의 TSOJ형태의 반도체장치를 2개 적층시켜 프린트배선기판(17)에 배치해서 적층형메모리모듈구조로 한 반도체장치를 도시한 도면이다. 하측의 TSOJ는 프린트배선기판(17)에 대해 외부리이드부(12B)부분에서 도 24a에 도시한 경우와 마찬가지로 해서 실장되어 있고, 상측의 TSOJ는 하측의 TSOJ의 외부리이드부(12B)에 외부리이드부(12B)를 접속하여 실장되어 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 외부리이드부(12B)의 형상은 도시한 TSOP나 TSOJ형태에 한정되는 것은 아니고, 내부리이드부가 회로형성면에 배치되는 형태이면, TQFP 등과 같은 다른 형태의 반도체장치에도 적용할 수 있고, 그 경우에는 정방형 칩은 그 4모서리 부분에서 내부리이드부에 접착된다. 또, 메모리LSI를 봉지하는 패키지뿐만 아니라 마이크로컴퓨터나 논리LSI를 봉지하는 패키지 및 그것을 사용한 적층형멀티칩모듈에도 본 발명을 적용할 수 있다. 또, 봉지체(10)의 표면에 알루미늄박과 같은 광반사층을 마련하는 것에 의해, 봉지체(10)을 초박형으로 구성한 경우에 있어서도 광에 의한 데이타유지성과 같은 특성의 열화를 방지할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
칩의 회로형성면측에 배치되는 내부리이드부중 최외주에 위치하는 내부리이드부에 접착부를 마련하고 그 부분에서 칩에 접착하도록 했으므로, 접착제를 도포하는 개소가 저감되고, 반도체장치를 단시간에 신속하게 제조하는 것이 가능하게 되어 제조능률이 향상된다.
내부리이드부중 양단부측에 위치하는 내부리이드부에만 접착하도록 했으므로, 수지봉지체를 성형할 때에 칩이 리이드프레임에 대해 어긋나는 것이 방지되어 제조능률을 향상시키면서 고품질의 반도체장치가 얻어진다.
칩에 접착되는 내부리이드부에 온도사이클시의 응력을 흡수하는 굴곡부를 마련했으므로, 칩에 접착되는 내부리이드부의 단선을 방지할 수 있어 내구성이 우수한 고품질의 반도체장치가 얻어진다.
굴곡부를 마련하는 것에 의해, 접착부에 집중응력이 작용하는 것이 방지되므로, 접착부에 발생하는 응력에 의해 회로형성면의 표면보호막의 층이 박리하는 것이 방지되고, 이 박리에 기인해서 수지봉지체에 균열이 발생하는 것이 방지되어 내구성이 우수한 반도체장치가 얻어진다.
접착제에 의해 칩에 접착되는 내부리이드부는 칩의 외주에지에 대응하는 부분에 에지부분에 발생할 가능성이 있는 잔여물의 높이보다 회로형성면과의 사이에 큰 치수로 된 간격이 형성되어 있으므로, 접착제에 의해 내부리이드를 접착해도 잔여물과 내부리이드의 접촉이 회피된다.
도 1은 본 발명의 제1 실시예인 반도체패키지의 주요부평면도,
도 2a 및 도 2b는 각각 도 1에 있어서의 2-2선, 2′-2′선에 따른 단면도,
도 3은 도 1에 있어서의 3-3선에 따른 단면도,
도 4a는 도 1에 도시된 내부리이드(12Aa)의 근방을 부분적으로 확대해서 도시한 평면도, 도 4b는 도 4a에 있어서의 A-A선에 따른 단면도, 도 4c는 도 4b의 변형예를 도시한 단면도,
도 5는 도 1에 도시한 반도체장치를 제조하기 위한 리이드프레임의 주요부평면도,
도 6은 도 5에 도시한 리이드프레임에 있어서 최외주에 위치하는 내부리이드부에 접착제를 도포한 상태를 도시한 평면도,
도 7은 도 6에 도시한 리이드프레임에 칩을 접착한 상태를 도시한 평면도,
도 8은 도 7에 도시한 리이드프레임에 있어서 칩의 본딩패드와 내부리이드부 사이에 와이어를 접속한 상태를 도시한 평면도,
도 9는 도 8에 도시한 리이드프레임에 있어서 칩을 수지봉지한 상태를 도시한 평면도,
도 10은 도 9에 도시한 리이드프레임에 있어서 댐바 및 외부리이드부를 절단한 상태를 도시한 도면,
도 11은 도 10에 도시한 리이드프레임에 있어서 리이드성형한 상태를 도시한 도면,
도 12는 도 11에 도시한 리이드프레임에 있어서 지지용 리이드를 절단한 상태를 도시한 도면,
도 13은 도 1에 도시한 패키지의 수지봉지체를 성형하기 위한 성형금형을 도시한 단면도,
도 14는 본 발명의 제2 실시예인 반도체패키지를 도시한 주요부평면도,
도 15의 (a)는 도 14에 도시된 내부리이드(12Aa)의 근방을 부분적으로 확대해서 도시한 평면도이고, 도 15의 (b)는 도 15의 (a)에 있어서의 A-A선에 따른 단면도,
도 16의 (a)는 본 발명의 제2 실시예의 변형예인 반도체패키지를 도시한 주요부확대평면도, 도 16의 (b)는 도 16의 (a)에 있어서의 A-A선에 따른 단면도,
도 17은 본 발명의 제3 실시예인 반도체패키지를 도시한 주요부평면도,
도 18은 도 17에 도시된 내부리이드(12Aa)의 근방을 부분적으로 확대해서 도시한 평면도,
도 19는 본 발명의 제4 실시예인 반도체패키지를 도시한 주요부평면도,
도 20은 도 19에 도시된 내부리이드(12Aa)부의 근방을 부분적으로 확대해서 도시한 평면도,
도 21은 본 발명의 제5 실시예인 반도체패키지를 도시한 주요부평면도,
도 22는 본 발명의 제6 실시예인 반도체패키지를 도시한 주요부평면도,
도 23은 본 발명의 제7 실시예인 반도체패키지를 도시한 주요부단면도,
도 24a, 도 24b는 각각 본 발명의 제8 실시예로서 적층메모리모듈구조의 반도체장치를 도시한 단면도.

Claims (18)

  1. 주면에 복수개의 반도체 구성요소와 복수개의 본딩패드를 갖는 반도체칩;
    각각이 내부리이드와 외부리이드를 갖는 제1 및 제2 리이드;
    상기 제1 및 제2 리이드의 상기 내부리이드와 대응하는 상기 본딩패드를 접속하는 와이어 및;
    상기 반도체칩, 상기 제1 및 제2 리이드의 상기 내부리이드 및 상기 와이어를 봉지하는 수지봉지체를 포함하고,
    상기 제1 및 제2 리이드의 각각의 내부리이드의 일부는 상기 반도체칩의 주면상에 배치되고,
    상기 제1 리이드의 내부리이드의 상기 일부는 상기 반도체칩의 주면에 그 사이에 개재된 접착제에 의해 접착되고,
    상기 제2 리이드는 상기 반도체칩의 주면에 접착제에 의해 접착되지 않고,
    상기 반도체칩의 주면에 상기 제1 리이드의 내부리이드의 상기 일부를 접착하는 상기 접착제는 개재된 절연막을 사용하지 않는 접착제인 반도체장치.
  2. 제1항에 있어서,
    상기 제1 리이드의 내부리이드는 상기 접착제에 의해 상기 반도체칩의 주면에 접착되어 있는 제1 부분과 상기 반도체칩의 두께방향에 있어서 상기 제1 부분보다 상기 반도체칩의 주면에서 높은 위치에 배치되는 제2 부분을 갖고,
    상기 제2 리이드의 내부리이드는 상기 제1 리이드의 내부리이드의 제2 부분과 대략 동일한 높이에 배치되어 있는 반도체장치.
  3. 주면에 복수개의 반도체 구성요소와 복수개의 본딩패드를 갖는 장방형상의 반도체칩;
    각각이 내부리이드 및 외부리이드를 갖는 복수개의 리이드;
    상기 복수개의 리이드의 상기 내부리이드와 대응하는 상기 복수개의 본딩패드를 접속하는 와이어 및
    상기 반도체칩, 상기 복수개의 리이드의 상기 내부리이드 및 상기 와이어를 봉지하는 수지봉지체를 포함하고,
    상기 복수개의 본딩패드는 상기 반도체칩의 긴변방향에 배치되어 있고,
    상기 복수개의 리이드의 각각의 내부리이드의 일부는 상기 반도체칩의 주면상에 배치되고, 상기 복수개의 리이드는 상기 긴변방향에 있어서 소정의 간격을 두고 배치되고,
    상기 복수개의 리이드중에서 상기 반도체칩의 주면에 있어서 최외측에 배치된 한쌍의 제1 리이드는 상기 반도체칩의 주면에 그 사이에 개재시킨 접착제에 의해 각각 접착되고,
    상기 복수개의 리이드중에서 상기 한쌍의 제1 리이드 사이에 배치된 제2 리이드는 상기 반도체칩의 주면에 접착제에 의해 접착되지 않고,
    상기 반도체칩의 주면에 상기 한쌍의 제1 리이드의 내부 리이드의 각각을 접착하는 접착제는 개재된 절연막을 사용하지 않는 접착제인 반도체장치.
  4. 제3항에 있어서,
    상기 제1 리이드의 내부리이드는 상기 접착제에 의해 상기 반도체칩의 주면에 접착되어 있는 제1 부분과 상기 반도체칩의 두께방향에 있어서 상기 제1 부분보다 상기 반도체칩의 주면에서 높은 위치에 배치되는 제2 부분을 갖고,
    상기 제2 리이드의 내부리이드는 상기 제1 리이드의 내부리이드의 제2 부분과 대략 동일한 높이에 배치되어 있는 반도체장치.
  5. 제3항에 있어서,
    상기 제1 리이드는 4개가 존재하고, 상기 반도체칩의 주면의 4개의 모서리(corner) 근방에 배치되는 반도체장치.
  6. [a] 주면에 복수개의 반도체 구성요소와 복수개의 본딩패드를 갖는 반도체칩과 각각이 내부리이드 및 외부리이드를 갖는 제1 리이드 및 제2 리이드를 갖는 리이드프레임을 준비하는 공정,
    [b] 상기 제1 및 제2 리이드의 각각의 내부리이드의 일부가 상기 반도체칩의 주면상에 배치되도록 상기 리이드프레임을 상기 반도체칩의 주면상에 배치하는 공정,
    [c] 상기 제1 리이드의 내부리이드를 상기 반도체칩의 주면에 접착제에 의해서 고정시키고, 상기 제2 리이드의 내부리이드는 상기 반도체칩의 주면에서 소정의 간격을 두고 배치하는 공정,
    [d] 상기 제1 및 제2 리이드의 각각의 내부리이드와 대응하는 상기 복수개의 본딩패드를 와이어에 의해 접속하는 공정 및
    [e] 상기 반도체칩, 상기 제1 및 제2 리이드의 각각의 내부리이드 및 상기 와이어를 수지에 의해 봉지하는 공정을 포함하는 반도체장치의 제조방법.
  7. 제6항에 있어서,
    상기 공정[a]는 상기 제1 리이드의 내부리이드에만 선택적으로 접착제를 도포하는 공정을 포함하는 반도체장치의 제조방법.
  8. 제7항에 있어서,
    상기 수지는 상기 제2 리이드의 내부리이드와 상기 반도체칩의 주면사이에 충전되는 반도체장치의 제조방법.
  9. 복수개의 내부리이드부와 각각의 내부리이드부에 연속된 복수개의 외부리이드부를 갖는 리이드프레임을 준비하는 공정,
    주면에 반도체집적회로 및 복수개의 본딩패드가 형성된 사각형상의 반도체칩을 준비하는 공정,
    상기 내부리이드부중 상기 반도체칩의 양단부에 대응하는 위치의 내부리이드부에 접착제를 도포하는 공정,
    상기 접착제에 의해 상기 리이드프레임에 상기 반도체칩을 접착하는 공정,
    상기 반도체칩의 주면에 마련된 본딩패드와 상기 내부리이드부를 와이어에 의해 전기적으로 접속하는 공정 및
    상기 반도체칩이 접착된 리이드프레임을 수지성형금형에 배치한 후, 상기 수지성형금형내에 봉지수지를 주입해서 수지봉지체를 성형하는 공정을 포함하는 반도체장치의 제조방법.
  10. 복수개의 내부리이드부와 각각의 내부리이드부에 연속된 복수개의 외부리이드부를 갖는 리이드프레임을 준비하는 공정,
    주면에 반도체집적회로 및 복수개의 본딩패드가 형성된 사각형상의 반도체칩을 준비하는 공정,
    상기 반도체칩의 주면의 4개의 모서리(corner) 근방에 배치되는 내부리이드부에 접착제를 도포하는 공정,
    상기 접착제에 의해 상기 리이드프레임과 상기 반도체칩의 주면을 접착하는 공정,
    상기 반도체칩의 주면에 마련된 본딩패드와 상기 내부리이드부를 와이어에 의해 전기적으로 접속하는 접속공정 및
    상기 반도체칩이 접착된 리이드프레임을 수지성형금형에 배치한 후, 상기 수지성형금형내에 봉지수지를 주입해서 수지봉지체를 성형하는 공정을 포함하는 반도체장치의 제조방법.
  11. 주면에 복수개의 반도체 구성요소와 복수개의 본딩패드를 갖는 반도체칩;
    내부리이드부 및 상기 내부리이드부와 연속된 외부리이드부를 갖는 제1 리이드;
    내부리이드부 및 상기 내부리이드부와 연속된 외부리이드부를 갖는 제2 리이드;
    상기 제1 및 제2 리이드의 상기 내부리이드부의 일부를 상기 복수개의 본딩패드의 대응하는 본딩패드에 접속하는 본딩와이어 및;
    상기 반도체칩, 상기 제1 및 제2 리이드의 상기 내부리이드부 및 상기 본딩와이어를 봉지하는 수지체를 포함하고,
    상기 제1 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면상에 배치되고,
    상기 제2 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면상에 배치되고,
    상기 제1 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면에 개재된 절연막을 사용하지 않는 접착제에 의해 접착되고,
    상기 제2 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면에서 떨어져 있고,
    상기 제1 및 제2 리이드의 상기 내부리이드부의 상기 일부는 평면에서 보아 중첩되지 않는 반도체장치.
  12. 제11항에 있어서,
    상기 수지체의 일부는 상기 제2 리이드의 내부리이드부의 상기 일부와 상기 반도체칩의 주면 사이의 공간에 있는 반도체장치.
  13. 제11항에 있어서,
    상기 접착제는 디스펜서에 의해 상기 제1 리이드의 내부리이드부의 상기 일부의 표면에 도포되는 접착제인 반도체장치.
  14. 주면에 복수개의 반도체 구성요소와 복수개의 본딩패드를 갖는 반도체칩;
    내부리이드부 및 상기 내부리이드부와 연속된 외부리이드부를 갖는 제1 리이드;
    내부리이드부 및 상기 내부리이드부와 연속된 외부리이드부를 갖는 제2 리이드;
    상기 제1 및 제2 리이드의 상기 내부리이드부의 일부를 상기 복수개의 본딩패드의 대응하는 본딩패드에 접속하는 본딩와이어 및;
    상기 반도체칩, 상기 제1 및 제2 리이드의 상기 내부리이드부 및 상기 본딩와이어를 봉지하는 수지체를 포함하고,
    상기 제1 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면상에 배치되고,
    상기 제2 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면상에 배치되고,
    상기 제1 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 두께방향에 있어서 상기 제2 리이드의 내부리이드부의 상기 일부보다 상기 반도체칩의 주면에 대해 가까운 위치에 배치되고,
    상기 제1 리이드의 내부리이드부의 상기 일부는 상기 반도체칩의 주면에 개재된 절연막을 사용하지 않는 접착되는 반도체장치.
  15. 제14항에 있어서,
    상기 수지체의 일부는 상기 제2 리이드의 내부리이드부의 상기 일부와 상기 반도체칩의 주면 사이의 공간에 있는 반도체장치.
  16. 제 14항에 있어서,
    상기 접착제는 디스펜서에 의해 상기 제1 리이드의 내부리이드부의 상기 일부의 표면에 도포된 접착제인 반도체장치.
  17. 제14항에 있어서,
    상기 제1 리이드의 상기 일부는 제1 부분, 제2 부분 및 상기 제1 부분과 제2 부분 사이의 단차부를 갖고,
    상기 제2 부분은 상기 반도체칩의 두께방향에 있어서 상기 제1 부분도바 상기 반도체칩의 주면에서 떨어져 있고,
    상기 제1 부분은 상기 접착제에 의해 상기 반도체칩의 주면에 접착되는 반도체장치.
  18. 제17항에 있어서,
    상기 제1 리이드의 상기 일부의 제2 부분은 상기 반도체칩의 두께방향에 있어서 상기 제2 리이드의 상기 일부와 대략 동일한 높이에 위치되는 반도체장치.
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