KR100567074B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리세스 채널을 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계: 상기 소자분리막을 포함한 기판의 전면 상에 버퍼산화막을 형성하는 단계; 상기 버퍼산화막 상에 리세스 채널 형성 영역에 해당하는 액티브 영역 부분 및 이에 인접한 버퍼산화막 부분을 선택적으로 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각 마스크로 이용해서 노출된 버퍼산화막 부분을 식각함과 아울러 그 아래의 소자분리막 부분을 형성하고자 하는 리세스 채널의 깊이에 대응하는 깊이만큼 선택적으로 식각하는 단계; 상기 소자분리막을 식각 마스크로 이용해서 노출된 리세스 채널 형성 영역의 기판 액티브 영역을 식각함과 아울러 하드마스크막을 제거하는 단계; 상기 잔류된 버퍼산화막을 제거하는 단계; 상기 결과물 상에 게이트산화막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트산화막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 액티브 영역 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 리세스 채널 형성시의 하드마스크막을 설명하기 위한 도면.
도 3은 종래의 다른 문제점을 설명하기 위한 도면.
도 3은 종래의 다른 문제점을 설명하기 위한 도면.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명에 따른 리세스 채널 형성시의 하드마스크막을 설명하기 위한 도면.
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* 도면의 주요 부분에 대한 부호의 설명 *
41 : 반도체기판 42 : 소자분리막
43 : 버퍼산화막 44 : 제1하드마스크막
45 : 감광막 패턴 46 : 게이트산화막
47 : 폴리실리콘막 48 : 텅스텐실리사이드막
49 : 제2하드마스크막 50: 게이트
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본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근, 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 소자의 채널 길이도 급격히 감소되고 있는 실정이다. 그런데, 채널 길이가 작아지게 되면, 모스펫 소자의 오프 누설전류가 증가하게 된다. 또한, 이를 감소시키기 위해서는 채널 영역에의 이온주입 도우즈(Dose)량을 증가시켜야 하지만, 채널 영역에의 이온주입 도우즈 증가는 스토리지 노드 접합의 누설전류를 증가시켜 데이터 유지 시간(Data Retention Time)을 감소시키게 된다.
결국, 특정 소자에서 요구하는 셀 문턱전압을 구현함에 있어서, 공정 및 소자 측면에서 기존의 평면(planar) 채널 구조를 갖는 모스펫 소자는 그 한계점에 이르렀다. 이에, 소망하는 유효 채널 길이(effective channel length)를 확보할 수 있는 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
결국, 특정 소자에서 요구하는 셀 문턱전압을 구현함에 있어서, 공정 및 소자 측면에서 기존의 평면(planar) 채널 구조를 갖는 모스펫 소자는 그 한계점에 이르렀다. 이에, 소망하는 유효 채널 길이(effective channel length)를 확보할 수 있는 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 2는 리세스 채널 형성시의 하드마스크막을 설명하기 위한 도면로서, 이들을 설명하면 다음과 같다. 여기서, 상기 도 1a 내지 도 1d는 도 2의 Ⅰ-Ⅰ'선에 대응하는 단면도를 나타낸 것이다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 형성된 반도체기판(1) 상에 버퍼산화막(3)을 형성한 다음, 상기 버퍼산화막(3) 상에 제1하드마스크막(4)을 형성한다. 이때, 상기 제1하드마스크막(4)은 폴리실리콘으로 형성한다. 이어서, 상기 제1하드마스크막(4) 상에 감광막 패턴(5)을 형성한다.
도 1b를 참조하면, 감광막 패턴을 식각 마스크로 이용하여 제1하드마스크막(4)을 식각한다. 그런다음, 상기 감광막 패턴을 제거한다.
도 1c를 참조하면, 상기 식각된 제1하드마스크막으로부터 가려지지 않은 버퍼산화막 부분 및 그 아래의 기판 액티브 영역을 식각한다. 이때, 상기 제1하드마스크막은 폴리실리콘막으로 이루어진 것과 관련해서 상기 기판 액티브 영역의 식각시 함께 제거된다. 그 다음, 잔류된 버퍼산화막을 제거한다.
도 1d를 참조하면, 기판 결과물 상에 게이트 산화막(6)을 형성한 다음, 상기 게이트 산화막(6) 상에 도핑된 폴리실리콘막(7)과 텅스텐 실리사이드막(8) 및 제2하드마스크막(9)을 차례로 형성한다. 이어서, 상기 제2하드마스크막(9)을 게이트의 형태로 패터닝한 다음, 상기 패터닝된 제2하드마스크막(9)을 식각 마스크로 이용하여 텅스텐 실리사이드막(8)과 도핑된 폴리실리콘막(7) 및 게이트 산화막(6)을 차례로 식각하여 게이트(10)를 형성한다.
이후, 도시되지 않았으나, 상기 게이트(10)의 양측벽에 스페이서를 형성한 후, 기판(1) 내에 이온주입을 실시하여 상기 스페이서를 포함한 게이트(10) 양측의 기판 액티브 영역내에 소오스/드레인 영역을 형성하고, 이 결과로서, 리세스 채널을 갖는 모스펫 소자를 형성한다.
그러나, 전술한 바와 같은 종래의 리세스 채널을 갖는 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
도 2에 도시된 바와 같이, 제1하드마스크막(4)은 리세스 채널 형성 영역에 해당하는 액티브 영역(1a) 부분을 포함하여 게이트 형성 영역 모두를 노출시키는 형태로 식각된다. 그리고, 기판 액티브 영역의 식각은 제1하드마스크막(4)의 오픈 영역(4a)에 대해 수행되며, 이때, 산화막으로 이루어진 소자분리막(2)이 식각 마스크의 역할을 하게 된다.
그런데, 소자분리막(2)을 식각 마스크로 하여 식각이 진행되는 경우, 상기 소자분리막(2)의 프로파일(profile)로 인해, 도 1c에 도시된 바와 같이, 소자분리막(2)에 인접한 기판 부분이 식각되지 않음으로써 소자분리막(2)과 리세스된 기판 액티브 영역 사이에 혼(Horn: A)이 발생하게 되며, 이로 인해, 완성된 모스펫 소자에서 사이드 채널(side channel)이 형성됨으로써 리세스 채널의 효과가 제대로 발휘되지 못하는 문제가 발생된다. 한편, 상기 혼(A)을 제거하기 위해서는 식각 공정을 추가 진행하면 되겠지만, 이 경우에는 식각 공정의 추가로 인해 리세스 공정이 복잡해지는 문제점이 있다.
또한, 채널 영역의 리세스를 위한 감광막 패턴을 형성함에 있어서, 마스크 오정렬이 일어날 경우, 도 3에 도시된 바와 같이, 원치 않는 기판 식각(B)이 초래됨으로써 불량이 발생된다.
도 2에 도시된 바와 같이, 제1하드마스크막(4)은 리세스 채널 형성 영역에 해당하는 액티브 영역(1a) 부분을 포함하여 게이트 형성 영역 모두를 노출시키는 형태로 식각된다. 그리고, 기판 액티브 영역의 식각은 제1하드마스크막(4)의 오픈 영역(4a)에 대해 수행되며, 이때, 산화막으로 이루어진 소자분리막(2)이 식각 마스크의 역할을 하게 된다.
그런데, 소자분리막(2)을 식각 마스크로 하여 식각이 진행되는 경우, 상기 소자분리막(2)의 프로파일(profile)로 인해, 도 1c에 도시된 바와 같이, 소자분리막(2)에 인접한 기판 부분이 식각되지 않음으로써 소자분리막(2)과 리세스된 기판 액티브 영역 사이에 혼(Horn: A)이 발생하게 되며, 이로 인해, 완성된 모스펫 소자에서 사이드 채널(side channel)이 형성됨으로써 리세스 채널의 효과가 제대로 발휘되지 못하는 문제가 발생된다. 한편, 상기 혼(A)을 제거하기 위해서는 식각 공정을 추가 진행하면 되겠지만, 이 경우에는 식각 공정의 추가로 인해 리세스 공정이 복잡해지는 문제점이 있다.
또한, 채널 영역의 리세스를 위한 감광막 패턴을 형성함에 있어서, 마스크 오정렬이 일어날 경우, 도 3에 도시된 바와 같이, 원치 않는 기판 식각(B)이 초래됨으로써 불량이 발생된다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 혼(horn)의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 마스크 오정렬로 인한 불량 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
또한, 본 발명은 마스크 오정렬로 인한 불량 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계: 상기 소자분리막을 포함한 기판의 전면 상에 버퍼산화막을 형성하는 단계; 상기 버퍼산화막 상에 리세스 채널 형성 영역에 해당하는 액티브 영역 부분 및 이에 인접한 버퍼산화막 부분을 선택적으로 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각 마스크로 이용해서 노출된 버퍼산화막 부분을 식각함과 아울러 그 아래의 소자분리막 부분을 형성하고자 하는 리세스 채널의 깊이에 대응하는 깊이만큼 선택적으로 식각하는 단계; 상기 소자분리막을 식각 마스크로 이용해서 노출된 리세스 채널 형성 영역의 기판 액티브 영역을 식각함과 아울러 하드마스크막을 제거하는 단계; 상기 잔류된 버퍼산화막을 제거하는 단계; 상기 결과물 상에 게이트산화막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트산화막을 식각하여 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 액티브 영역 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 하드마스크막은 액티브 영역의 임계치수를 F(Minimum feature size)로 할 때 F 보다 크고 3F 보다 작은 영역을 노출시키도록 형성한다.
상기 기판 액티브 영역은 200Å 정도 식각한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 액티브 영역을 식각하는 단계 후, 그리고, 상기 잔류된 버퍼산화막을 제거하는 단계 전, 기판 액티브 영역의 프로파일을 조절하기 위해 기판 결과물에 대해 습식식각을 수행하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 5는 본 발명에 따른 리세스 채널 형성시의 하드마스크막을 설명하기 위한 도면이다. 여기서, 상기 도 4a 내지 도 4e는 도 5의 Ⅳ-Ⅳ'선에 대응하는 단면도를 나타낸 것이다.
도 4a를 참조하면, 액티브 영역들을 한정하는 소자분리막(42)이 형성된 반도체기판(41)을 마련한다. 상기 소자분리막(42)은 공지된 STI 공정에 따라 트렌치 내에 산화막이 매립되어 형성된 것으로 이해될 수 있다. 상기 소자분리막(42)을 포함한 반도체기판(41)의 전면 상에 버퍼산화막(43)을 형성한 후, 상기 버퍼산화막(43) 상에 폴리실리콘으로 이루어진 제1하드마스크막(44)을 형성한다.
도 4b를 참조하면, 상기 제1하드마스크막(44) 상에 감광막 패턴(45)을 형성한 다음, 상기 감광막 패턴(45)을 식각 마스크로 이용해서 제1하드마스크막(44)을 식각한다.
여기서, 상기 감광막 패턴(44)은, 리세스 채널을 형성하기 위해 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분을 포함한 게이트 형성 영역 모두를 노출시키는 형태로 형성되는 종래의 그것과는 달리, 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분 및 이에 인접한 소자분리막 부분의 상부를 노출시키는 형태로 형성하며, 이에 따라, 이러한 감광막 패턴(45)을 식각 마스크로 이용해 제1하드마스크막(44)을 식각함으로써, 도 5에 도시된 바와 같이, 식각된 제1하드마스크막(44)은 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분 및 이에 인접한 버퍼산화막 부분을 선택적으로 노출시키는 형태의 오픈 영역(44a)을 갖도록 만든다. 이때, 상기 오픈 영역(44a)의 크기는 액티브 영역의 임계치수를 F(Minimum feature size)로 가정할 때 F 보다 크고 3F 보다 작은 영역을 노출시키도록 형성한다.
여기서, 상기 감광막 패턴(44)은, 리세스 채널을 형성하기 위해 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분을 포함한 게이트 형성 영역 모두를 노출시키는 형태로 형성되는 종래의 그것과는 달리, 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분 및 이에 인접한 소자분리막 부분의 상부를 노출시키는 형태로 형성하며, 이에 따라, 이러한 감광막 패턴(45)을 식각 마스크로 이용해 제1하드마스크막(44)을 식각함으로써, 도 5에 도시된 바와 같이, 식각된 제1하드마스크막(44)은 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분 및 이에 인접한 버퍼산화막 부분을 선택적으로 노출시키는 형태의 오픈 영역(44a)을 갖도록 만든다. 이때, 상기 오픈 영역(44a)의 크기는 액티브 영역의 임계치수를 F(Minimum feature size)로 가정할 때 F 보다 크고 3F 보다 작은 영역을 노출시키도록 형성한다.
도 4c를 참조하면, 감광막 패턴을 제거한 다음, 식각된 제1하드마스크막(44)을 식각 마스크로 사용하여 노출된 버퍼산화막 부분을 식각함과 아울러 그 아래의 소자분리막 부분을 형성하고자 하는 리세스 채널의 깊이에 대응하는 깊이만큼 식각한다.
도 4d를 참조하면, 버퍼 산화막을 포함한 산화막 재질의 소자분리막(42)을 식각 마스크로 이용해서 노출된 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분을 소정 깊이만큼, 예컨데, 200Å 정도 식각하고, 이를 통해, 기판 채널 형성 영역에 소정의 기울기를 갖는 단차를 형성한다. 이때, 제1하드마스크막(44)은 폴리실리콘으로 이루어진 것과 관련해서 상기 기판 액티브 영역의 식각시 함께 제거된다. 이어서, 상기 액티브 영역의 프로파일을 조절하기 위해 기판 결과물에 대해 습식 식각을 수행한다. 그런다음, 잔류된 버퍼산화막을 제거한다.
여기서, 본 발명은 소자분리막을 식각한 후, 기판 액티브 영역을 식각하기 때문에 소자분리막과 기판 액티브 영역 사이에 혼(horn)이 발생되는 것을 방지할 수 있으며, 이에 따라, 완성된 모스펫 소자에서 혼에 의한 사이드 채널의 형성을 방지할 수 있어 리세스 채널의 효과를 확보할 수 있다.
계속해서, 기판(41) 내에 불순물을 이온주입하여 웰(미도시)을 형성하고, 이어서, 모스펫 소자의 문턱전압을 조절하기 위한 불순물 이온주입을 수행한다.
여기서, 본 발명은 소자분리막을 식각한 후, 기판 액티브 영역을 식각하기 때문에 소자분리막과 기판 액티브 영역 사이에 혼(horn)이 발생되는 것을 방지할 수 있으며, 이에 따라, 완성된 모스펫 소자에서 혼에 의한 사이드 채널의 형성을 방지할 수 있어 리세스 채널의 효과를 확보할 수 있다.
계속해서, 기판(41) 내에 불순물을 이온주입하여 웰(미도시)을 형성하고, 이어서, 모스펫 소자의 문턱전압을 조절하기 위한 불순물 이온주입을 수행한다.
도 4e를 참조하면, 상기 단계까지의 기판 결과물 상에 게이트산화막(46)을 형성한 후, 상기 게이트산화막(46) 상에 게이트도전막으로서 도핑된 폴리실리콘막(47)과 텅스텐실리사이드막(48)을 차례로 형성한다. 그런다음, 상기 텅스텐실리사이드막(48) 상에 제2하드마스크막(49)을 형성한 다음, 이를 게이트의 형태로 패터닝한다. 이어서, 패터닝된 제2하드마스크막(49)을 식각 마스크로 이용해서 텅스텐실리사이드막(48)과 도핑된 폴리실리콘막(47) 및 게이트산화막(46)을 식각하여 게이트(50)를 형성한다.
이후, 도시하지는 않았으나, 상기 게이트(50)의 양측벽에 질화막 재질의 스페이서를 형성한 다음, 상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 불순물을 이온주입하여 소오스/드레인 영역을 형성하고, 이 결과로서, 본 발명에 따른 모스펫 소자의 제조를 완성한다.
삭제
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 이에 한정되는 것은 아니며, 따라서, 이하의 특허청구범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판을 리세스하기 위한 감광막 패턴을 이웃하는 액티브 영역들 사이의 소자분리막 영역 상에는 감광막 패턴이 존재하지 않는 형태로 형성함과 아울러 소자분리막의 부분 식각 후에 리세스 채널 형성 영역에 해당하는 기판 액티브 영역 부분을 식각함으로써 소자분리막과 리세스된 기판 액티브 영역 사이에서 혼(horn)이 발생되는 것을 방지할 수 있으며, 또한, 마스크 오정렬이 일어나더라도, 원치 않는 기판 식각은 초래되지 않는다.
따라서, 본 발명은 모스펫 소자에서의 오프 누설전류를 감소시킴은 물론 고집적 소자에서 요구되는 충분한 채널 길이를 구현할 수 있으며, 아울러, 스토리지 노드 접합의 누설전류를 감소시킬 수 있어 데이터 유지 시간을 증가시킬 수 있고, 게다가, 원치 않는 기판 식각에 기인하는 불량 발생을 방지할 수 있다.
따라서, 본 발명은 모스펫 소자에서의 오프 누설전류를 감소시킴은 물론 고집적 소자에서 요구되는 충분한 채널 길이를 구현할 수 있으며, 아울러, 스토리지 노드 접합의 누설전류를 감소시킬 수 있어 데이터 유지 시간을 증가시킬 수 있고, 게다가, 원치 않는 기판 식각에 기인하는 불량 발생을 방지할 수 있다.
또한, 뿔 모양의 기판에 의한 사이드 채널이 형성되지 않음으로 인해 보다 낮은 채널 도우즈량으로 소자의 문턱전압을 조절할 수 있다. 따라서, 소자의 특성을 향상시킬 수 있다.
Claims (4)
- 액티브 영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계:상기 소자분리막을 포함한 기판의 전면 상에 버퍼산화막을 형성하는 단계;상기 버퍼산화막 상에 리세스 채널 형성 영역에 해당하는 액티브 영역 부분 및 이에 인접한 버퍼산화막 부분을 선택적으로 노출시키는 하드마스크막을 형성하는 단계;상기 하드마스크막을 식각 마스크로 이용해서 노출된 버퍼산화막 부분을 식각함과 아울러 그 아래의 소자분리막 부분을 형성하고자 하는 리세스 채널의 깊이에 대응하는 깊이만큼 선택적으로 식각하는 단계;상기 소자분리막을 식각 마스크로 이용해서 노출된 리세스 채널 형성 영역의 기판 액티브 영역을 식각함과 아울러 하드마스크막을 제거하는 단계;상기 잔류된 버퍼산화막을 제거하는 단계;상기 결과물 상에 게이트산화막과 게이트도전막을 차례로 형성하는 단계;상기 게이트도전막과 게이트산화막을 식각하여 게이트를 형성하는 단계; 및상기 게이트 양측의 기판 액티브 영역 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드마스크막은 액티브 영역의 임계치수를 F로 할 때 F 보다 크고 3F 보다 작은 영역을 노출시키도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 기판 액티브 영역은 200Å 정도 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 기판 액티브 영역을 식각하는 단계 후, 그리고, 상기 잔류된 버퍼산화막을 제거하는 단계 전, 기판 액티브 영역의 프로파일을 조절하기 위해 기판 결과물에 대해 습식식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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