KR20010029196A - 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 - Google Patents

범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20010029196A
KR20010029196A KR1019990041883A KR19990041883A KR20010029196A KR 20010029196 A KR20010029196 A KR 20010029196A KR 1019990041883 A KR1019990041883 A KR 1019990041883A KR 19990041883 A KR19990041883 A KR 19990041883A KR 20010029196 A KR20010029196 A KR 20010029196A
Authority
KR
South Korea
Prior art keywords
layer
forming
concave pattern
redistribution layer
pattern
Prior art date
Application number
KR1019990041883A
Other languages
English (en)
Other versions
KR100306842B1 (ko
Inventor
황찬승
정승욱
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990041883A priority Critical patent/KR100306842B1/ko
Priority to US09/672,379 priority patent/US6455408B1/en
Publication of KR20010029196A publication Critical patent/KR20010029196A/ko
Application granted granted Critical
Publication of KR100306842B1 publication Critical patent/KR100306842B1/ko
Priority to US10/209,344 priority patent/US6621164B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법에 관한 것으로서, 패키지와 회로 기판 사이의 솔더 접합 구조에서 열팽창계수 차이로 인하여 발생하는 신뢰성 불량의 문제점을 해결하기 위한 것인 바, 본 발명에 의하여 제공되는 웨이퍼 레벨 칩 사이즈 패키지는 솔더 범프가 형성되는 영역인 범프 패드 부위에 오목 패턴을 형성하여 범프 패드와 솔더 범프의 접합면이 굴곡을 이루도록 함으로써, 솔더 범프의 접합 면적을 증대시키고 접합력을 향상시켜 솔더 접합의 신뢰성을 확보할 수 있다. 또한, 본 발명에 따른 오목 패턴은 재배선층의 형성 단계에서 감광막 패턴을 사용하여 동시에 만들어지기 때문에 추가 장비나 공정을 필요로 하지 않으며 우수한 가격경쟁력을 확보할 수 있다. 오목 패턴의 면적은 범프 패드 면적의 10~50%가 바람직하고, 오목 패턴의 내측면 경사도는 45~90°가 적당하다. 본 발명은 솔더 범프를 통하여 외부 회로 기판과 솔더 접합되는 패키지에 유용하게 적용될 수 있다.

Description

범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 {Redistributed Wafer Level Chip Size Package Having Concave Pattern In Bump Pad And Method For Manufacturing The Same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 재배치를 이용하여 웨이퍼 상태에서 제조되는 칩 사이즈 패키지에 있어서 솔더 범프가 형성되는 범프 패드 부위에 오목 패턴이 형성된 구조와 그 제조방법에 관한 것이다.
전자 산업에 있어서 기술 개발의 주요 추세 중의 하나는 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에 있어서도 패키지의 크기를 칩 수준으로 축소하는 것이 주요 관심사 중의 하나이며, 특히 재배치(redistribution, 또는 재배선(rerouting)이라고도 함) 기술을 이용하여 웨이퍼 상태에서 칩 사이즈 패키지를 구현하고자 하는 것이 최근의 경향이다.
흔히 '웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)'라고 불리기도 하는 이 패키지 유형은 플립 칩(flip chip)의 일종으로서, 칩에 형성된 알루미늄 패드로부터 다른 위치의 보다 큰 패드로 배선을 유도하는 재배치 기술을 사용하게 된다. 재배치된 패드에는 솔더 범프(solder bump)와 같은 외부접속용 단자가 형성되며, 일련의 패키지 제조 공정들이 웨이퍼 상태에서 일괄적으로 이루어진다.
웨이퍼는 실리콘과 같은 반도체 기판에 형성된 수십개 또는 수백개의 집적회로 칩들을 포함하고 있다. 도 1은 웨이퍼(10)를 개략적으로 도시하고 있으며, 도 2는 도 1에 도시된 웨이퍼의 일부(A부분)를 확대하여 보여주고 있다. 도 1과 도 2에 나타나 있듯이, 각각의 집적회로 칩(20)들은 절단영역(14)에 의하여 서로 구분되며, 전기신호의 입출력 단자 역할을 하는 칩 패드(22)들이 각각의 칩(20)마다 형성되어 있다. 칩 패드(22)를 제외한 칩 표면에는 질화막과 같은 보호막(24)이 덮여 있다.
웨이퍼(10) 상태에서 제조된 칩 사이즈 패키지(30)는 도 3에 도시된 것과 같은 평면 배치를 갖는다. 도 3에 도시된 솔더 범프(36)는 도 2에 도시된 칩 패드(22)와 위치가 서로 다름을 알 수 있다. 전술한 바와 같이, 재배선을 통하여 솔더 범프(36)가 형성되는 패드의 위치를 재배치하기 때문이다. 웨이퍼 상태에서 패키지 제조가 완료되면, 절단영역(14)을 따라 웨이퍼(10)를 절단하여 칩 단위의 개별 패키지(30) 완제품을 얻게 된다.
종래의 재배치 웨이퍼 레벨 칩 사이즈 패키지(30)의 수직 구조가 도 4에 나타나 있다. 도 4는, 이해를 돕기 위하여, 1개의 칩 패드(22)와 1개의 솔더 범프(36)의 연결 구조를 중심으로 패키지의 일부를 도시한 것이며, 패키지 전체의 단면 구조를 나타낸 것은 아니다. 이는 본 발명에 대한 참조 도면의 경우에도 마찬가지이다.
도 4에 도시된 바와 같이, 반도체 기판(12) 상부에는 칩 패드(22)와 보호막(24)이 형성되어 있다. 보호막(24) 위에는 응력 완충과 전기 절연을 위한 중합체층(31)이 형성되며, 금속기저층(32)이 칩 패드(22)와 중합체층(31) 위에 증착된다. 금속기저층(32) 위에는 재배선층(33)이 형성되며, 재배선층(33) 위로 다시 두번째 중합체층(34)이 형성된다. 재배선층(33) 상부의 중합체층(34)은 재배선층(33)을 외부로부터 보호하기 위한 것이다. 중합체층(34)의 일부를 제거하여 외부로 노출시킨 재배선층(33)에는 금속기저층(35)과 솔더 범프(36)가 형성된다.
이와 같이 형성된 패키지(30)는 솔더 범프(36)를 통하여 외부의 회로 기판에 접합된다. 즉, 도 5에 도시된 바와 같이, 패키지(30)와 회로 기판(40)이 솔더 접합(42; solder joint)을 이루게 된다. 그런데, 잘 알려진 바와 같이, 패키지(30)를 이루는 실리콘 칩은 회로 기판(40)과의 열팽창계수 차이가 크다. 따라서, 온도 변화가 클 경우에 솔더 접합(42)의 상하부에는 도 6에 도시된 바와 같이 전단 응력(F; shearing stress)이 생기고, 이로 인하여 솔더 접합(42)의 계면이 갈라지거나(44) 금이 가는(46) 불량이 발생하기 쉽다.
따라서, 본 발명의 목적은 재배선층과 솔더 범프 사이의 접합 면적을 증대시켜 접합력을 향상시키고 솔더 접합의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩 사이즈 패키지와 그 제조방법을 제공하고자 하는 것이다.
도 1은 반도체 웨이퍼를 개략적으로 도시한 평면도이다.
도 2는 도 1의 "A" 부분을 확대하여 나타낸 평면도이다.
도 3은 웨이퍼 상태에서 제조된 칩 사이즈 패키지를 나타낸 평면도이다.
도 4는 종래의 재배치 웨이퍼 레벨 칩 사이즈 패키지를 나타낸 단면도이다.
도 5는 솔더 접합 구조를 개략적으로 도시한 단면도이다.
도 6은 종래의 솔더 접합 구조에서 발생하는 불량을 나타낸 예시도이다.
도 7 내지 도 17은 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법의 실시예를 나타낸 평면도 또는 단면도이다.
도 18은 본 발명에 따른 범프 패드 오목 패턴의 여러가지 가능한 형상들을 도시한 예시도이다.
도 19는 본 발명에 따른 범프 패드 오목 패턴의 단면을 나타낸 개략도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10, 50: 반도체 웨이퍼(semiconductor wafer)
12, 52: 반도체 기판(semiconductor substrate)
14: 절단영역(scribe line)
20: 집적회로 칩(integrated circuit chip)
22, 54: 칩 패드(chip pad)
24, 56: 보호막(passivation)
30, 90: 패키지(package)
40: 회로 기판(circuit board)
42: 솔더 접합(solder joint)
58, 74: 중합체층(polymer layer)
60, 78: 금속기저층(under barrier[bump] metal; UBM)
62, 66, 72: 감광막(photoresist)
64: 재배선층(redistributed lane)
68, 68a~68h: 오목 패턴(concave pattern)
70: 장벽 금속층(barrier metal)
76: 범프 패드(bump pad)
80: 솔더 범프(solder bump)
상기 목적을 달성하기 위하여, 본 발명은 솔더 범프가 형성되는 영역인 범프 패드 부위에 오목 패턴을 형성하여 솔더 범프의 접합 면적을 증대시키고 접합력을 향상시킨 웨이퍼 레벨 칩 사이즈 패키지와 그 제조방법을 제공한다.
본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지는, 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들을 포함하는 반도체 칩과, 보호막 위에 형성되는 제1 중합체층과, 칩 패드와 제1 중합체층 위에 소정의 패턴으로 형성되는 제1 금속기저층과, 제1 금속기저층 위에 형성되어 칩 패드와 전기적으로 연결되며 오목 패턴을 포함하는 재배선층과, 제1 중합체층과 재배선층 위에 형성되며 오목 패턴과 재배선층의 일부를 노출시킨 범프 패드의 영역을 정의하는 제2 중합체층과, 범프 패드 위에 형성되는 제2 금속기저층과, 제2 금속기저층 위에 형성되어 재배선층과 전기적으로 연결되는 솔더 범프를 포함한다.
특히, 본 발명에 따른 패키지는 범프 패드의 영역 내부에 형성된 오목 패턴을 포함하기 때문에 범프 패드와 솔더 범프의 접합면이 굴곡을 이루는 점이 특징이다. 재배선층의 상부와 오목 패턴의 내부에 장벽 금속층이 더 형성될 수 있으며, 오목 패턴의 면적은 범프 패드의 면적의 10~50%인 것이 바람직하고, 오목 패턴의 내측면 경사도는 45~90°인 것이 적당하다.
본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지의 제조방법은, 반도체 웨이퍼를 제공하는 단계와, 웨이퍼의 보호막 위에 제1 중합체층을 형성하는 단계와, 웨이퍼의 칩 패드와 제1 중합체층 위에 제1 금속기저층을 형성하는 단계와, 제1 금속기저층 위에 재배선층을 소정의 패턴으로 형성하여 칩 패드와 전기적으로 연결시키는 단계와, 재배선층 외부로 노출된 제1 금속기저층을 제거하는 단계와, 제1 중합체층과 재배선층 위에 제2 중합체층을 형성하고 제2 중합체층 사이로 재배선층의 일부를 노출시킨 범프 패드를 형성하는 단계와, 범프 패드에 제2 금속기저층을 형성하고 제2 금속기저층을 통하여 재배선층과 전기적으로 연결되는 솔더 범프를 형성하는 단계를 포함한다.
특히, 본 발명에 따른 제조방법은 범프 패드의 영역 내부에 오목 패턴을 형성하는 단계가 재배선층의 형성 단계와 동시에 진행되는 점이 특징이다. 이 단계는, 재배선층을 형성하지 않을 영역과 오목 패턴을 형성할 영역에 감광막 패턴을 만들고, 감광막 패턴을 통하여 노출되는 제1 금속기저층 위에 재배선층을 형성하기 위한 금속을 도금한 후, 감광막 패턴을 제거하는 단계를 포함하거나, 제1 금속기저층 위에 재배선층을 형성하기 위한 금속을 전면 증착한 후, 오목 패턴을 형성할 영역을 제외하고 재배선층을 형성할 영역에만 감광막 패턴을 만들고, 감광막 패턴을 마스크로 하여 금속 증착층을 식각한 다음, 감광막 패턴을 제거하는 단계를 포함한다. 본 발명의 제조방법은 재배선층의 형성 단계 후에 재배선층 위에 장벽 금속층을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
도 7 내지 도 17은 본 발명에 따른 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법의 실시예를 나타낸 평면도 또는 단면도이다. 일반적인 반도체 웨이퍼(50)는, 평면도인 도 7과 그 단면도인 도 8에 도시된 바와 같이, 실리콘과 같은 반도체 기판(52)에 형성된 칩 패드(54)와 보호막(56)을 포함한다. 칩 패드(54)는 대개 알루미늄과 같은 금속으로 이루어지고, 보호막(56)은 질화막과 같은 물질로 형성되며 칩 패드(54)를 제외한 웨이퍼(50)의 전 표면을 덮는다.
보호막(56) 위에는, 도 9에 도시된 바와 같이, 중합체층(58; polymer layer)이 형성되고, 중합체층(58) 사이로 노출된 칩 패드(54)와 중합체층(58) 위에는 금속기저층(60; under barrier[bump] metal; UBM)이 형성된다. 중합체층(58)은 열응력을 흡수, 완화하는 완충역할과 전기적인 절연기능을 담당하며, 주로 폴리이미드 (polyimide), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐 (benzocyclobutene; BCB), 에폭시 (epoxy)류 등의 물질이 사용된다. 중합체층(58)은 통상적인 스핀 코팅(spin coating) 방법과 포토(photo) 공정에 의하여 형성된다. 즉, 중합체 물질을 웨이퍼 전면에 도포하여, 칩 패드(54) 위에 있는 중합체를 제거한 뒤, 경화시키면 중합체층(58)이 형성된다. 중합체층(58)의 두께는 대략 2~50㎛이며, 약 300℃에서 2시간 가량 경화된다.
금속기저층(60)은 잘 알려진 바와 같이 접착, 확산방지, 도금토대 등의 기능을 하며, 스퍼터링(sputtering) 방법으로 형성된다. 예를 들어, 티타늄/구리 (Ti/Cu)와 같은 금속층의 조합이 금속기저층(60)을 형성하며, 그 밖의 다른 금속들의 다양한 조합들이 필요에 따라 사용될 수 있다.
금속기저층(60) 위에는 재배선층(redistributed lane)이 형성된다. 전술한 바와 같이, 재배선층(64)은 패드의 재배치를 위한 배선 패턴이며, 평면도인 도 10과 그 단면도인 도 11에 도시된 것과 같은 구조를 갖는다. 도 10과 도 11을 참조하면, 재배선층(64)의 한쪽 끝(64a)은 금속기저층(60)을 통하여 칩 패드(54)와 전기적으로 연결되는 한편, 다른쪽 끝(64b)은 추후 솔더 범프(도 17의 80)가 형성될 범프 패드 부위이다.
재배선층(64) 형성에는 감광막 패턴(62, 66; photoresist pattern)이 마스크 (mask)로서 사용된다. 감광막 패턴(62, 66)은 금속기저층(60) 전면에 감광막을 도포한 후 원하는 모양으로 형성한 것이며, 주지의 사실이므로 설명을 생략한다. 감광막 패턴(62, 66)을 통하여 노출되는 금속기저층(60) 위에는 예컨대 구리가 도금된다. 도금 후 감광막(62, 66)을 제거하면, 도 12와 같이 원하는 재배선층(64)의 패턴이 얻어진다.
금속기저층(60)은 재배선층(64)을 도금하기 위한 도금 전극으로 이용되기도 한다. 재배선층(64)의 두께는 약 5㎛ 내외이며, 전기적 특성이 우수한 구리(Cu)를 사용하는 것이 바람직하지만, 경우에 따라서는 알루미늄(Al), 아연(Zn), 철(Fe), 백금(Pt), 코발트(Co), 납(Pb), 니켈(Ni), 또는 그 합금들을 사용할 수도 있다.
도금 방법 외에도 스퍼터링과 같은 증착 방법이 재배선층(64)의 형성에 사용될 수 있다. 즉, 금속기저층(60)의 전면에 재배선 금속을 증착한 뒤, 도 10에 도시된 것과 반대의 패턴을 갖는 감광막을 이용하여 원하는 패턴 이외의 부분을 제거하면 된다.
본 발명의 특징부인 오목 패턴(concave pattern)은 사실상 재배선층(64)의 형성 단계에서 동시에 만들어진다. 다시 도 10과 도 11을 참조하면, 재배선층(64)을 형성하기 위하여 감광막 패턴(62)을 사용할 때, 특정 감광막 패턴(66)을 범프 패드가 형성될 영역(64b) 안에 만들어 준다. 즉, 재배선층을 형성하지 않을 영역(62)과 오목 패턴을 형성할 영역(66)에 감광막 패턴을 동시에 만든다. 계속해서 재배선층(64)을 형성하고 나서 감광막 패턴(62, 66)을 제거하면, 도 12에 도시된 바와 같이 재배선층이 없는 오목 패턴(68)이 만들어지는 것이다. 이 오목 패턴(68)은 후속 공정 중에도 계속 그 형태를 유지하면서 결국에는 솔더 범프의 접합면에까지 영향을 미치게 된다.
앞서 언급한 바와 같이 재배선층의 형성에 스퍼터링 방법을 이용할 경우에는, 금속기저층 전면에 증착된 금속층 위에 오목 패턴을 형성할 영역을 제외하고 재배선층을 형성할 영역에만 감광막 패턴을 만든다. 그리고 감광막 패턴을 마스크로 하여 금속 증착층을 식각하고 감광막 패턴을 제거하면 재배선층과 아울러 오목 패턴이 얻어진다.
도 13은 재배선층(64)과 오목 패턴(68)을 형성한 후, 장벽 금속층(barrier metal)을 형성하는 단계를 도시하고 있다. 이와 같이 장벽 금속층(70)은 웨이퍼 전면에 형성되며, 티타늄(Ti), 팔라듐(Pd), 크롬(Cr), 니켈(Ni) 등의 금속이 스퍼터링에 의하여 증착된다. 장벽 금속층(70)은 재배선층(64)의 산화를 억제하고, 바로 위에 형성될 중합체층(도 16의 74)과의 접착력을 향상시켜 주기 위한 것이다. 장벽 금속층(70)이 증착된 후, 필요없는 부분을 제거하기 위하여 도 13과 같이 감광막(72)이 입혀진다.
재배선층(64)과 실질적으로 동일한 패턴의 감광막(72)을 마스크로 사용하여 장벽 금속층(70)과 금속기저층(60)을 식각한 후 감광막(72)을 제거하게 되면, 도 14에 도시된 바와 같이, 재배선층(64) 상하부와 오목 패턴(68) 영역에만 장벽 금속층(70)과 금속기저층(60)이 남게 된다.
다음 단계는 두번째 중합체층(74)을 형성하는 단계이다. 평면도인 도 15와 그 단면도인 도 16을 보면, 솔더 범프(도 17의 80)가 형성될 부위를 제외한 나머지 부분은 모두 상부 중합체층(74)이 덮고 있다. 즉, 중합체층(74) 사이로 노출된 오목 패턴(68)과 재배선층(64)의 일부는 솔더 범프가 형성될 범프 패드(76; bump pad) 영역이다. 상부 중합체층(74)은 외부 환경으로부터 재배선층(64)을 보호하며, 재배선층(64) 하부의 중합체층(58)과 재질 및 형성방법이 동일하다. 즉, 폴리이미드 등의 물질을 도포한 후 포토 공정을 이용하여 일정 부분을 제거함으로써 범프 패드(76)를 형성한다.
솔더 범프를 형성하기 전에 범프 패드(76)에는 금속기저층이 형성된다. 도 17에 도시된 바와 같이, 범프 패드(76) 영역 안에 금속기저층(78)을 형성한 후 그 위에 솔더 범프(80)를 형성하는 것이다. 이 금속기저층(78)의 경우, 니켈(Ni), 금(Au), 티타늄(Ti), 구리(Cu), 팔라듐(Pd), 크롬(Cr), 알루미늄(Al) 등의 여러 금속들을 다양하게 조합하여 사용할 수 있으며, 스퍼터링 또는 도금 방법에 의하여 형성된다. 본 실시예에서는 범프 패드(76) 안에 형성되는 금속기저층(78)을 예로 들었지만, 경우에 따라서는 금속기저층(78)이 범프 패드(76) 주변의 중합체층(74) 상부까지 연장되어 형성될 수도 있다.
솔더 범프(80)는 예를 들어, 도금, 볼 배치(ball placement), 스텐실 프린팅 (stencil printing)과 같이 다양한 방법을 사용하여 형성할 수 있으며, 최종적으로 리플로우(reflow)를 거쳐 완성한다. 솔더 범프(80)의 직경은 대략 400㎛에 이른다. 솔더 범프(80)가 만들어지면 웨이퍼 상태에서의 패키지(90) 제조가 완료된 것이다. 계속해서 웨이퍼의 절단영역(도 3의 14; scribe line)을 따라 절단하게 되면 칩 단위의 개별 패키지들이 분리되어 얻어진다.
도 16과 도 17에서 본 바와 같이, 범프 패드(76)와 솔더 범프(80)의 접합면은 오목 패턴(68)을 따라 굴곡을 이루고 있다. 따라서, 종래의 솔더 범프 구조에 비하여 솔더 범프(80)와 범프 패드(76)간 접합 면적이 증대되며, 그만큼 접합력이 향상됨을 의미한다. 오목 패턴(68)의 면적이 범프 패드(76) 면적의 10% 이하가 되면 접합력 향상의 효과가 미미할 것이다. 반면, 50% 이상인 경우에는 솔더 범프(80)와 재배선층(64)과의 접촉 면적이 작아지기 때문에 전기접속 면에서 신뢰성이 취약해질 우려가 있다. 따라서, 오목 패턴(68)은 범프 패드(76) 면적의 10~50%의 면적을 가지도록 형성하는 것이 바람직하다.
한편, 오목 패턴(68)의 형상은 솔더 범프(80)를 리플로우할 때 오목 패턴 (68) 내부에 잔존하는 공기가 쉽게 빠져 나갈 수 있는 형상이 바람직하다. 도 18에 도시된 바와 같이, 마름모(68a), 사다리꼴(68b), 오각형(68c), 타원형(68d), 삼각형(68e), 육각형(68f), 별모양(68g), 원형(68h) 등의 여러가지 형상들이 가능하다. 또한, 오목 패턴(68)의 내측면 경사도(도 19의 θ)는 리플로우되는 용융 솔더의 흐름이 원활하게 이루어질 수 있는 45~90°가 적절하다.
이상 설명한 바와 같이, 본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지는 범프 패드 부위에 오목 패턴을 형성하여 솔더 범프의 접합면이 굴곡을 이루도록 함으로써 접합 면적을 증가시키고 접합력을 향상시키며 궁극적으로는 솔더 접합의 신뢰성을 확보할 수 있는 효과를 가진다.
또한, 오목 패턴은 재배선층의 형성 단계에서 동시에 만들어지기 때문에 추가 장비나 공정을 필요로 하지 않으며 우수한 가격경쟁력을 확보할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다. 본 발명의 범위는 다음의 특허청구범위에 나타난다.

Claims (9)

  1. 반도체 기판과, 상기 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들을 포함하는 반도체 칩과;
    상기 보호막 위에 형성되는 제1 중합체층과;
    상기 칩 패드와 상기 제1 중합체층 위에 소정의 패턴으로 형성되는 제1 금속기저층과;
    상기 제1 금속기저층 위에 형성되어 상기 칩 패드와 전기적으로 연결되며, 오목 패턴을 포함하는 재배선층과;
    상기 제1 중합체층과 상기 재배선층 위에 형성되며, 상기 오목 패턴과 상기 재배선층의 일부를 노출시킨 범프 패드의 영역을 정의하는 제2 중합체층과;
    상기 범프 패드 위에 형성되는 제2 금속기저층과;
    상기 제2 금속기저층 위에 형성되어 상기 재배선층과 전기적으로 연결되는 솔더 범프를 포함하며,
    상기 범프 패드의 영역 내부에 형성된 상기 오목 패턴에 의하여 상기 범프 패드와 상기 솔더 범프의 접합면이 굴곡을 이루는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 재배선층의 상부와 상기 오목 패턴의 내부에 형성되는 장벽 금속층을 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  3. 제 1 항에 있어서, 상기 오목 패턴의 면적은 상기 범프 패드의 면적의 10~50%인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  4. 제 1 항에 있어서, 상기 오목 패턴의 내측면 경사도는 45~90°인 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지.
  5. (a) 반도체 기판에 형성된 보호막 사이로 노출되는 다수개의 칩 패드들을 포함하는 반도체 웨이퍼를 제공하는 단계와;
    (b) 상기 보호막 위에 제1 중합체층을 형성하는 단계와;
    (c) 상기 칩 패드와 상기 제1 중합체층 위에 제1 금속기저층을 형성하는 단계와;
    (d) 상기 제1 금속기저층 위에 소정의 패턴으로 형성되어 상기 칩 패드와 전기적으로 연결되는 재배선층을 형성하는 단계와;
    (e) 상기 재배선층 외부로 노출된 상기 제1 금속기저층을 제거하는 단계와;
    (f) 상기 제1 중합체층과 상기 재배선층 위에 제2 중합체층을 형성하고, 상기 제2 중합체층 사이로 상기 재배선층의 일부를 노출시킨 범프 패드를 형성하는 단계와;
    (g) 상기 범프 패드에 제2 금속기저층을 형성하고, 상기 제2 금속기저층을 통하여 상기 재배선층과 전기적으로 연결되는 솔더 범프를 형성하는 단계를 포함하며,
    특히, 상기 (d)의 재배선층 형성 단계에서, 상기 범프 패드의 영역 내부에 오목 패턴을 형성하는 단계가 동시에 진행되는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  6. 제 5 항에 있어서, 상기 (d) 단계는, 상기 재배선층을 형성하지 않을 영역과 상기 오목 패턴을 형성할 영역에 감광막 패턴을 만들고, 상기 감광막 패턴을 통하여 노출되는 상기 제1 금속기저층 위에 상기 재배선층을 형성하기 위한 금속을 도금한 후, 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  7. 제 5 항에 있어서, 상기 (d) 단계는, 상기 제1 금속기저층 위에 상기 재배선층을 형성하기 위한 금속을 전면 증착한 후, 상기 오목 패턴을 형성할 영역을 제외하고 상기 재배선층을 형성할 영역에만 감광막 패턴을 만들고, 상기 감광막 패턴을 마스크로 하여 상기 금속 증착층을 식각한 다음, 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  8. 제 5 항에 있어서, 상기 (d) 단계 후에 상기 재배선층 위에 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
  9. 제 8 항에 있어서, 상기 장벽 금속층의 형성 단계는, 상기 장벽 금속층을 형성하기 위한 금속을 전면 증착한 후, 상기 재배선층과 동일한 패턴의 감광막을 마스크로 사용하여 상기 재배선층 외부로 노출된 상기 금속 증착층을 식각하는 단계를 포함하는 것을 특징으로 하는 재배치 웨이퍼 레벨 칩 사이즈 패키지의 제조방법.
KR1019990041883A 1999-09-30 1999-09-30 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 KR100306842B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990041883A KR100306842B1 (ko) 1999-09-30 1999-09-30 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US09/672,379 US6455408B1 (en) 1999-09-30 2000-09-28 Method for manufacturing semiconductor devices having redistribution patterns with a concave pattern in a bump pad area
US10/209,344 US6621164B2 (en) 1999-09-30 2002-07-30 Chip size package having concave pattern in the bump pad area of redistribution patterns and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990041883A KR100306842B1 (ko) 1999-09-30 1999-09-30 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20010029196A true KR20010029196A (ko) 2001-04-06
KR100306842B1 KR100306842B1 (ko) 2001-11-02

Family

ID=19613306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990041883A KR100306842B1 (ko) 1999-09-30 1999-09-30 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법

Country Status (2)

Country Link
US (2) US6455408B1 (ko)
KR (1) KR100306842B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100417854B1 (ko) * 2001-04-27 2004-02-05 주식회사 하이닉스반도체 칩크기 패키지 구조 및 그 제조방법
KR100447968B1 (ko) * 2001-08-07 2004-09-10 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
KR100477908B1 (ko) * 2001-12-07 2005-03-22 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조 방법 및 반도체 장치
KR100595885B1 (ko) * 2002-11-08 2006-06-30 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법
KR100936111B1 (ko) * 2007-11-30 2010-01-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
US7851256B2 (en) 2007-10-25 2010-12-14 Samsung Electronics Co., Ltd. Method of manufacturing chip-on-chip semiconductor device
WO2017146848A1 (en) * 2016-02-24 2017-08-31 Intel IP Corporation Redistribution layer lines
CN107527886A (zh) * 2016-06-15 2017-12-29 三星显示有限公司 用于稳定的电连接的集成电路及其制造方法

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429528B1 (en) * 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
JP2002217377A (ja) 2001-01-18 2002-08-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002243795A (ja) * 2001-02-15 2002-08-28 Mitsubishi Electric Corp ベアチップキャリア、及び半導体装置の製造方法
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US7759803B2 (en) * 2001-07-25 2010-07-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
KR100401516B1 (ko) * 2001-08-30 2003-10-17 주식회사 하이닉스반도체 런너 메탈을 갖는 패키지의 제조방법
KR100429856B1 (ko) * 2001-11-15 2004-05-03 페어차일드코리아반도체 주식회사 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
JP3808365B2 (ja) * 2001-12-25 2006-08-09 シャープ株式会社 半導体装置およびその製造方法
US6870276B1 (en) * 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
TW522515B (en) * 2002-01-07 2003-03-01 Advanced Semiconductor Eng Redistribution process
JP4034107B2 (ja) 2002-04-17 2008-01-16 株式会社ルネサステクノロジ 半導体装置
US6836023B2 (en) * 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US6784544B1 (en) * 2002-06-25 2004-08-31 Micron Technology, Inc. Semiconductor component having conductors with wire bondable metalization layers
CN1287435C (zh) * 2002-06-27 2006-11-29 松下电器产业株式会社 半导体装置及其制造方法
US6661100B1 (en) * 2002-07-30 2003-12-09 International Business Machines Corporation Low impedance power distribution structure for a semiconductor chip package
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
FR2849270A1 (fr) * 2002-12-18 2004-06-25 Commissariat Energie Atomique Procede de reroutage de dispositifs microelectroniques sans lithographie
JP2004304152A (ja) * 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004304151A (ja) * 2003-03-20 2004-10-28 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
TWI223882B (en) * 2003-06-30 2004-11-11 Advanced Semiconductor Eng Bumping process
TWI225280B (en) * 2003-06-30 2004-12-11 Advanced Semiconductor Eng Bumping process
TWI224377B (en) * 2003-11-14 2004-11-21 Ind Tech Res Inst Wafer level chip scale packaging structure and method of fabrication the same
US20050104208A1 (en) * 2003-11-14 2005-05-19 International Business Machines Corporation Stabilizing copper overlayer for enhanced c4 interconnect reliability
WO2005057626A2 (en) * 2003-12-04 2005-06-23 Great Wall Semiconductor Corporation System and method to reduce metal series resistance of bumped chip
WO2005059957A2 (en) * 2003-12-12 2005-06-30 Great Wall Semiconductor Corporation Metal interconnect system and method for direct die attachment
US8039935B2 (en) * 2004-01-29 2011-10-18 Industrial Technology Research Institute Wafer level chip scale packaging structure and method of fabricating the same
CN100350600C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体及其封装方法
JP4094574B2 (ja) * 2004-03-08 2008-06-04 シャープ株式会社 半導体装置及びその製造方法
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
DE102004026092A1 (de) * 2004-05-25 2005-12-22 Infineon Technologies Ag Verfahren zur Herstellung einer mit einem Moldcompound versehenen Chip-Anordnung
DE102004035080A1 (de) * 2004-05-27 2005-12-29 Infineon Technologies Ag Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip
JP4993848B2 (ja) * 2004-05-28 2012-08-08 三洋電機株式会社 配線基材
JP2005347623A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置の製造方法
CN100342531C (zh) * 2004-06-04 2007-10-10 友达光电股份有限公司 复合凸块结构和制造方法
US20090014869A1 (en) * 2004-10-29 2009-01-15 Vrtis Joan K Semiconductor device package with bump overlying a polymer layer
TWI251284B (en) * 2004-11-12 2006-03-11 Advanced Semiconductor Eng Redistribution layer and circuit structure thereof
US7410824B2 (en) * 2004-12-09 2008-08-12 Stats Chippac Ltd. Method for solder bumping, and solder-bumping structures produced thereby
JP4777644B2 (ja) * 2004-12-24 2011-09-21 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
US7282433B2 (en) 2005-01-10 2007-10-16 Micron Technology, Inc. Interconnect structures with bond-pads and methods of forming bump sites on bond-pads
US20060205200A1 (en) * 2005-03-08 2006-09-14 Dominick Richiuso Low capacitance solder bump interface structure
TWI258176B (en) * 2005-05-12 2006-07-11 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
US20070045812A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
JP4822155B2 (ja) * 2005-09-26 2011-11-24 Ｄｏｗａエレクトロニクス株式会社 サブマウント及びその製造方法
TW200733270A (en) * 2005-10-19 2007-09-01 Koninkl Philips Electronics Nv Redistribution layer for wafer-level chip scale package and method therefor
TWI293789B (en) * 2006-02-27 2008-02-21 Advanced Semiconductor Eng Redistribution connecting structure of solder balls
JP5050384B2 (ja) * 2006-03-31 2012-10-17 富士通セミコンダクター株式会社 半導体装置およびその製造方法
KR100723529B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지
JP4247690B2 (ja) 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
DE102006028811A1 (de) * 2006-06-21 2007-12-27 Qimonda Ag Verfahren zum Aufbringen von Lot auf Umverdrahtungsleitungen
KR100794658B1 (ko) * 2006-07-07 2008-01-14 삼성전자주식회사 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지
JP4611943B2 (ja) * 2006-07-13 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置
EP2071619A1 (en) * 2006-10-05 2009-06-17 NEC Corporation Semiconductor package and method for producing semiconductor package
US20080122078A1 (en) * 2006-11-08 2008-05-29 Jun He Systems and methods to passivate on-die redistribution interconnects
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
KR100818112B1 (ko) 2007-03-30 2008-03-31 주식회사 하이닉스반도체 재배선 및 그의 제조방법 및 이를 이용한 웨이퍼 레벨패키지 및 그의 제조방법
US7973418B2 (en) * 2007-04-23 2011-07-05 Flipchip International, Llc Solder bump interconnect for improved mechanical and thermo-mechanical performance
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
TWI351751B (en) * 2007-06-22 2011-11-01 Ind Tech Res Inst Self-aligned wafer or chip structure, self-aligned
KR100886710B1 (ko) * 2007-07-27 2009-03-04 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7939949B2 (en) * 2007-09-27 2011-05-10 Micron Technology, Inc. Semiconductor device with copper wirebond sites and methods of making same
TWI364804B (en) * 2007-11-14 2012-05-21 Ind Tech Res Inst Wafer level sensor package structure and method therefor
US8058726B1 (en) * 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
TWI407542B (zh) * 2008-06-19 2013-09-01 Unimicron Technology Corp 嵌埋半導體元件之電路板及其製法
US7968446B2 (en) * 2008-10-06 2011-06-28 Wan-Ling Yu Metallic bump structure without under bump metallurgy and manufacturing method thereof
US8017515B2 (en) * 2008-12-10 2011-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming compliant polymer layer between UBM and conformal dielectric layer/RDL for stress relief
US8072067B2 (en) * 2009-05-06 2011-12-06 Winbond Electronics Corp. Semiconductor structure
KR101018172B1 (ko) * 2009-08-18 2011-02-28 삼성전기주식회사 웨이퍼 레벨 디바이스 패키지의 제조 방법
US7994045B1 (en) 2009-09-08 2011-08-09 Amkor Technology, Inc. Bumped chip package fabrication method and structure
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8618658B1 (en) 2010-03-19 2013-12-31 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8759209B2 (en) 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US8405199B2 (en) * 2010-07-08 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar for semiconductor substrate and method of manufacture
US8304867B2 (en) * 2010-11-01 2012-11-06 Texas Instruments Incorporated Crack arrest vias for IC devices
US20120205811A1 (en) * 2011-02-14 2012-08-16 Byung Tai Do Integrated circuit packaging system with terminal locks and method of manufacture thereof
US8642469B2 (en) 2011-02-21 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming multi-layered UBM with intermediate insulating buffer layer to reduce stress for semiconductor wafer
US8647974B2 (en) * 2011-03-25 2014-02-11 Ati Technologies Ulc Method of fabricating a semiconductor chip with supportive terminal pad
TWI575684B (zh) * 2011-06-13 2017-03-21 矽品精密工業股份有限公司 晶片尺寸封裝件
US20120326299A1 (en) * 2011-06-24 2012-12-27 Topacio Roden R Semiconductor chip with dual polymer film interconnect structures
US8552557B1 (en) 2011-12-15 2013-10-08 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) * 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
KR101920434B1 (ko) * 2012-03-23 2018-11-20 삼성전자주식회사 인쇄회로기판 및 그 제조방법
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
US9355978B2 (en) * 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US20130341785A1 (en) * 2012-06-22 2013-12-26 Lei Fu Semiconductor chip with expansive underbump metallization structures
US10483132B2 (en) * 2012-12-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US9035461B2 (en) * 2013-01-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US9263511B2 (en) * 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9576923B2 (en) 2014-04-01 2017-02-21 Ati Technologies Ulc Semiconductor chip with patterned underbump metallization and polymer film
US9793243B2 (en) 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
CN105793964A (zh) * 2014-11-13 2016-07-20 瑞萨电子株式会社 半导体器件及其制造方法
US9984987B2 (en) * 2016-08-05 2018-05-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
KR102601553B1 (ko) 2016-12-08 2023-11-15 삼성전자주식회사 반도체 발광 소자
US10256179B2 (en) * 2017-02-06 2019-04-09 Nanya Technology Corporation Package structure and manufacturing method thereof
DE102017210654B4 (de) * 2017-06-23 2022-06-09 Infineon Technologies Ag Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US10504862B2 (en) * 2017-10-25 2019-12-10 Avago Technologies International Sales Pte. Limited Redistribution metal and under bump metal interconnect structures and method
KR102438179B1 (ko) * 2017-11-02 2022-08-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지, 및 상기 반도체 장치의 제조 방법
EP3732714A4 (en) * 2017-12-30 2021-08-18 INTEL Corporation STRUCTURES WITH TWO PASSES WITHOUT MISALIGNMENT USING A PHOTOGRAPHIC DIELECTRIC STRUCTURE FILM AND TRANSPARENT SUBSTRATE WITH ELECTRIC PLATING
DE102019111085A1 (de) * 2018-11-27 2020-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Abschirmstrukturen
RU2717264C1 (ru) * 2019-02-12 2020-03-19 Акционерное общество "Научно-исследовательский институт электронной техники" Способ применения платиновой металлизации в системе перераспределения контактных площадок кристаллов интегральных микросхем и полупроводниковых приборов
KR20210011289A (ko) 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376339A (ja) * 1986-09-18 1988-04-06 Fujitsu Ltd 半導体チツプの実装方法
JP3167813B2 (ja) * 1992-12-18 2001-05-21 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP3301894B2 (ja) * 1995-04-10 2002-07-15 新光電気工業株式会社 半導体装置の製造方法
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
KR19980019655A (ko) * 1996-09-02 1998-06-25 김광호 칩 스케일 패키지
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JP3654485B2 (ja) 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
KR20010004529A (ko) * 1999-06-29 2001-01-15 김영환 웨이퍼 레벨 패키지 및 그의 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100417854B1 (ko) * 2001-04-27 2004-02-05 주식회사 하이닉스반도체 칩크기 패키지 구조 및 그 제조방법
KR100447968B1 (ko) * 2001-08-07 2004-09-10 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
KR100477908B1 (ko) * 2001-12-07 2005-03-22 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조 방법 및 반도체 장치
KR100595885B1 (ko) * 2002-11-08 2006-06-30 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법
US7851256B2 (en) 2007-10-25 2010-12-14 Samsung Electronics Co., Ltd. Method of manufacturing chip-on-chip semiconductor device
KR100936111B1 (ko) * 2007-11-30 2010-01-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
WO2017146848A1 (en) * 2016-02-24 2017-08-31 Intel IP Corporation Redistribution layer lines
CN107527886A (zh) * 2016-06-15 2017-12-29 三星显示有限公司 用于稳定的电连接的集成电路及其制造方法

Also Published As

Publication number Publication date
US20020185721A1 (en) 2002-12-12
US6455408B1 (en) 2002-09-24
KR100306842B1 (ko) 2001-11-02
US6621164B2 (en) 2003-09-16

Similar Documents

Publication Publication Date Title
KR100306842B1 (ko) 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6187615B1 (en) Chip scale packages and methods for manufacturing the chip scale packages at wafer level
KR100313706B1 (ko) 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6462426B1 (en) Barrier pad for wafer level chip scale packages
US6407459B2 (en) Chip scale package
US6605525B2 (en) Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed
US7977789B2 (en) Bump with multiple vias for semiconductor package and fabrication method thereof, and semiconductor package utilizing the same
US9142527B2 (en) Method of wire bonding over active area of a semiconductor circuit
US20060038291A1 (en) Electrode structure of a semiconductor device and method of manufacturing the same
US20080054461A1 (en) Reliable wafer-level chip-scale package solder bump structure in a packaged semiconductor device
US20060286791A1 (en) Semiconductor wafer package and manufacturing method thereof
US7446422B1 (en) Wafer level chip scale package and manufacturing method for the same
US20060164110A1 (en) Semiconductor device and method of fabricating the same
KR20010068233A (ko) 유비엠 언더컷을 개선한 솔더 범프의 형성 방법
US11676924B2 (en) Semiconductor chip with reduced pitch conductive pillars
US6358836B1 (en) Wafer level package incorporating elastomeric pads in dummy plugs
US20100117231A1 (en) Reliable wafer-level chip-scale solder bump structure
KR20080085380A (ko) 재배선층을 구비하는 반도체 패키지 및 그의 제조방법
US8294266B2 (en) Conductor bump method and apparatus
US6639314B2 (en) Solder bump structure and a method of forming the same
JP2000183090A (ja) チップサイズパッケージ及びその製造方法
US6596611B2 (en) Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
US6566762B1 (en) Front side coating for bump devices
KR100790527B1 (ko) 웨이퍼레벨 패키지 및 그 제조 방법
US6929971B2 (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee