KR20060062554A - 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 - Google Patents

요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 Download PDF

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Abstract

요철구조 활성영역을 갖는 낸드 플래시메모리소자가 제공된다. 상기 낸드 플래시메모리소자는 소자분리막을 갖는 반도체기판을 구비한다. 상기 반도체기판 내에 제 1 표면을 갖는 제 1 활성영역이 배치된다. 상기 제 1 활성영역의 일 측면에 상기 제 1 표면 보다 낮은 제 2 표면을 갖는 제 2 활성영역이 배치된다. 상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터들이 배치된다. 상기 셀 트랜지스터는 차례로 적층된 터널 유전막, 부유게이트, 제어게이트 유전막 및 제어게이트전극을 구비할 수 있다.

Description

요철구조 활성영역을 갖는 비휘발성메모리소자 및 그 제조방법{Nonvolatile memory device having concavo-convex active structure and method of fabricating the same}
도 1은 종래기술에 의한 낸드 플래시메모리소자를 보여주는 단면도이다.
도 2는 본 발명의 실시 예들에 따른 요철구조의 활성영역을 갖는 낸드 플래시메모리소자의 부분평면도이다.
도 3 내지 도 6은 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
본 발명은 반도체소자에 관한 것으로, 특히 요철구조의 활성영역을 갖는 비휘발성메모리소자 및 그 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리소자들은 휘발성메모리소자 또는 비휘발성메모리소자로 분류될 수 있다. 상기 휘발성메모리소자는 전원공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면에, 플래시메모리소자와 같은 상기 비휘발성메모리소자는 전원공급이 차단될지라도 저장된 데이터를 유지한다. 따라서 상기 비휘발성메모리소자는 메모리 카드 또는 이동통신 단말기 등에 널리 사용된다.
상기 플래시메모리소자는 데이터를 저장하는 셀 트랜지스터(cell transistor)와, 상기 셀 트랜지스터를 구동시키는 구동회로를 구비한다. 상기 셀 트랜지스터는 반도체기판의 셀 영역에 형성된다. 반면, 상기 구동회로는 상기 반도체기판의 주변회로 영역에 형성된다. 상기 반도체기판의 셀 영역에는 통상적으로 수백만 개 이상의 상기 셀 트랜지스터들이 형성된다. 상기 플래시메모리소자는 셀 어레이의 구조에 따라 노어 플래시메모리소자(NOR flash memory device) 및 낸드 플래시메모리소자(NAND flash memory device)로 분류될 수 있다. 상기 노어 플래시메모리소자는 랜덤 액세스(random access)가 가능한 구조를 갖는다. 반면, 상기 낸드 플래시메모리소자는 스트링(string) 단위로 동작하는 구조를 갖는다. 상기 스트링(string)은 2의 배수 개를 갖는 상기 셀 트랜지스터들이 라인형상을 갖는 활성영역에 연속하여 배열된 구조를 포함한다. 예를 들면, 상기 스트링(string)은 라인형상을 갖는 활성영역 상에 형성된 32개의 상기 셀 트랜지스터들을 갖는다. 또한, 상기 낸드 플래시메모리소자의 상기 셀 영역에는 복수개의 상기 스트링(string)들이 형성된다.
도 1은 종래기술에 의한 낸드 플래시메모리소자를 보여주는 단면도이다.
도 1을 참조하면, 종래의 낸드 플래시메모리소자는 반도체기판(10) 내에 한정되는 라인 형태의 활성영역(14)을 구비한다. 상기 활성영역(14) 상에 복수개의 셀 트랜지스터들(25)이 일정한 이격간격(W)을 두고 연속하여 배열된다. 상기 셀 트랜지스터들(25)은 차례로 적층된 터널유전막(16), 부유게이트(floating gate; 18), 제어게이트 유전막(20) 및 제어게이트전극(control gate electrode; 22)을 포함한 다.
한편, 상기 플래시메모리소자의 프로그램 동작은 FN 터널링(Fowler-Nordheim tunneling) 또는 핫 일렉트론 주입(hot electron injection)에 의하여 수행된다. 즉, 상기 프로그램 동작 동안 상기 부유게이트(18) 내에 일렉트론(electron)이 주입된다. 상기 일렉트론(electron)이 주입된 상기 부유게이트(18)는 상기 일렉트론(electron)이 주입되지 않은 것들에 비하여 높은 임계전압을 갖는다. 상기 플래시메모리소자의 읽기 동작은 상기 셀 트랜지스터들(25)에 읽기 전압을 인가하고 상기 활성영역(14)을 흐르는 채널전류를 감지하는 과정을 포함한다.
상기 플래시메모리소자의 고집적화 필요에 따라 상기 셀 트랜지스터들(25)은 최대한 축소 제작되어야하며, 상기 셀 트랜지스터들(25) 간의 상기 이격간격(W) 또한 최소화 되어야한다. 상기 이격간격(W)이 좁아짐에 따라, 상기 일렉트론이 주입된 상기 부유게이트(18)가 인접하여 배치된 상기 일렉트론이 주입되지 않은 상기 부유게이트(18)의 동작을 방해하게 된다. 예를 들어, 상기 낸드 플래시메모리소자는 인접하여 배열된 제 1 셀 트랜지스터, 제 2 셀 트랜지스터 및 제 3 셀 트랜지스터를 구비한다. 프로그램 동작을 통하여, 상기 제 1 셀 트랜지스터 및 상기 제 3 셀 트랜지스터는 소거(erase) 상태를 유지하고, 상기 제 2 셀 트랜지스터는 프로그램(program) 상태로 변환할 수 있다. 즉, 상기 제 2 셀 트랜지스터의 부유게이트에 상기 일렉트론이 주입된다. 읽기 동작 동안, 상기 제 1 내지 제 3 셀 트랜지스터들에는 각각의 읽기 전압들이 인가되고 각각의 채널전류를 감지한다. 즉, 상기 제 1 셀 트랜지스터에 상기 읽기 전압이 인가되면 상기 소거(erase) 상태에 해당하는 채 널전류가 감지되어야 한다. 또한, 상기 제 2 셀 트랜지스터에 상기 읽기 전압이 인가되면 상기 프로그램(program) 상태에 해당하는 채널전류가 감지되어야 한다. 그러나 상기 이격간격(W)이 좁아지는 경우, 상기 제 1 셀 트랜지스터의 부유게이트와 상기 제 2 셀 트랜지스터의 부유게이트 간에 상호교란 작용이 일어난다. 상기 상호교란 작용은 상기 채널전류의 감지여유를 저하시킨다.
상기 상호교란 작용은 상기 부유게이트들(18) 간의 커플링(coupling) 비율에 따라 비례적으로 증가한다. 상기 커플링(coupling) 비율은 상기 이격간격(W)이 좁을수록 커지고, 상기 부유게이트들(18)간 대향 단면적이 넓을수록 증가한다.
결론적으로, 상기 부유게이트들(18)간의 유효 대향 단면적을 최소화할 수 있는 기술들이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 부유게이트들 간의 유효 대향 단면적을 최소화할 수 있는 비휘발성메모리소자의 구조를 제공하는데 있다. 또한, 상기 부유게이트들 간의 유효 대향 단면적을 최소화할 수 있는 낸드 플래시메모리소자의 구조를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유게이트들 간의 유효 대향 단면적을 최소화할 수 있는 비휘발성메모리소자의 제조방법을 제공하는데 있다. 또한, 상기 부유게이트들 간의 유효 대향 단면적을 최소화할 수 있는 낸드 플래시메모리소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 요철구조의 활성영역들을 갖는 비휘발성메모리소자를 제공한다. 상기 비휘발성메모리소자는 소자분리막을 갖는 반도체기판을 구비한다. 상기 반도체기판 내에 제 1 표면을 갖는 제 1 활성영역이 배치된다. 상기 반도체기판 내에 상기 제 1 표면 보다 낮은 제 2 표면을 갖는 제 2 활성영역이 배치된다. 상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터들이 배치된다.
상기 셀 트랜지스터는 차례로 적층된 터널 유전막, 부유게이트, 제어게이트 유전막 및 제어게이트전극을 구비할 수 있다.
이에 더하여, 본 발명은, 요철구조의 활성영역들을 갖는 낸드 플래시메모리소자를 제공한다. 상기 낸드 플래시메모리소자는 소자분리막을 갖는 반도체기판을 구비한다. 상기 반도체기판 내에 제 1 표면을 갖는 제 1 활성영역이 배치된다. 상기 제 1 활성영역의 일 측면에 접하고 상기 제 1 표면 보다 낮은 제 2 표면을 갖는 제 2 활성영역이 배치된다. 상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터들이 배치된다.
상기 셀 트랜지스터는 차례로 적층된 터널 유전막, 부유게이트, 제어게이트 유전막 및 제어게이트전극을 구비할 수 있다.
또한, 본 발명은, 요철구조 활성영역을 갖는 비휘발성메모리소자의 제조방법들을 제공한다. 상기 비휘발성메모리소자의 제조방법들은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역을 부분식각하여 제 1 활성영역 및 제 2 활성영역을 형성한다. 상기 제 1 활성영역의 상부 면에 제 1 표면이 형성된다. 상기 제 2 활성영역의 상부 면에 상기 제 1 표면 보다 낮은 제 2 표면이 형성된다. 상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터를 형성한다.
이에 더하여, 본 발명은, 요철구조 활성영역을 갖는 낸드 플래시메모리소자의 제조방법들을 제공한다. 상기 낸드 플래시메모리소자의 제조방법들은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역을 부분식각하여 제 1 활성영역 및 상기 제 1 활성영역의 일 측면에 접하는 제 2 활성영역을 형성한다. 상기 제 1 활성영역의 상부 면에 제 1 표면이 형성된다. 상기 제 2 활성영역의 상부 면에 상기 제 1 표면 보다 낮은 제 2 표면이 형성된다. 상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터를 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예들에 따른 요철구조의 활성영역을 갖는 낸드 플래 시메모리소자의 부분평면도이고, 도 3 내지 도 6은 본 발명의 실시 예들에 따른 요철구조의 활성영역을 갖는 낸드 플래시메모리소자 및 그 제조방법을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다. 이하에서 설명된 실시 예들은 낸드 플래시메모리소자에 대하여 설명할 것이지만 본 발명의 사상이 이에 한정되는 것은 아니며, 노아 플래시메모리소자와 같이 부유게이트를 구비하는 비휘발성메모리소자들에 적용될 수 있음은 당연하다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예들에 따른 낸드 플래시메모리소자의 제조방법은 반도체기판(100) 내에 활성영역들(104)을 한정하는 소자분리막(110)을 형성하는 것을 포함한다. 상기 반도체기판 (100)은 제 1 도전형, 예를 들어 P형 실리콘기판 일 수 있다. 상기 소자분리막(110)은 공지의 얕은 트렌치 분리(shallow trench isolation; STI) 공정에 의하여 형성될 수 있다. 도 2에 도시된 바와 같이, 상기 활성영역들(104)은 평면도 상에서 보여 질 때 서로 평행한 라인형상을 갖도록 한정될 수 있다.
상기 활성영역들(104)을 부분식각하여 제 1 표면(101)을 갖는 제 1 활성영역들(101A) 및 상기 제 1 표면(101) 보다 낮은 제 2 표면(102)을 갖는 제 2 활성영역들(102A)을 형성한다. 구체적으로, 상기 소자분리막(110)을 갖는 반도체기판(100) 상에 사진 및 현상 공정을 이용하여 상기 활성영역들(104)을 가로지르는 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴들을 식각마스크로 사용하여 상기 활성영역들(104)을 식각한다. 상기 식각은, 예를 들어, 상기 실리콘기판에 대하여 식각선택비가 높은 이방성식각 공정을 이용할 수 있다. 이후, 공지의 애슁(ashing) 공정을 이용하여 상기 포토레지스트 패턴들을 제거한다. 그 결과, 상기 활성영역들(104)은 부분적으로 식각되어 상기 제 1 표면(101)을 갖는 상기 제 1 활성영역들(101A) 및 상기 제 1 표면(101) 보다 낮은 상기 제 2 표면(102)을 갖는 상기 제 2 활성영역들(102A)이 형성될 수 있다. 즉, 상기 제 1 표면(101) 과 상기 제 2 표면(102)간에는 표면단차(D)가 발생한다. 상기 이방성식각 공정의 공정조건을 조절하여 원하는 크기의 상기 표면단차(D)를 형성할 수 있다.
도 2 및 도 4를 참조하면, 상기 표면단차(D)를 갖는 상기 활성영역들(101A, 102A) 상에 터널 유전막(tunnel dielectric layer; 106)을 형성한다. 상기 터널 유전막(106)은 실리콘산화막(SiO), 실리콘산질화막 (SiON) 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 이 경우, 상기 고유전막은 알루미늄산화막(AlO), 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 하프늄알루미늄산화막(HfAlO), 탄탄륨산화막(TaO), 지르코늄산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다. 다음, 상기 터널 유전막(106)을 갖는 반도체기판(100) 상에 제 1 도전막을 형성한다. 상기 제 1 도전막은 폴리실리콘막으로 형성될 수 있다. 상기 제 1 도전막을 패터닝 하여 상기 활성영역들(104) 상에 복수개의 부유게이트들(108)을 형성한다. 상기 부유게이트들(108)은 도시된 바와 같이 상기 활성영역들(101A, 102A)을 따라 일정한 간격으로 서로 이격되도록 형성되며, 평면도 상에서 보여 질 때 실질적으로 사각형상을 갖도록 형성될 수 있다. 또한, 상기 부유게이트들(108)은 상기 활성영역(104)을 가로지르는 길이를 갖도록 형성되며 인접하는 소자분리막(110) 상으로 소정부분 연장될 수 있다.
여기서, 상기 부유게이트들(108)간에는 상기 활성영역들(101A, 102A)간에 형성된 상기 표면단차(D)에 기인하여 부유게이트간격(W1)이 발생한다. 즉, 상기 부유게이트들(108)간의 유효 대향 단면적을 최소화할 수 있는 구조가 형성된다.
이어서, 상기 부유게이트들(108) 및 상기 소자분리막(110)을 이온주입 마스크로 사용하여 상기 활성영역(104) 내에 제 2 도전형, 예를 들어 N형 불순물 이온들을 주입할 수 있다. 그 결과, 상기 부유게이트들(108) 양옆의 상기 활성영역들(104) 내에 소스/드레인 영역들(SD)이 형성될 수 있다.
도 2 및 도 5를 참조하면, 상기 소스/드레인 영역들(SD)을 형성한 후에, 상기 반도체 기판(100)의 전면 상에 제어게이트 유전막(112)을 형성한다. 즉, 상기 제어게이트 유전막(112)은 상기 부유게이트들(108)의 상부면 및 측벽들을 콘포말하게 덮고, 그들 사이의 상기 활성영역들(101A, 102A) 및 상기 소자분리막(110)을 덮도록 형성할 수 있다. 상술한 바와 같이 상기 부유게이트들(108)이 사각형상을 갖도록 형성되는 경우에, 상기 제어게이트 유전막(112)은 상기 부유게이트들(108) 각각의 네 측벽들을 모두 덮도록 형성할 수 있다. 상기 제어게이트 유전막(112)은 오엔오(oxide-nitride-oxide; ONO)막 또는 상기 고유전막(high-k dielectric layer)으로 형성할 수 있다. 다음, 상기 제어게이트 유전막(112) 상에 제 2 도전막 및 캐핑막을 차례로 형성한다. 상기 제 2 도전막은 제 2 하부도전막 및 제 2 상부도전막의 적층막으로 형성할 수 있다. 이 경우에, 상기 제 2 하부도전막은 폴리실리콘막으로 형성할 수 있으며, 상기 제 2 상부도전막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막과 같은 금속실리사이드막으로 형성할 수 있다. 또한, 상기 제 2 상부도전막은 텅스텐과 같은 금속막으로 형성할 수도 있다. 상기 제 2 하부도전막이 폴리실리콘막이고 상기 제 2 상부도전막이 텅스텐막인 경우, 상기 폴리실리콘막 및 상기 텅스텐막 사이에 질화텅스텐(WN)막을 추가로 형성하는 것이 바람직하다. 상기 캐핑막은 실리콘질화막(SiN)으로 형성할 수 있다. 상기 캐핑막, 상기 제 2 상부도전막 및 상기 제 2 하부도전막을 차례로 패터닝 하여 상기 부유게이트들(108)과 중첩하면서 상기 활성영역들(104) 및 상기 소자분리막(110)을 가로지르는 복수개의 평행한 제 2 도전성패턴들(117) 및 캐핑패턴들(124)을 형성한다. 상기 제 2 도전성패턴들(117)은 차례로 적층된 제 2 하부도전성패턴들(114) 및 제 2 상부도전성패턴들(116)을 포함할 수 있다. 상기 제 2 도전성패턴들(117)은 상기 낸드 플래시메모리소자의 제어게이트전극들(117)로써 제공된다. 한편, 상기 제 2 도전막 및 상기 캐핑막은 포토 및 건식식각 공정에 의하여 패터닝 할 수 있다. 이 과정에서, 상기 제어게이트전극들(117) 사이에 노출되는 상기 제어게이트 유전막(112)은 함께 식각되어 제거될 수 있다. 이와는 달리, 상기 제어게이트전극들(117) 사이에 노출되는 상기 제어게이트 유전막(112)은 식각 종료층의 역할을 할 수도 있다.
그 결과, 차례로 적층된 상기 터널 유전막들(106), 상기 부유게이트들(108), 상기 제어게이트 유전막들(112), 상기 제어게이트전극들(117) 및 상기 캐핑패턴들(124)은 상기 낸드 플래시메모리소자의 셀 트랜지스터들(120)을 구성한다. 또한, 상기 셀 트랜지스터들(120)은 상기 소스/드레인 영역들(SD)을 포함한다. 상기 소스/드레인 영역들(SD)은 상술한 바와 같이 상기 부유게이트들(108) 양옆에 형성될 수 있다.
도 2 및 도 6을 참조하면, 상기 셀 트랜지스터들(120)의 측벽들 상에 절연성스페이서들(122)을 형성할 수 있다. 상기 절연성스페이서들(122)은 상기 반도체기판(100)의 전면 상에 콘포말 한 실리콘질화막을 형성하고, 상기 실리콘질화막을 이방성 식각하여 형성할 수 있다. 또한, 상기 절연성스페이서들(122)은 차례로 적층된 실리콘산화막 및 실리콘질화막으로 형성할 수도 있다.
상기 셀 트랜지스터들(120) 및 상기 절연성스페이서들(122)을 갖는 반도체 기판(100)의 전면 상에 식각저지막(126)을 형성할 수 있다. 상기 식각저지막(126)을 갖는 반도체 기판(100)의 전면 상에 층간절연막(128)을 형성할 수 있다. 상기 층간절연막(128)은 고밀도 플라즈마 화학기상 증착법(high density plasma chemical vapor deposition; HDPCVD)에 의한 실리콘산화막(이하, 고밀도 플라즈마 산화막이라 한다.)으로 형성할 수 있다. 상기 식각저지막(126)은 상기 층간절연막(128)과 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 층간절연막(128)이 상기 고밀도 플라즈마 산화막인 경우, 상기 식각저지막(126)은 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘질화막으로 형성할 수 있다. 이어서, 상기 층간절연막(128)의 상부면을 평탄화 하는 것이 바람직하다.
이제 도 2 및 도 6을 다시 참조하여 본 발명의 실시 예들에 따른 요철구조의 활성영역을 갖는 낸드 플래시메모리소자의 구조를 설명하기로 한다.
도 2 및 도 6을 참조하면, 본 발명의 실시 예들에 따른 낸드 플래시메모리소 자는 소자분리막(110)을 갖는 반도체기판(100)을 구비한다. 상기 반도체기판 (100)은 제 1 도전형, 예를 들어 P형 실리콘기판 일 수 있다. 상기 소자분리막(110)은 반도체기판(100) 내에 활성영역들(104)을 한정한다. 상기 활성영역들(104)은 평면도 상에서 보여 질 때 서로 평행한 라인형상을 갖도록 한정될 수 있다. 상기 활성영역들(104)은 제 1 표면(101)을 갖는 제 1 활성영역들(101A) 및 상기 제 1 활성영역(101A)의 일 측면에 접하여 배치되고 상기 제 1 표면(101) 보다 낮은 제 2 표면(102)을 갖는 제 2 활성영역들(102A)을 포함한다. 즉, 상기 제 1 표면(101) 과 상기 제 2 표면(102)간에는 표면단차를 갖는다.
상기 활성영역들(101A, 102A) 상에 차례로 적층된 터널 유전막들(106) 및 부유게이트들(108)이 배치된다. 상기 부유게이트들(108)은 도시된 바와 같이 상기 활성영역들(101A, 102A)을 따라 일정한 간격으로 서로 이격되도록 배치되며, 평면도 상에서 보여 질 때 사각형상일 수 있다. 또한, 상기 부유게이트들(108)은 상기 활성영역(104)을 가로지르는 길이를 갖도록 배치되며 인접하는 소자분리막(110) 상으로 소정부분 연장될 수 있다. 상기 부유게이트들(108) 양옆의 상기 활성영역들(104) 내에 소스/드레인 영역들(SD)이 제공된다.
여기서, 상기 부유게이트들(108)간에는 상기 활성영역들(101A, 102A)간에 형성된 상기 표면단차에 기인하여 부유게이트간격(W1)을 갖는다. 즉, 상기 부유게이트들(108)간의 유효 대향 단면적을 최소화할 수 있는 구조가 된다.
상기 부유게이트들(108)을 갖는 반도체기판 (100) 상에 상기 부유게이트들(108)과 중첩하면서 상기 활성영역들(104) 및 상기 소자분리막(110)을 가로지르는 제어게이트전극들(117)이 배치된다. 상기 부유게이트들(108) 및 상기 제어게이트전극들(117) 사이에 제어게이트 유전막들(112)이 개재된다. 상기 제어게이트전극들(117) 상에 캐핑패턴들(124)이 배치된다. 상기 제어게이트전극들(117)은 제 2 하부도전성패턴들(114) 및 제 2 상부도전성패턴들(116)을 포함할 수 있다.
여기서, 차례로 적층된 상기 터널 유전막들(106), 상기 부유게이트들(108), 상기 제어게이트 유전막들(112), 상기 제어게이트전극들(117) 및 상기 캐핑패턴들(124)은 상기 낸드 플래시메모리소자의 셀 트랜지스터들(120)을 구성한다. 또한, 상기 셀 트랜지스터들(120)은 상기 소스/드레인 영역들(SD)을 포함한다. 상기 소스/드레인 영역들(SD)은 상기 부유게이트들(108) 양옆에 배치될 수 있다.
상기 셀 트랜지스터들(120)의 측벽들 상에 절연성스페이서들(122)이 제공될 수 있다.
상기 셀 트랜지스터들(120) 및 상기 절연성스페이서들(122)을 갖는 반도체 기판(100)의 전면 상에 층간절연막(128)이 제공될 수 있다. 상기 셀 트랜지스터들(120) 및 상기 층간절연막(128) 사이에 식각저지막(126)이 개재될 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체기판 상에 제 1 표면을 갖는 제 1 활성영역들 및 상기 제 1 표면 보다 낮은 제 2 표면을 갖는 제 2 활성영역들이 제공된다. 즉, 상기 제 1 표면 과 상기 제 2 표면 간에는 표면단차를 갖는다. 상기 제 1 및 제 2 활성영역들 상에 각각 차례로 적층된 터널 유전막들 및 부유게이트들이 배치된다. 상기 부유게이트들 간에는 상기 표면단차에 기인하여 유효 대향 단면 적을 최소화할 수 있는 구조가 제공된다. 따라서 상기 부유게이트들 간의 상호교란 작용을 최소화 할 수 있는 비휘발성메모리소자를 구현할 수 있다.

Claims (8)

  1. 소자분리막을 갖는 반도체기판;
    상기 반도체기판 내에 배치되고 제 1 표면을 갖는 제 1 활성영역;
    상기 반도체기판 내에 배치되고 상기 제 1 표면 보다 낮은 제 2 표면을 갖는 제 2 활성영역; 및
    상기 제 1 및 제 2 활성영역들 상에 각각 배치된 셀 트랜지스터를 구비하는 비휘발성메모리소자.
  2. 제 1 항에 있어서,
    상기 셀 트랜지스터는 차례로 적층된 터널 유전막, 부유게이트, 제어게이트 유전막 및 제어게이트 전극을 구비하는 것을 특징으로 하는 비휘발성메모리소자.
  3. 소자분리막을 갖는 반도체기판;
    상기 반도체기판 내에 배치되고 제 1 표면을 갖는 제 1 활성영역;
    상기 제 1 활성영역의 일 측면에 접하여 배치되고 상기 제 1 표면 보다 낮은 제 2 표면을 갖는 제 2 활성영역; 및
    상기 제 1 및 제 2 활성영역들 상에 각각 배치된 셀 트랜지스터를 구비하는 낸드 플래시메모리소자.
  4. 제 3 항에 있어서,
    상기 셀 트랜지스터는 차례로 적층된 터널 유전막, 부유게이트, 제어게이트 유전막 및 제어게이트 전극을 구비하는 것을 특징으로 하는 낸드 플래시메모리소자.
  5. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역을 부분식각하여 제 1 활성영역 및 제 2 활성영역을 형성하되, 상기 제 1 활성영역의 상부 면에 제 1 표면이 형성되며 상기 제 2 활성영역의 상부 면에 상기 제 1 표면 보다 낮은 제 2 표면이 형성되고,
    상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터를 형성하는 것을 포함하는 비휘발성메모리소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 셀 트랜지스터를 형성하는 것은 상기 제 1 및 제 2 활성영역들 상에 차례로 적층된 터널 유전막 및 부유게이트를 형성하고,
    상기 부유게이트를 갖는 반도체기판 상에 차례로 적층된 제어게이트 유전막 및 제어게이트 전극을 형성하는 것을 포함하는 비휘발성메모리소자의 제조방법.
  7. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역을 부분식각하여 제 1 활성영역 및 상기 제 1 활성영역의 일 측면에 접하는 제 2 활성영역을 형성하되, 상기 제 1 활성영역의 상부 면에 제 1 표면이 형성되며 상기 제 2 활성영역의 상부 면에 상기 제 1 표면 보다 낮은 제 2 표면이 형성되고,
    상기 제 1 및 제 2 활성영역들 상에 각각 셀 트랜지스터를 형성하는 것을 포함하는 낸드 플래시메모리소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 셀 트랜지스터를 형성하는 것은 상기 제 1 및 제 2 활성영역들 상에 차례로 적층된 터널 유전막 및 부유게이트를 형성하고,
    상기 부유게이트를 갖는 반도체기판 상에 차례로 적층된 제어게이트 유전막 및 제어게이트 전극을 형성하는 것을 포함하는 낸드 플래시메모리소자의 제조방법.
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