JP2001043678A - 半導体メモリ素子 - Google Patents

半導体メモリ素子

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JP2001043678A JP2000199521A JP2000199521A JP2001043678A JP 2001043678 A JP2001043678 A JP 2001043678A JP 2000199521 A JP2000199521 A JP 2000199521A JP 2000199521 A JP2000199521 A JP 2000199521A JP 2001043678 A JP2001043678 A JP 2001043678A
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Abstract

(57)【要約】 （修正有） 【課題】 高速の動作及び安定した読み出し/ 書き込み
動作をする半導体メモリ素子を提供する。 【解決手段】 本半導体メモリ素子は、グローバル入出
力ライン対の両端に位置された二つのプリチャージ回路
４１３，４１４を有し、二つのプリチャージ回路は、読
み出し及び書き込み動作によって選択的に作動する。し
たがって、データ入出力バッファから遠く位置されたバ
ンクの読み出し／書き込み動作の際、急なプリチャージ
傾きを有する波形が得られて高速のデータ処理動作を確
保することができるだけでなく、データ損失を防止する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
に関し、特に、高速動作及び安全な書き込み/読み出し
動作を提供できる、二つ以上のプリチャージ回路を有す
る半導体メモリ素子に関するものである。
【０００２】
【従来の技術】半導体メモリ素子は、DRAM及びSDRAM(sy
nchronous dynamic random accessmemory)があり、
またSDRAMは、SDR(single data rate)SDRAM及びDDR(d
oubledata rate)SDRAMがある。
【０００３】読み出し動作で、半導体メモリ素子は、選
択されたメモリセルからデータを読出し、それをグロー
バル入出力ライン対を介して外部回路に伝達させる。書
き込み動作で、半導体メモリ素子は、データをグローバ
ル入出力ライン対を介して選択されたメモリセルに貯蔵
する。グローバル入出力ライン対は、正グローバル入出
力ライン及び負グローバル入出力ラインを含む。
【０００４】半導体メモリ素子は、グローバル入出力ラ
イン対を介してデータを伝送する際に、３つの動作モー
ドを有する。待機(standby)モードで、すなわち、書き
込み及び読み出し動作を始める前に、グローバル入出力
ライン対は、電源電圧レベル状態にあることとなる。デ
ータ伝達モードで、グローバル入出力ライン対のいずれ
か一つである正グローバル入出力ラインは、データがグ
ローバル入出力ライン対に印加される時、ローレベルと
なる。プリチャージモードで、グローバル入出力ライン
対は、次の読み出し及び書き込み動作のために電源電圧
レベルにプリチャージされる。
【０００５】図１は、従来のプリチャージ回路を有する
半導体メモリ素子を示すブロック図である。
【０００６】図１に示したように、従来の半導体メモリ
素子は、正グローバル入出力ラインGIO及び負グローバ
ル入出力ライン/GIOを有するグローバル入出力ライン
対、グローバル入出力ライン対に連結された多数のバン
ク１００、１０１、外部回路から入力データを入力し、
外部回路に出力データを出力するためのデータ入出力バ
ッファ１１３、及び電源電圧レベルにグローバル入出力
ライン対をプリチャージするためのプリチャージ回路１
１２を含む。
【０００７】多数のバンクの一つであるバンクＡにおい
て、メモリセルを含む多数のメモリセルアレイ１０２、
１０３は、データを貯蔵する。書き込み駆動器１０６
は、ローカル入出力ライン対LIO、/LIOによりグローバ
ル入出力ライン対からデータを受信して選択されたメモ
リセルにデータを貯蔵する。感知増幅器１０７は、選択
されたメモリセルに貯蔵されたデータを感知して出力す
る。バンクＢ１０１のような残りのバンクは、バンクＡ
１００のような構造を有する。
【０００８】この場合、正グローバル入出力ラインでデ
ータ信号は、グローバル入出力ライン対に分布した抵抗
性成分及び容量性成分からなる多数のRCロード１１０、
１１１により遅延される。通常、データ信号の遅延は、
グローバル入出力ライン対の長さに比例する。
【０００９】図１に示したように、バンクＡ１００は、
データ入出力バッファ１１３から遠く離れて位置し、バ
ンクＢ１０１は、データ入出力バッファ１１３に近く位
置する。図面符号NAは、バンクＡ１００が連結されたグ
ローバル入出力ライン対のノードを示し、図面符号NB
は、バンクＢ１０１が連結されたグローバル入出力ライ
ン対のノードを示す。
【００１０】図２は、図１に示したプリチャージ回路を
示す回路図である。
【００１１】図２を参照すれば、プリチャージ回路１１
２は、グローバル入出力ライン対に連結されたプルアッ
プ駆動部２１０、グローバル入出力ライン対に連結され
たクランプ部２３０及びプリチャージ部２５０からな
る。
【００１２】伝達モードで、例えば、正グローバル入出
力ラインGIO がローレベルになれば、プルアップ駆動部
２１０は、正グローバル入出力ラインGIOのローレベル
に応答して負グローバル入出力ライン/GIOの電圧レベル
をプルアップさせる。プルアップ駆動部２１０は、電源
電圧端及びグローバル入出力ライン対の間に各々連結さ
れるが、各ゲートがグローバル入出力ライン対に互いに
クロスカップルされるように連結された二つのPMOSトラ
ンジスタPM２０１、PM２０２を含む。
【００１３】クランプ部２３０は、書き込みまたは読み
出し動作を始める前に、電源電圧レベルでグローバル入
出力ライン対の電圧レベルを維持する。クランプ部２３
０は、電源電圧レベル及び正グローバル入出力ラインGI
O間に連結され、グラウンドに連結されたゲートを有す
るPMOSトランジスタPM２０３及び負グローバル入出力ラ
イン/GIOに連結され、グラウンドに連結されたゲートを
有するPMOSトランジスタPM２０４を含む。
【００１４】プリチャージ部２５０は、グローバル入出
力ライン対の低電圧レベルにレベル遷移を感知してから
所定の時間後に電源電圧レベルにグローバル入出力ライ
ン対をプリチャージする。
【００１５】プリチャージ部２５０で、プリチャージイ
ネーブル信号発生部２５５は、正グローバル入出力ライ
ン及び負グローバル入出力ライン間の電圧差を検出して
プリチャージイネーブル信号GIO_PCGを発生させる。GIO
プリチャージ部２５６は、プリチャージイネーブル信号
GIO_PCGに応答して正グローバル入出力ラインGIOをプリ
チャージし、/GIOプリチャージ部２５７は、プリチャー
ジイネーブル信号GIO_PCGに応答して負グローバル入出
力ライン/GIOをプリチャージする。
【００１６】プリチャージイネーブル信号発生部２５５
は、正グローバル入出力ラインGIOの信号及び負グロー
バル入出力ライン/GIOの信号を否定論理積するために否
定論理積ゲートND２０１と、否定論理積ゲートND２０１
の出力を反転させるためのインバータINV２０１と、所
定の時間の間インバータINV２０１の出力を遅延させる
ための遅延部２５３からなる。ここで、遅延部２５３か
らの出力信号がプリチャージイネーブル信号GIO_PCGで
ある。
【００１７】GIO プリチャージ部２５６は、ゲートでプ
リチャージイネーブル信号GIO_PCGを受信し、電源電圧
端及び正グローバル入出力ラインGIO間に連結されたPMO
SトランジスタPM２０５により具現される。また、/GIO
プリチャージ部２５７は、ゲートでプリチャージイネー
ブル信号GIO_PCGを受信し、電源電圧端及び負グローバ
ル入出力ライン/GIO間に連結されたPMOSトランジスタPM
２０６からなる。
【００１８】PMOSトランジスタPM２０５、PM２０６は、
ローレベルのプリチャージイネーブル信号GIO_PCGに応
答してターンオンされて正グローバル入出力ラインGIO
及び負グローバル入出力ライン/GIOを電源電圧レベルに
プリチャージさせる。
【００１９】図３は、図１に示されたバンクＡに対する
書き込み動作の際、グローバル入出力ライン対のレベル
遷移を示す図面である。
【００２０】図３を参照すれば、書き込み動作の際、バ
ンクＡ１００のメモリセルアレイに含まれた一つのメモ
リセルが選択されれば、感知増幅器１０７は、選択され
たメモリセルに貯蔵されたデータを感知して増幅させ、
ローカル入出力ライン対を介してグローバル入出力ライ
ン対のノードNAに増幅されたデータを出力する。次い
で、増幅されたデータは、ノードNAからノードNBを介し
てデータ入出力バッファ１１３に伝達される。データ入
出力バッファ１１３は、増幅されたデータを外部回路に
出力する。
【００２１】図示のように、データは、グローバル入出
力ライン対を介して伝達される時、プリチャージ回路１
１２は、ローレベルであるグローバル入出力ライン対の
レベル遷移を感知して所定の時間以後にプリチャージイ
ネーブル信号GIO_PCGを発生させてグローバル入出力ラ
イン対を電源電圧レベルにプリチャージさせる。
【００２２】この場合、ノードNAにおける波形は、グロ
ーバル入出力ライン対に配列されたRCロード１１０、１
１１により緩やかなプリチャージ傾きを有する。
【００２３】図４は、図１に示したバンクＡに関して、
書き込み動作でグローバル入出力ライン対のレベル遷移
を示すタイミング図である。
【００２４】図４を参考にすれば、書き込み動作でデー
タ入出力バッファ１１３は、外部回路からデータを受信
してグローバル入出力ライン対を介してそのデータを伝
送する。データは、ノードNBからノードNAに伝達され、
書き込み駆動器１０６がバンクＡ１００のメモリセルに
含まれた選択されたメモリセルにそのデータを書きこ
む。
【００２５】この場合、ノードNBにおける波形は、急な
プリチャージ傾きを有する。しかし、ノードNAにおける
波形は、グローバル入出力ライン対上に存在するRCロー
ド１１０、１１１のため、緩やかなプリチャージ傾きを
有することとなる。
【００２６】書き込みまたは読み出し動作で、データ入
出力バッファに近接して位置したバンクに問題はない
が、RCロードによってデータ入出力バッファから遠く離
れて位置するバンクでグローバル入出力ライン対におけ
るレベル遷移が遅延される。したがって、バースト(bur
st)モードの際、緩やかなプリチャージ傾きによってデ
ータ重複(overlap)現象が起き得る。
【００２７】従来には上記のような問題を解決するため
に、プリチャージ回路をグローバル入出力ライン対の中
間に位置させた。しかし、グローバル入出力ライン対の
プリチャージタイミングは、バンクの位置によって異な
り、高周波動作の際、ノードNA及びNBが電源電圧レベル
に完全にプリチャージされないこともあり得る。結果的
に、従来のプリチャージ回路を有する半導体メモリ素子
は、高速動作を確保できなく、またデータ損失が発生し
得る。
【００２８】
【発明が解決しようとする課題】したがって、本発明
は、高速の動作及び安定した読み出し/ 書き込み動作を
提供でき、グローバル入出力ライン対の両端に位置した
二つのプリチャージ回路を有する半導体メモリ素子を提
供することにその目的がある。
【００２９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体メモリ素子において、正グローバ
ル入出力ライン及び負グローバル入出力ラインからなる
グローバル入出力ライン対と、上記グローバル入出力ラ
イン対に連結され、上記グローバル入出力ライン対を介
して外部回路から入力されたデータを伝送し、上記グロ
ーバル入出力ライン対を介して伝送されたデータを外部
回路に出力するためのデータ入出力バッファ手段と、上
記グローバル入出力ライン対に連結された第１バンク
と、及び上記第１バンクより上記データ入出力バッファ
手段にさらに近く位置し、上記グローバル入出力ライン
対に連結された第２バンクを含む、データを貯蔵するた
めの多数のバンクと、読み出し動作及び書き込み動作の
際、各々第１レベル及び第２レベルを有する制御信号を
発生させるための制御信号発生手段と、上記第１バンク
に近く位置し、上記グローバル入出力ライン対のレベル
遷移を感知して書き込み動作における上記第２レベルの
上記制御信号に応答して上記グローバル入出力ライン対
をプリチャージするための第１プリチャージ手段と、上
記第２バンクに近く位置し、上記グローバル入出力ライ
ン対のレベル遷移を感知して上記書き込み動作における
上記制御信号の反転された信号に対して応答して上記グ
ローバル入出力ライン対をプリチャージするための第２
プリチャージ手段とを含む。
【００３０】以下、本発明が属する技術分野で通常の知
識を有する者が本発明の技術的思想を容易に実施できる
ほどに詳細に説明するため、本発明の好ましい実施例を
添付した図面を参照し説明する。
【００３１】図５は、本発明にかかるプリチャージ回路
を有する半導体メモリ素子を示すブロック図である。
【００３２】図５を参照して、本発明にかかる半導体メ
モリ素子は、正グローバル入出力ラインGIO、及び負グ
ローバル入出力ライン/GIOを有するグローバル入出力ラ
イン対、グローバル入出力ライン対に連結された多数の
バンク４００、４０１、外部回路から入力データを入力
し、外部回路に出力データを出力するためのデータ入出
力バッファ４１２、制御信号WRITE_FLAGを発生させるた
めの制御信号発生回路４１５、グローバル入出力ライン
対に連結され、各々の書き込み及び読み出し動作で制御
信号WRITE_FLAGに応答してグローバル入出力ライン対を
プリチャージするための１及び第２プリチャージ回路４
１３、４１４を含む。
【００３３】バンクの一つであるバンクＣ４００で、メ
モリセルを含む多数のメモリセルアレイ４０２は、デー
タを貯蔵する。書き込み駆動器４０６は、ローカル入出
力ライン対によりグローバル入出力ライン対のデータを
受信し、そのデータを選択されたメモリセルに貯蔵す
る。感知増幅器４０７は、選択されたメモリセルに貯蔵
されたデータを感知して出力する。バンクＤ４０１もバ
ンクＣ４００のような構造を有する。
【００３４】グローバル入出力ライン対は、抵抗性成分
及び容量性成分を有する。
【００３５】バンクＣがデータ入出力バッファ４１２か
ら遠く離れて位置され、バンクＤがデータ入出力バッフ
ァ４１２に近接して位置される。図面符号NCは、バンク
Ｃ４００が連結されたグローバル入出力ライン対のノー
ドを示し、図面符号NDは、バンクＢ１０１が連結された
グローバル入出力ライン対のノードを示す。
【００３６】第１プリチャージ回路４１３は、バンクＣ
４００に近接して位置され、第２プリチャージ回路４１
４は、バンクＤ４０１に近接して位置される。すなわ
ち、第１及び第２プリチャージ回路４１３、４１４は、
グローバル入出力ライン対の両端に位置している。
【００３７】制御信号発生部４１５からの制御信号WRIT
E_FLAGは、書き込み動作で、ハイレベルであって、読み
出し動作で、ローレベルを有する。すなわち、書き込み
動作で、第１プリチャージ回路４１３は、ハイレベルの
制御信号WRITE_FLAGに応答して活性化され、それに対
し、第２プリチャージ回路４１４は、インバータINV４
０１により反転されたローレベルの制御信号WRITE_FLAG
に応答して非活性化される。
【００３８】読み出し動作で、制御信号WRITE_FLAGは、
ローレベルとなって、第１プリチャージ回路４１３は、
非活性化され、それに対し、第２プリチャージ回路４１
４は、ハイレベルの制御信号WRITE_FLAGに応答して活性
化される。
【００３９】図６は、図５に示したプリチャージ回路を
示す回路図である。
【００４０】第１プリチャージ回路４１３は、プルアッ
プ駆動部５１０、クランプ部５３０及びプリチャージ部
５５０からなる。
【００４１】グローバル入出力ライン対のひとつである
正グローバル入出力ラインGIOがローレベルとなれば、
プルアップ駆動部５１０は、正グローバル入出力ライン
GIOのローレベルを感知して負グローバル入出力ライン/
GIOの電圧レベルをプルアップさせる。
【００４２】プルアップ駆動部５１０は、二つのPMOSト
ランジスタPM５０１、PM５０２により具現される。PMOS
トランジスタPM５０１は、ソースが電源電圧レベルに連
結され、ドレインが正グローバル入出力ラインGIOに連
結され、ゲートが負グローバル入出力ライン/GIOに連結
されている。PMOSトランジスタPM５０２は、ソースが電
源電圧端子に連結され、ドレインが負グローバル入出力
ライン/GIOに連結され、ゲートが正グローバル入出力ラ
インGIOに連結されている。
【００４３】クランプ部５３０は、読み出しまたは書き
込み動作を始める前の待機モード(standby)モードで、
グローバル入出力ライン対の電圧レベルを電源電圧レベ
ルに維持させる。
【００４４】クランプ部５３０は、駆動力が小さいPMOS
トランジスタPM５０３、PM５０４により具現される。PM
OSトランジスタPM５０３は、ソースが電源電圧端子に連
結され、ドレインが正グローバル入出力ラインGIOに連
結され、ゲートが接地端子に連結されている。PMOSトラ
ンジスタPM５０４は、ソースが電源電圧端子に連結さ
れ、ドレインが負グローバル入出力ライン/GIOに連結さ
れ、ゲートが接地端子に連結されている。
【００４５】プリチャージ部５５０は、グローバル入出
力ライン対のローレベルへの遷移を感知して所定の時間
後にグローバル入出力ライン対を電源電圧レベルにプリ
チャージする。
【００４６】プリチャージ部５５０は、プリチャージ制
御信号PRCH_EN を発生させるためのプリチャージ制御信
号発生部５５５と、プリチャージ制御信号PRCH_ENに応
答して制御信号WRITE_FLAGを伝達させるための信号伝達
部５５２と、制御信号WRITE_FLAGをラッチし、出力する
ためのラッチ部５５１と、プリチャージ制御信号PRCH_E
Nに応答して正グローバル入出力ラインGIO をプリチャ
ージするためのGIO プリチャージ部５５３と、プリチャ
ージイネーブル信号PRCH_ENに応答して負グローバル入
出力ライン/GIOをプリチャージするための/GIOプリチャ
ージ部５５４からなる。
【００４７】プリチャージイネーブル信号発生部５５５
は、正グローバル入出力ラインGIOの信号及び負グロー
バル入出力ライン/GIOの信号を否定論理積するための否
定論理積ゲート、否定論理積ゲートND５０１の出力を反
転させるためのインバータINV５０１、及び所定の時間
の間インバータINV ５０１の出力を遅延させるための遅
延部５５３からなる。ここで、遅延部５５３からの出力
信号がプリチャージイネーブル信号PRCH_ENに該当す
る。
【００４８】信号伝達部５５２は、制御信号WRITE_FLAG
を反転させるためのインバータINV５０２と、プリチャ
ージ制御信号PRCH_EN に応答して制御信号WRITE_FLAGを
伝達させるためのパスゲートTG５０１とからなる。
【００４９】ラッチ部５５１は、入力端がパスゲートTG
５０４からの出力信号を受信するインバータINV５０
４、及び入力端がインバータINV ５０４からの出力信号
を受信し、出力端がインバータINV５０４の入力ターミ
ナルに連結されたインバータINV５０５からなる。
【００５０】GIO プリチャージ部５５３は、プリチャー
ジ制御信号PRCH_EN を反転させるためのインバータINV
５０６、ラッチ部５５１からの出力信号を否定論理積す
るための否定論理積ゲートND５０５、及びソースが電源
電圧端子に連結され、ドレインが正グローバル入出力ラ
インGIOに連結され、ゲートが否定論理積ゲートND５０
５からの出力信号を受信するPMOSトランジスタPM５０５
からなる。ここで、否定論理積ゲートND５０５からの出
力信号は、プリチャージイネーブル信号GIO-PCGに該当
する。PMOSトランジスタPM５０５は、ローレベルのプリ
チャージイネーブル信号GIO_PCGに応答してターンオン
されて正グローバル入出力ラインGIO をプリチャージさ
せる。
【００５１】/GIOプリチャージ部５５４の構造は、GIO
プリチャージ部５５３と同一である。したがって、/GIO
プリチャージ部５５４に対する詳細な説明は、便宜上省
略することにする。
【００５２】図７は、バンクＣに対する読み出し動作の
時、グローバル入出力ライン対のレベル遷移を示すタイ
ミング図であって、図８は、バンクＣに対する書き込み
動作の際、グローバル入出力ライン対のレベル遷移を示
すタイミング図である。
【００５３】以後、本発明にかかるプリチャージ回路の
構成を有する半導体メモリ素子に対して図５ないし８を
参照し詳細に説明する。
【００５４】第１プリチャージ回路４１３は、データ入
出力バッファ４１２から遠く離れて位置されたバンクＣ
４００の近くに位置され、第２プリチャージ回路４１４
は、データ入出力バッファ４１２に近接して位置された
バンクＤ４０１の近くに位置される。
【００５５】読み出しモードの際、バンクＣ４００のメ
モリセルアレイに含まれた一つのメモリセルが選択さ
れ、感知増幅器４０７は、そのデータを感知して増幅さ
せてローカル入出力ライン対によりグローバル入出力ラ
イン対のノードNCに増幅されたデータを出力する。次い
で、増幅されたデータは、ノードNCからノードNDを介し
て伝達される。データ入出力バッファ１１３は、外部回
路に増幅されたデータを出力する。
【００５６】この場合、制御信号WRITE_FLAGがローレベ
ルにディセーブルされ、第１プリチャージ回路４１３
は、ローレベルの制御信号WRITE_FLAGに応答して非活性
化される。
【００５７】それに対し、ローレベルの制御信号WRITE_
FLAGは、インバータINV ４０１により反転されたハイレ
ベルにより第２プリチャージ回路４１４は活性化され
る。第２プリチャージ回路４１４は、ノードNDでレベル
遷移を感知して所定の時間の間グローバル入出力ライン
対を電源電圧レベルにプリチャージする。
【００５８】図３における波形と比較して、ノードNDに
おける波形は、RCロード４１０、４１１による遅延なし
に急なプリチャージ傾きを有する。
【００５９】書き込み動作の際、データ入出力バッファ
１１３からのデータは、グローバル入出力ライン対のノ
ードNDからノードNCを介して伝達され、書き込み駆動器
４０６は、バンクＣ４００のメモリセルアレイに含まれ
た選択されたメモリセルにデータを貯蔵する。
【００６０】この場合、制御信号WRITE_FLAGは、ハイレ
バルにイネーブルされ、第２プリチャージ回路４１４
は、ローレベルの制御信号WRITE_FLAGに応答して非活性
化される。
【００６１】それに対し、第１プリチャージ回路は、ハ
イレベルの制御信号WRITE_FLAGに応答して活性化され
る。第１プリチャージ回路４１３は、グローバル入出力
ライン対のレベル遷移を感知して所定の時間以後に電源
電圧レベルにグローバル入出力ライン対をプリチャージ
する。
【００６２】図４の波形と比較して、ノードNcにおける
波形は、グローバル入出力ライン対に存在するRCロード
４１０、４１１による遅延なしに急なプリチャージ傾き
を有する。
【００６３】以上で説明した本発明は、前述した実施例
及び添付した図面によって限定されるのではなく、本発
明の技術的思想を抜け出さない範囲内で種々の置換、変
形及び変更が可能であることが本発明が属する技術分野
で通常の知識を有するものにおいて明白である。
【００６４】
【発明の効果】従来の技術と比較して、本発明にかかる
半導体メモリ素子は、グローバル入出力ライン対の両端
に位置された二つのプリチャージ回路を有し、二つのプ
リチャージ回路は、読み出し及び書き込み動作によって
選択的に作動する。したがって、データ入出力バッファ
から遠く位置されたバンクの読み出し/書き込み動作の
際、急なプリチャージ傾きを有する波形が得られて高速
のデータ処理動作を確保することができるだけでなく、
データ損失を防止することができる。好ましくも、本発
明は、DRAM、SDR SDRAM 及びDDR SDRAM に適用でき
る。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子を示すブロック図であ
る。
【図２】図１に示したプリチャージ回路を示す回路図で
ある。
【図３】図１に示したバンクＡに対する書き込み動作で
グローバル入出力ライン対のレベル遷移を示すタイミン
グ図である。
【図４】図１に示したバンクＡに対する書き込み動作で
グローバル入出力ライン対のレベル遷移を示すタイミン
グ図である。
【図５】本発明にかかる半導体メモリ素子を示すブロッ
ク図である。
【図６】図４に示したプリチャージ回路を示す回路図で
ある。
【図７】図５に示したバンクＣに対する読み出し動作の
際のグローバル入出力ライン対のレベル遷移を示すタイ
ミング図である。
【図８】図５に示したバンクＣに対する書き込み動作の
際のグローバル入出力ライン対のレベル遷移を示すタイ
ミング図である。
【符号の説明】
４００、４０１ バンク ４１２ データ入出力バッファ ４１３、４１４ グローバル入出力ラインプリチャー
ジ回路 ４１５ 制御信号発生回路

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ素子において、 正グローバル入出力ライン及び負グローバル入出力ライ
    ンからなるグローバル入出力ライン対と、 上記グローバル入出力ライン対に連結され、上記グロー
    バル入出力ライン対を介して外部回路から入力されたデ
    ータを伝送し、上記グローバル入出力ライン対を介して
    伝送されたデータを外部回路に出力するためのデータ入
    出力バッファ手段と、 上記グローバル入出力ライン対に連結された第１バンク
    と、及び上記第１バンクより上記データ入出力バッファ
    手段にさらに近く位置し、上記グローバル入出力ライン
    対に連結された第２バンクを含む、データを貯蔵するた
    めの多数のバンクと、 読み出し動作及び書き込み動作の際、各々第１レベル及
    び第２レベルを有する制御信号を発生させるための制御
    信号発生手段と、 上記第１バンクに近く位置し、上記グローバル入出力ラ
    イン対のレベル遷移を感知して書き込み動作における上
    記第２レベルの上記制御信号に応答して上記グローバル
    入出力ライン対をプリチャージするための第１プリチャ
    ージ手段と、 上記第２バンクに近く位置し、上記グローバル入出力ラ
    イン対のレベル遷移を感知して上記書き込み動作におけ
    る上記制御信号の反転された信号に対して応答して上記
    グローバル入出力ライン対をプリチャージするための第
    ２プリチャージ手段とを含むことを特徴とする半導体メ
    モリ素子。
  2. 【請求項２】 上記第１バンクは、上記データ入出力バ
    ッファ手段から最も遠く位置することを特徴とする請求
    項１記載の半導体メモリ素子。
  3. 【請求項３】 上記第２バンクは、上記データ入出力バ
    ッファ手段から最も近く位置することを特徴とする請求
    項２記載の半導体メモリ素子。
  4. 【請求項４】 上記第１レベルがローレベルであって、
    上記第２レベルがハイレベルであることを特徴とする請
    求項１記載の半導体メモリ素子。
  5. 【請求項５】 上記多数のバンクは、 データを貯蔵するために多数のメモリセルを有する多数
    のメモリセルアレイと、 ローカル入出力ライン対を介して上記グローバル入出力
    ライン対のデータを受信し、選択されたメモリセルに上
    記データを書きこむための書き込み駆動手段と、 上記選択されたメモリセルからデータを感知して増幅さ
    せ、上記増幅されたデータをローカル入出力ライン対を
    介して上記グローバル入出力ライン対に出力するための
    感知増幅手段とからなることを特徴とする請求項１記載
    の半導体メモリ素子。
  6. 【請求項６】 上記プリチャージ手段は、上記グローバ
    ル入出力ライン対のいずれか一つのラインのレベル遷移
    を感知してグローバル入出力ライン対の電圧をプルアッ
    プさせるためのプルアップ駆動手段と、 上記書き込み動作及び読み出し動作を始める前に、上記
    グローバル入出力手段対の電圧レベルを電源電圧レベル
    に維持するためのクランプ手段と、 上記グローバル入出力ライン対の上記レベル遷移を感知
    して上記グローバル入出力ライン対を所定の時間以後に
    上記電源電圧レベルにプリチャージするプリチャージ手
    段とからなることを特徴とする請求項１記載の半導体メ
    モリ素子。
  7. 【請求項７】 上記プルアップ駆動手段は、 ソースが上記電源電圧端子に連結され、ドレインが上記
    正グローバル入出力ラインに連結され、ゲートが上記負
    グローバル入出力ラインに連結された第１PMOSトランジ
    スタと、 ソースが上記電源電圧端子に連結され、ドレインが上記
    負グローバル入出力ラインに連結され、ゲートが上記正
    グローバル入出力ラインに連結された第２PMOSトランジ
    スタとからなることを特徴とする請求項６記載の半導体
    メモリ素子。
  8. 【請求項８】 上記クランプ手段は、 上記電源電圧端子と上記正グローバル入出力ラインとの
    間に連結され、ゲートが接地端子に連結された第１PMOS
    トランジスタと、 上記電源電圧端子と上記負グローバル入出力ラインとの
    間に連結され、ゲートが上記接地端子に連結された第２
    PMOSトランジスタとからなることを特徴とする請求項６
    記載の半導体メモリ素子。
  9. 【請求項９】 上記プリチャージ手段は、 上記正グローバル入出力ライン及び上記負グローバル入
    出力ラインに印加された信号を受信してプリチャージ制
    御信号を発生させるためのプリチャージ制御信号発生手
    段と、 上記プリチャージ制御信号に応答して上記制御信号発生
    手段からの上記制御信号を伝達するための信号伝達手段
    と、 上記制御信号をラッチし、出力するためのラッチ手段
    と、 上記プリチャージ制御信号に応答して上記正グローバル
    入出力ラインをプリチャージするための正グローバル入
    出力ラインプリチャージ手段と、 上記プリチャージ制御信号に応答して上記負グローバル
    入出力ラインをプリチャージするための負グローバル入
    出力ラインプリチャージ手段とからなることを特徴とす
    る請求項６記載の半導体メモリ素子。
  10. 【請求項１０】 上記プリチャージ制御信号発生手段
    は、上記正グローバル入出力ライン及び上記負グローバ
    ル入出力ラインに印加された上記信号を否定論理積する
    ための否定論理積ゲートと、 上記否定論理積ゲートからの出力信号を反転させるため
    のインバータと、 上記インバータからの出力信号を遅延させるための遅延
    部とからなることを特徴とする請求項９記載の半導体メ
    モリ素子。
  11. 【請求項１１】 上記信号伝達手段は、上記制御信号発
    生手段から上記制御信号を反転させるためのインバータ
    と、 上記プリチャージ制御信号に応答して上記インバータか
    らの出力信号を伝達させるためのパスゲートとからなる
    ことを特徴とする請求項９記載の半導体メモリ素子。
  12. 【請求項１２】 上記ラッチ手段は、上記信号伝達手段
    からの出力信号を受信する入力端を有する第１インバー
    タと、 入力端が上記第１インバータへの出力端に連結され、出
    力端が上記インバータの上記入力端に連結された第２イ
    ンバータとからなることを特徴とする請求項９記載の半
    導体メモリ素子。
  13. 【請求項１３】 上記正グローバル入出力ラインプリチ
    ャージ手段は、 上記プリチャージ制御信号を反転するためのインバータ
    と、 上記インバータからの出力信号及び上記ラッチ手段から
    の出力信号を否定論理積するための否定論理積ゲート
    と、 ソースが上記電源電圧端子に連結され、ドレインが上記
    正グローバル入出力ラインに連結され、ゲートが上記否
    定論理積ゲートからの出力信号を受信するPMOSトランジ
    スタとからなることを特徴とする請求項９記載の半導体
    メモリ素子。
  14. 【請求項１４】 上記負グローバル入出力ラインプリチ
    ャージ手段は、 上記プリチャージ制御信号を反転するためのインバータ
    と、 上記インバータからの出力信号及び上記ラッチ手段から
    の出力信号を否定論理積するための否定論理積ゲート
    と、 ソースが上記電源電圧端子に連結され、ドレインが上記
    負グローバル入出力ラインに連結され、ゲートが上記否
    定論理積ゲートからの出力信号を受信するPMOSトランジ
    スタとからなることを特徴とする請求項９記載の半導体
    メモリ素子。
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