KR100554465B1 - ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 - Google Patents
ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 Download PDFInfo
- Publication number
- KR100554465B1 KR100554465B1 KR1020030082032A KR20030082032A KR100554465B1 KR 100554465 B1 KR100554465 B1 KR 100554465B1 KR 1020030082032 A KR1020030082032 A KR 1020030082032A KR 20030082032 A KR20030082032 A KR 20030082032A KR 100554465 B1 KR100554465 B1 KR 100554465B1
- Authority
- KR
- South Korea
- Prior art keywords
- collector
- base
- semiconductor
- insulating film
- type
- Prior art date
Links
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 80
- 239000004065 semiconductor Substances 0.000 claims description 65
- 229910052710 silicon Inorganic materials 0.000 claims description 40
- 239000010703 silicon Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 29
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 12
- 239000011241 protective layer Substances 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 238000005468 ion implantation Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
본 발명은 SOI 기판위에 구현된 SiGe BiCMOS 소자 및 그 제조 방법에 관한 발명으로써, Si기반의 초고속 소자를 제조함에 있어, SiGe HBT 콜렉터의 하부에 있는 기존의 서브콜렉터를 제거하고, 콜렉터의 측방에 위치한 콜렉터 플러그를 베이스 쪽으로 접급시킨 것을 특징으로 한다. 이와 같은 특징으로 인하여, SiGe HBT가 SOI CMOS와 한 기판상에 제조 가능하고, 소자의 크기가 축소되며, 사용 마스크 수가 절감되어 궁극적으로 고밀도화, 저전력화, 광대역화에 용이하게 대응할 수 있게 하는 소자의 구현이 가능하다.
SOI 이종접합 바이폴라 트랜지스터, 측방 서브콜렉터, 실리콘게르마늄, 바이시모스
Description
도 1은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 개략적인 단면도.
도 2 내지 18은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 제조 공정의 단면도를 순서대로 나타낸 것이다.
본 발명은 SiGe BiCMOS(bipolar complementary metal oxide semiconductor) 소자 및 그 제조 방법에 관한 것이다. 특히 SOI(silicon on insulator) 위에 집적된 SiGe BiCMOS 소자 및 그 제조 방법에 관한 것이다.
기존에는 정보통신용 RF(radio frequency;고주파) 소자를 제작함에 있어서는 GaAs(gallium arsenide)계 화합물 반도체가 많이 사용되었으며 아날로그/디지털 회로를 제작함에 있어서는 CMOS(complementary metal oxide semiconductor) 소자가 많이 사용되었다. 요즈음에는 RF/아날로그/디지털 통합칩(SoC 즉 system on chip)이 많이 사용되며, 이의 제작에는 SiGe(silicon germanium) BiCMOS(bipolar complementary metal oxide semiconductor) 소자가 가장 적합하여 많이 사용되고 있다. SiGe BiCMOS 기술은 RF/아날로그 회로에 적합한 SiGe HBT(hetero junction bipolar transistor)와 디지털회로에 적합한 CMOS 소자를 한 기판상에 집적화 한 것으로서, 오늘날 휴대폰 등 정보통신 기기의 통합칩 제조에 채택되어 사용이 확산되고 있는 단계이다.
SiGe HBT는 기존의 바이폴라 트랜지스터(bipolar transister)를 개량한 것으로서 베이스(base)로 Si(실리콘)을 사용하지 않고 Si에 20 % 정도의 Ge을 혼합한 SiGe 합금(alloy) 물질을 사용한다. SiGe HBT는 기존의 바이폴라 트랜지스터에 비하여 큰 전류이득을 얻을 수 있다는 장점과, 베이스의 불순물 농도를 100배가량 높힘으로써 베이스를 얇게 할 수 있어 고속 및 고주파 동작이 가능하다는 장점을 가진다.
그러나 종래기술에 의한 SiGe BiCMOS 소자는 CMOS 소자에 비하여 마스크가 10장 이상 추가로 소요되므로 공정이 복잡하고 생산단가가 높다는 문제점이 있으며, HBT부분의 소자가 축소가 되지 아니하므로 CMOS 소자의 집적도를 따라갈 수 없다는 문제점이 있다. 이러한 문제를 극복하기 위하여, 대학에서 CMOS 소자나 CMOS 소자중에서 전력소모가 작은 SOI(silicon on insulator) CMOS 소자만으로 통합칩을 개발하고도 있으나, CMOS 소자의 특성상의 제약으로 인하여 통합칩의 성능이 미흡하다는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적 은 사용 마스크의 수를 절감한 SiGe BiCMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 SiGe HBT 소자의 크기를 축소한 SiGe BiCMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 고밀도화, 저전력화, 광대역화가 용이한 SiGe BiCMOS 소자 및 그 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제 1 절연막, 상기 제 1 절연막 위에 위치하며 N형 또는 P형 반도체인 콜렉터, 상기 제 1 절연막 위에 위치하고 상기 콜렉터에 접하며 상기 콜렉터와 같은 형의 반도체이며 상기 콜렉터보다 고농도로 도핑된 콜렉터 플러그, 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막, 상기 콜렉터 위에 위치하고 상기 제 2 절연막과 접하며 상기 콜렉터와 다른 형의 반도체인 베이스, 및 상기 베이스 위에 위치하며 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 바이폴라 트랜지스터를 제공한다.
본 발명의 제 2 측면은 제 1 절연막, 상기 제 1 절연막 위에 위치하며 N형 또는 P형 반도체인 콜렉터, 상기 제 1 절연막 위에 위치하고 상기 콜렉터에 접하며 상기 콜렉터와 같은 형이며 상기 콜렉터보다 고농도로 도핑된 반도체인 콜렉터 플러그, 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막, 상기 콜렉터 위에 위치하며 상기 콜렉터와 다른 형의 반도체인 베이스, 및 상기 베 이스 위에 위치하며 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 바이폴라 트랜지스터, 상기 제 1 절연막 위에 위치하며 P형 반도체인 P-웰, 상기 P-웰의 상단 좌측 및 우측에 각각 위치한 N형 반도체인 제 1 소스 및 제 1 드레인, 상기 P-웰 위에 위치한 제 1 게이트 절연막, 상기 제 1 게이트 절연막 위에 위치한 제 1 게이트를 구비한 NMOS 소자, 및 상기 제 1 절연막 위에 위치하며 N형 반도체인 N-웰, 상기 N-웰의 상단 좌측 및 우측에 각각 위치한 P형 반도체인 제 2 소스 및 제 2 드레인, 상기 N-웰 위에 위치한 제 2 게이트 절연막, 상기 제 2 게이트 절연막 위에 위치한 제 2 게이트를 구비한 PMOS 소자를 구비한 BiCMOS 소자를 제공한다.
본 발명의 제 3 측면은 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서 상기 제 1 반도체 중 일부의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그를 형성하는 단계, 완충 산화막과 질화막을 형성하는 단계, 상기 질화막을 패터닝하여 단수개 또는 복수개의 노출 슬릿을 형성하고 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계, 열산화를 수행하여 필드 산화막 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계, 상기 질화막을 제거하는 단계, 상기 콜렉터 위에 상기 제 1 반도체와 다른 형의 반도체인 베이스를 형성하는 단계, 제 2 절연막을 형성하는 단계, 및 상기 제 2 절연막의 콘택 홀을 통하여 상기 베이스와 접속하며 상기 제 1 반도체와 같은 형의 반도체인 에미터를 형성하는 단계를 구비하는 바이폴라 트랜지스터 제조 방법을 제공한다.
본 발명의 제 4 측면은 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서 상기 제 1 반도체 중 일부의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그, P형의 도핑이 수행된 P-웰 및 N형의 도핑이 수행된 N-웰을 형성하는 단계, 완충 산화막과 질화막을 형성하는 단계, 상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계, 열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계, 상기 질화막을 제거하는 단계, 게이트 산화막을 형성하는 단계, 상기 제 1 반도체와 다른 형의 반도체인 베이스 에피층을 증착하는 단계, 제 2 절연막을 형성하는 단계, 상기 제 1 반도체와 같은 형의 반도체를 증착하고 패터닝한 후, 상기 게이트 산화 및 제 2 절연막을 식각하여 에미터 및 CMOS 소자의 게이트를 형성하는 단계, 상기 베이스 에피층을 패터닝하여 베이스를 형성하는 단계, 상기 P-웰의 소스/드레인 지역에 저농도의 N형 도핑과, 상기 N-웰의 소스/드레인 지역에 저농도의 P형 도핑을 수행하는 단계, 상기 에미터 측벽과 CMOS 소자의 상기 게이트 측벽에 스페이서를 형성하는 단계, 및 NMOS 소자의 상기 소오스/드레인 지역에 고농도 N형 도핑과, PMOS 소자의 상기 소오스/드레인 지역에 고농도 P형 도핑을 수행하는 단계를 포함하는 BiCMOS 소자 제조 방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 개략적인 단면도이다.
도 1에서 SiGe BiCMOS 소자는 기판(10), 절연체(20), SiGe HBT(30), NMOS 소자(40), PMOS 소자(50) 및 필드 절연막(60)을 포함한다.
기판(10)은 일례로 P형 6~100 
·cm 정도이다. 고저항 기판은 저농도로 도핑된 기판으로써 기판 커패시턴스가 작아지므로 성능이 좋으나 가격이 다소 비싼 단점이 있다.
절연막(20)은 일례로 두께가 0.3 내지 2 ㎛ 정도의 산화막이며, 두꺼운 것이 좋으나 절연체가 두꺼운 SOI는 가격이 비싼 단점이 있다.
SiGe HBT(30)는 콜렉터(130), 콜렉터 플러그(140), 콜렉터 절연막(150), 베이스(120) 및 에미터(110)를 포함한다. 콜렉터(130)와 콜렉터 플러그(140)는 절연막(20) 위에 위치하며 서로 접하여 있다. 콜렉터 절연막(150)은 콜렉터(130)와 콜렉터 플러그(140)가 접한 곳의 위에 위치한다. 베이스(120)은 콜렉터 위에 위치 하며, 베이스 위에는 에미터(110)가 위치한다.
콜렉터(130) 및 콜렉터 플러그(140)는 일례로 250 내지 700 nm 두께의 각각 N- 및 N+ 형의 도핑된 실리콘이다. 콜렉터 절연막(150)은 필드 절연막(60)보다 얇은 두께를 가진다. 베이스(120)는 일례로 120 nm 두께의 P 형의 실리콘이다. 베이스(120)는 40 nm 두께의 실리콘으로 이루어진 버퍼층, 실리콘에 20 % Ge이 혼합된 40nm 두께의 SiGe 층 및 40 nm 두께의 실리콘으로 이루어진 캡층의 다층으로 구성될 수 있다. 에미터(110)는 일례로 350 nm 두께의 N 형의 폴리실리콘이다.
이와 같이 구성된 SiGe HBT는 종래 기술에 의한 경우에 비하여 몇가지 장점이 있다. 종래 기술에 의한 SiGe HBT에서 콜렉터와 콜렉터 플러그 사이의 접속은 콜렉터 하단에 위치한 서브콜렉터(sub-collector)를 통하여 이루어졌다. 그러나 본 발명에서는 서브콜렉터(sub-collector)를 제거하는 대신에 콜렉터와 콜렉터 플러그를 직접 접속시킴으로써 서브콜렉터로부터 기판으로 흐르는 커패시터 성분의 누설 전류를 제거함으로써 전력손실을 현저히 감소시킬 수 있으며, 콜렉터 절연막(150)의 면적을 줄임으로써 수평적인 소자 면적과 집적도가 증가되고, 소자간의 거리가 줄음으로써 베이스(120)와 베이스 금속 배선(200) 사이의 저항값도 최소화되어 잡음이 개선된다. 그리고 콜렉터(130)의 바닥 계면주위에 100 nm 두께의 고농도 비소(As)층을 형성하거나, 콜렉터(130)에 인(P)으로 도핑하고 열처리하여 인을 바닥 계면주위로 쌓이게(pile-up)하여 고농도의 얕은 N+층을 만들어 주면 전류 구동력이 개선될 수 있다.
SiGe HBT(30)는 베이스(120)와 콜렉터(130)가 접한 면 가장자리에 위치한 베이스 보호층(160)을 추가적으로 포함할 수 있다. 베이스 보호층(160)은 P+ 형의 실리콘으로 구성되면 에미터에서 베이스로 주입된 전자의 재결합-소멸을 막아 전류이득을 높혀주는 역할을 한다. 콜렉터 플러그(140)는 베이스 보호층(160)과의 거리를 적절히 유지하여야 한다. 왜냐하면 이 거리가 길면 전류구동력에 한계가 있고, 너무 가까우면 항복내압이 떨어지기 때문이다.
SiGe HBT(30)는 에미터(110), 베이스(120) 및 콜렉터 플러그(140)의 외부 접속을 위하여 금속 배선(200, 210, 220)을 추가적으로 구비할 수 있으며, 금속 배선(200, 210, 220)과 에미터(110), 베이스(120) 및 콜렉터 플러그(140)의 접촉 특성을 개선하기 위하여 각각 실리사이드(170, 180, 190)을 추가적으로 구비할 수 있다. 금속 배선(200, 210, 220)은 절연막(70)의 콘택 홀(contact hole)에 각각 위치한다.
NMOS 소자(40)는 P-웰(330), 소오스/드레인(340, 350), 게이트(310) 및 게이트 절연막(320)을 포함한다. P-웰(330)은 산화막(20) 위에 위치하며, 일례로 250 내지 700 nm 두께의 P형 실리콘이며, 소오스/드레인(340, 350)은 일례로 N형 실리콘이다. 게이트(310)는 일례로 350 nm 두께의 N 형의 폴리실리콘이다. 게이트 절연막(320)은 일례로 15 nm 내지 2 nm 두께의 산화막이다. NMOS 소자(40)는 소오스/드레인(340, 350) 및 게이트(310)의 외부 접속을 위하여 금속 배선(390, 410, 400)을 추가적으로 구비할 수 있으며, 금속 배선(390, 410, 400)과 소오스/드레인(340, 350) 및 게이트(310)의 접촉 특성을 개선하기 위하여 각각 실리사이드(360, 380, 370)를 추가적으로 구비할 수 있다. 금속 배선(390, 410, 400)은 절연막(70)의 콘택 홀에 각각 위치한다.
PMOS 소자(50)는 N-웰(530), 소오스/드레인(540, 550), 게이트(510) 및 게이트 절연막(520)을 포함한다. N-웰(530)은 산화막(20) 위에 위치하며, 일례로 250 내지 700 nm 두께의 N형 실리콘이며, 소오스/드레인(540, 550)은 일례로 P형 실리콘이다. 게이트(510)는 일례로 350 nm 두께의 N 형의 폴리실리콘이다. 게이트 절연막(520)은 일례로 15 nm 내지 2 nm 두께의 산화막이다. PMOS 소자(50)는 소오스/드레인(540, 550) 및 게이트(510)의 외부 접속을 위하여 금속 배선(590, 610, 600)을 추가적으로 구비할 수 있으며, 금속 배선(590, 610, 600)과 소오스/드레인(540, 550) 및 게이트(510)의 접촉 특성을 개선하기 위하여 각각 실리사이드(560, 580, 570)를 추가적으로 구비할 수 있다. 금속 배선(590, 610, 600)은 절연막(70)의 콘택 홀에 위치한다.
이 구조는 현재 저전력용으로 채용이 확산되고 있는 SOI CMOS 소자와 같은 기판에 RF 및 아날로그 성능이 우수한 HBT를 함께 탑재할 수 있다는 장점이 있으며, HBT 소자구조를 수평화 함으로써 CMOS 소자와 보조를 맞추어 소자크기를 축소하여 고밀도화 할 수 있다는 장점이 있으며, 또한 종래기술에 비하여 마스크 수를 2장(소자격리, 서브콜렉터) 절감할 수 있다는 장점이 있다.
도 2 내지 18은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 제조 제 조 공정의 단면도를 순서대로 나타낸 것이다.
도 2를 참조하면, SOI 기판을 준비한다. SOI 기판에서 바닥에 위치한 실리콘(1010)은 일례로 6 내지 100 
·cm 정도의 P형 실리콘 일 수 있다. 절연막(1020)은 0.3 내지 2 ㎛ 정도의 산화막이 적당한다. 절연막이(1020) 두꺼운 것이 좋으나 가격이 비싸다. 절연막 위에 위치한 실리콘(1030)은 50 내지 100 nm의 실리콘이 적절하다. 만일 이 실리콘(1030)의 두께가 250 내지 700 nm이면 도 3에 표현된 고정은 생략될 수도 있다. 이 실리콘(1030)을 본 단계에서 열확산이 잘 되지 아니하는 비소(As)로 1018/cm3 으로 도핑하여 N+ 층을 형성할 수 있다. 이 N+ 층이 형성되어 있으면 전류구동력의 한계치가 개선된다. 이후의 공정인 콜렉터 도핑시 인(P)으로 도핑하고 도 6의 필드산화막 성장시 이 인이 하층의 산화막 계면에서 쌓이게(pile-up)함으로써, N+ 층을 형성할 수도 있다.
도 3을 참조하면, SOI 기판 상에 콜렉터 에피층(1040)을 성장한다. 성장은 수 torr의 기압 및 1,100℃의 온도에서 감압기상성장(reduced pressure chemical vapor deposition) 방법으로 수행될 수 있으며, 이 때 사용되는 가스는 SiH2Cl2, GeH4, PH3 및 H2이다. 이 콜렉터 에피층(1040)의 두께는 200 내지 600 nm이다. 이 두께가 얇으면 동작속도가 높아 고주파 소자에 적합하고 두꺼우면 동작속도는 떨어지지만 항복내압이 높아 전력소자에 적합하다. 에피층의 농도는 인(P) 5x1016 내지 2x1017이며 얕을수록 고농도이고 두꺼울수록 저농도이여야 동작속도와 항복내압의 최적화를 달성할 수 있다.
도 4를 참조하면, 콜렉터 에피층(1040) 위에 보호 산화막(1050)을 형성한 후, SiGe HBT의 콜렉터 플러그(Plug)(1060)에 고농도 이온주입과 NMOS 소자의 P-웰(1070)과 PMOS 소자의 N-웰(1080)에 이온주입을 한 후, 보호 산화막(1050)을 제거한다. 보호막은 400℃의 LTO(low temperature oxide deposition) 방법으로 수행되고, 두께는 120 nm이다. 이온주입 조건은 콜렉터 플러그(1060)의 경우 P, 80KeV, 4x1015/cm2, CMOS 소자 쪽의 P-웰(1070)의 경우 BF2, 60KeV, 7.0x10
12/cm2, N-웰(1080)의 경우 P, 125KeV, 1.1x1013/cm2 이다.
도 5를 참조하면, 완충(buffer) 산화막(1090)과 질화막(Si3N4)(1100)을 형성한 다음, 질화막(1100)을 패터닝하여 활성(active) 지역과 비활성 지역인 필드(field) 지역으로 구분한다. 질화막(1100)은 두께가 160 nm 정도이며, LPCVD(low pressure chemical vapor deposition)로 성장된다. 질화막(1100)은 활성지역의 산화를 막는 역할을 한다. 이후의 공정에서 필드 산화막이 성장될 영역(1110)의 질화막은 넓은 영역에 대하여 제거된다. 그러나 이후의 공정에서 SiGe HBT의 콜렉터와 콜렉터 플러그 사이에 위치하게 될 산화막이 성장될 영역(1120)의 질화막은 좁은 영역에 대하여 제거된다. 이는 이후의 공정에서 산소가 이 영역(1120)에 접촉하는 면적을 줄임으로써, 산소의 공급 줄여 산화막 성장을 억제하기 위함이다. 또한 이 영역(1120)은 단수개 또는 복수개의 노출 슬릿(open slit)으로 구성될 수 있다. 이 영역(1120)이 복수개의 노출 슬릿으로 구성되었다 함은 노출 슬릿의 질화막은 제거되고 노출 슬릿 사이의 질화막은 제거되지 아니함을 의미한다. 노출 슬릿의 폭과 간격에 의하여 이후의 공정에서 형성될 산화막의 두께가 조절되며, 그 폭 및 간격은 일례로 0.2 내지 0.5 ㎛일 수 있다.
도 6을 참조하면, 두꺼운 필드 산화막(1130) 및 SiGe HBT의 콜렉터(1150)와 콜렉터 플러그(1060)가 접한 부분 위에 위치하는 산화막(1140)을 성장시킨 후 질화막을 제거한다. 산화막 성장 이전에 소자격리를 더욱 완전하게 하기 위하여 필드 산화막(1130)이 형성되는 지역에 BF2, 70KeV, 5x1013/cm2으로 이온주입을 한다. 산화막(1130,1140)의 성장은 1,000 ℃의 열산화로(furnace)에서 4시간 정도의 열산화 공정에 의하여 수행되며, 산화막의 두께는 650 nm이다. 산화막 성장후에는 질화막은 가열된 인산을 식각액으로 사용하여 시각된다.
도 7을 참조하면, SiGe HBT의 콜렉터(1150) 및 콜렉터 플러그(1060)에 이온주입을 하거나, NMOS 소자와 PMOS 소자의 동작전압(threshold voltage)을 미세조정하기 위하여 P-웰(1070) 및 N-웰(1080)에 이온주입을 한다. SiGe HBT 콜렉터(1150) 및 콜렉터 플러그(1060)에 행하여진 이온주입에 의하여, 항복내압은 3 V 이하로 감소되지만 동작속도는 더욱 개선된다. 따라서 이 이온주입은 초고속 디지털 용으로 사용되거나 고속 아날로그용으로 사용되는 SiGe HBT에 대해서만 수행된다. 이온주입 조건은 HBT 콜렉터(1150) 및 콜렉터 플러그(1060)에는 P, 180KeV, 2x1013/cm2, P-웰(1070)에는 BF2, 80KeV, 7.7x1012/cm2, N-웰(1080)에는 P, 125KeV, 5.5x1011/cm2이다.
도 8을 참조하면, CMOS 소자의 게이트 산화막(1160)을 성장시킨 후, SiGe HBT 콜렉터(1150) 위에 성장된 게이트 산화막을 제거한다. 이 게이트 산화는 850℃의 열산화로에서 1시간 정도의 공정에 의하여 수행되며, 게이트 산화막(1160)의 두께는 게이트 선폭이 0.5 ㎛ 정도인 경우에는 15 nm 정도가 적당하며 게이트 선폭이 수십 나노인 경우에는 2 nm 정도가 적당하다.
도 9를 참조하면, SiGe HBT의 베이스 역할을 하게 될 120 nm 두께의 베이스 에피층(1170)을 성장시킨 후, 그 위에 보호 산화막(1180)을 도포한 후, 필드 산화막(1130) 및 콜렉터(1150)과 콜렉터 플러그(1060) 사이에 위치한 산화막(1140) 위에 위치한 베이스 에피층(1170)에 고농도 이온주입을 수행한다. 이 베이스 에피층(1170)의 성장은 40 nm 두께의 실리콘으로 이루어진 버퍼층을 성장하는 단계, 실리콘에 20 % Ge이 혼합된 40nm 두께의 SiGe 층을 성장하는 단계, 및 40 nm 두께의 실리콘으로 이루어진 캡층을 성장하는 단계로 구성되어 있다. 버퍼층과 캡층은 도핑이 안된 실리콘 층이며, 실질적으로 베이스의 역할을 수행하는 붕소(B)가 도핑된 P+ 층은 SiGe 층내에 위치하며 그 두께는 15 nm 정도이고 그 농도는 5x1019/cm3 정도이다. 이와 같이 P+ 층은 매우 고농도이기 때문에 콜렉터의 내압을 유지하면서도 고속동작이 가능하다. 베이스 에피층(1170)은 수십 torr의 기압, 650 내지 700 ℃의 온도에서 SiH4, GeH4, B2H6 및 H2
가스를 사용하여 감압기상성장(reduced pressure chemical vapor deposition) 방법으로 성장된다. 보호 산화막(1180)은 400℃의 LTO 방법으로 성장되고, 그 두께는 400 nm 정도이다. 그리고 필드 산화막(1130) 및 콜렉터(1150)과 콜렉터 플러그(1060)가 접한 부분 위에 위치한 산화막(1140) 위에 위치한 베이스 에피층(1170)에 고농도 이온주입을 수행하는 이유는 베이스 외부 연결층의 저항을 줄이고, 집적회로 제작시 수동소자로서 고저항체인 베이스 저항체의 안정된 저항값을 확보하기 위함이다.
도 10을 참조하면, SiGe HBT의 베이스 에피층(1170)와 에미터 간의 층간 절연막(1190)을 형성하기 위하여 산화막을 추가로 형성한다. 이 산화막 중에서 CMOS 소자 지역에 위치한 산화막은 불필요하므로 제거되며, 베이스 에피층(1170)과 에미터 사이에 위치한 콘택 홀에 해당하는 부분은 제거된다. 이 층간 절연막(1190)은 400℃의 LTO 방법으로 형성되며, 그 두께는 80 nm 정도이다.
도 11을 참조하면, 폴리실리콘을 도포한 후, 폴리실리콘 층을 패터닝하여 HBT의 에미터(1200)와 CMOS 소자의 게이트(1210)를 만들어 주고, 산화막을 식각하여 CMOS 소자의 게이트(1210) 아래에 위치한 산화막(1190)을 형성한다. 폴리실리콘은 LPCVD방법으로 625℃에서 형성되며, 그 두께는 350 nm정도이다.
도 12를 참조하면, NMOS 소자의 소오스(Source)/드레인(Drain) 지역(1220) 및 PMOS 소자의 소오스/드레인 지역(1230)에 이온주입하여 얕은 소오스/드레인 확장지역(LDD; lightly doped drain)을 형성한 후, SiGe HBT의 활성지역 가장자리에 이온주입하여 베이스 보호층(1240)을 형성한다. 이 소오스/드레인 확장지역은 CMOS 소자의 동작내압을 향상시키고, 핫캐리어 유발을 억제하는 역할을 한다. 베이스 보호층(1240)은 에미터에서 베이스로 주입된 전자의 재결합-소멸을 막아 전류이득을 높혀주는 역할을 한다. 이온주입 조건은 N-LDD의 경우 P, 60KeV, 2.2x1013/cm2, P-LDD의 경우 BF2, 100KeV, 9.0x1012/cm2, 및 베이스 보호층(1240)의 경우 BF
2, 40KeV, 4.0x1014/cm2이다.
도 13을 참조하면, HBT의 에미터 측벽과 NMOS 소자와 PMOS 소자의 게이트 측벽에 200 nm 두께의 스페이서(spacer)(1250)를 형성하는 과정이다. 스페이서(1250)는 HBT의 에미터(1200)와 베이스 에피층(1170) 간 및 CMOS 소자의 게이트(1210)와 소오스/드레인(1220, 1230)간의 절연을 개선하고 항복전압을 높히는 역할을 수행한다. 스페이서(1250)는 LTO 산화막 도포와 수직식각(RIE; reactive ion etching) 방법에 의하여 용이하게 구현된다.
도 14를 참조하면, HBT의 베이스 에피층(1170)을 패터닝하여 베이스(1170)를 형성한 후, 콜렉터 플러그(1060) 위의 산화막을 제거한 후, 베이스(1170) 중 노출된 부분과 소오스/드레인 지역(1220, 1230)에 선택적 에피성장(SEG; selective epi growth)을 수행한다. 베이스 에피층(1170)의 패터닝은 선택적으로 도 10에 표현된 베이스 에피층(1170)의 형성 직후에 이루어질 수도 있다. 선택적 에피성장은 에피층이 폴리실리콘이나 실리콘층 즉, 에미터(1200), 베이스층(1180) 중 노출된 부분, 게이트(1210) 및 소오스/드레인 층(1220, 1230)에는 성장되나, 산화막으로 덮힌 부분에는 성장되지 아니함을 의미한다. 또한, 실리콘 위에 에피층이 성장될 경우에는 실리콘 에피층이 성장되고, 폴리실리콘 위에 에피층이 성장될 경우에는 폴리실리콘이 성장된다. 선택적 에피성장에 의하여, 베이스(1170) 중 노출된 부분의 두께가 두껴워져서, 이 부분의 전기저항을 감소시키며 이후의 공정인 금속 실리사이드 형성 공정이 안정적으로 수행될 수 있다. 또한 CMOS 소자의 소오스/드레인(1220, 1230)의 얕은 접합이 보호될 수 있다. 선택적 에피성장은 수십 torr의 기압, 700 ℃ 정도의 온도에서 SiH2Cl2, HCl 및 H2 가스를 사용하여 수행되며, 성장 두께는 50 nm 정도이다.
도 15를 참조하면, CMOS 소자의 소오스/드레인(1220, 1230)에 고농도 이온주입을 수행한다. 이온주입 조건은 NMOS 소자 소오스/드레인 지역(1220)에서는 P, 80KeV, 8.0x1015/cm2이고, PMOS 소자 소오스/드레인 지역(1230)에서는 BF2
, 80KeV, 3.7x1015/cm2 이다.
도 16을 참조하면, 실리콘과 금속의 화합물인 실리사이드 층(1260)을 형성한다. 실리사이드 층(1260)은 실리사이드용 금속인 Ti 및 TiN을 스파터(sputter) 장비를 사용하여 각각 23 nm 정도 증착한 후, 650℃에서 1차 열처리하여 실리사이드화(TiSi2)하고, 실리사이드가 형성되지 아니한 부분을 화학액으로 부식시켜 제거한 다음, 850℃에서 2차 열처리를 수행하는 방법으로 형성된다. 이 실리사이드 층(1260)의 최종 전기저항은 5 내지 20 
·cm(<-- 맞는지 확인해 주십시요) 정도이다.
실리사이드 층(1260)은 도 14에서 선택적 에피성장이 일어난 곳 즉 실리콘이나 폴리실리콘 층이 노출된 지역에서 형성되며, 산화막으로 덮힌 지역에는 실리사이드가 되지 않는다. 실리사이드의 이러한 특성으로 인하여 이를 특히 살리사이드(Salicide; self algned silicidation)라고 부른다.
도 17을 참조하면, 외부 금속 배선을 위해 층간 절연층(1270)을 도포하고 콘택 홀을 식각으로 뚫는 과정이다. 이 층간 절연막은 400 ℃의 온도에서 LTO 방법으로 형성되며, 두께는 600 nm 정도가 적당한다.
도 18을 참조하면, Ti/TiN/Al 의 금속층을 스파터로 도포하고 패터닝하여 금속 배선층(1280)을 형성한 후, 450 ℃의 온도에서, N2/H2 분위기에서, 30분간 합금화(alloy)를 수행한다. 이 공정에 의하여 최종적으로 SiGe BiCMOS 소자가 형성된다.
이 구조는 현재 저전력용으로 채용이 확산되고 있는 SOI CMOS 소자와 같은 기판에 RF 및 아날로그 성능이 우수한 HBT를 함께 탑재할 수 있다는 장점이 있으며, HBT 소자구조를 수평화 함으로써 CMOS 소자와 보조를 맞추어 소자크기를 축소하여 고밀도화 할 수 있다는 장점이 있으며, 또한 종래기술에 비하여 마스크 수를 2장(소자격리, 서브콜렉터) 절감할 수 있다는 장점이 있다.
본 발명에 의한 SiGe BiCMOS 소자는 전력소모가 개선된다는 장점이 있다.
또한 본 발명에 의한 SiGe BiCMOS 소자는 필요한 마스크 수를 절감하여 공정비용이 감소된다는 장점이 있다.
또한 본 발명에 의한 SiGe BiCMOS 소자는 HBT를 SOI CMOS 소자와 함께 제작할 수 있으며, 그로 인하여 전력 소모를 줄일 수 있다는 장점이 있다.
또한 본 발명에 의한 SiGe BiCMOS 소자는 HBT의 수평 면적과 수직 높이를 감소시켜 소자 밀도를 증가시킬 수 있다는 장점이 있다.
Claims (16)
- 제 1 절연막;상기 제 1 절연막 위에 위치하며, N형 또는 P형 반도체인 콜렉터;상기 제 1 절연막 위에 상기 콜렉터와 동일한 평면상의 측방(lateral)에 위치하고, 상기 콜렉터에 접하며, 상기 콜렉터와 같은 형의 반도체이며 상기 콜렉터보다 고농도로 도핑된 콜렉터 플러그;상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막;상기 콜렉터 위에 위치하고, 상기 제 2 절연막과 접하며, 상기 콜렉터와 다른 형의 반도체인 베이스; 및상기 베이스 위에 위치하며, 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 베이스와 상기 콜렉터가 접한 면 가장자리에 위치하며, 상기 베이스와 같은 형의 반도체이며 상기 베이스보다 고농도로 도핑된 베이스 보호층을 추가적으로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층으로 구성된 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 이미터, 상기 베이스 및 상기 콜렉터 플러그 위에 위치한 제 3 절연막;상기 제 3 절연막의 제 1 콘택 홀에 위치하고 상기 에미터와 접속되며, 전도체인 에미터 배선;상기 제 3 절연막의 제 2 콘택 홀에 위치하고 상기 베이스와 접속되며 전도체인 베이스 배선; 및상기 제 3 절연막의 제 3 콘택 홀에 위치하고 상기 콜렉터 플러그와 접속되며 전도체인 콜렉터 플러그 배선을 추가적으로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 절연막;상기 제 1 절연막 위에 위치하며 N형 또는 P형 반도체인 콜렉터, 상기 제 1 절연막 위에 상기 콜렉터와 동일한 평면상의 측방(lateral)에 위치하고 상기 콜렉터에 접하며 상기 콜렉터와 같은 형이며 상기 콜렉터보다 고농도로 도핑된 반도체인 콜렉터 플러그, 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막, 상기 콜렉터 위에 위치하며 상기 콜렉터와 다른 형의 반도체인 베이스, 및 상기 베이스 위에 위치하며 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 바이폴라 트랜지스터;상기 제 1 절연막 위에 위치하며 P형 반도체인 P-웰, 상기 P-웰의 상단 좌측 및 우측에 각각 위치한 N형 반도체인 제 1 소스 및 제 1 드레인, 상기 P-웰 위에 위치한 제 1 게이트 절연막, 상기 제 1 게이트 절연막 위에 위치한 제 1 게이트를 구비한 NMOS 소자; 및상기 제 1 절연막 위에 위치하며 N형 반도체인 N-웰, 상기 N-웰의 상단 좌측 및 우측에 각각 위치한 P형 반도체인 제 2 소스 및 제 2 드레인, 상기 N-웰 위에 위치한 제 2 게이트 절연막, 상기 제 2 게이트 절연막 위에 위치한 제 2 게이트를 구비한 PMOS 소자를 구비한 것을 특징으로 하는 BiCMOS 소자.
- 제 5 항에 있어서,상기 바이폴라 트랜지스터는 상기 베이스와 상기 콜렉터가 접한 면 가장자리에 위치하며, 상기 베이스와 같은 형의 반도체이며 상기 베이스보다 고농도로 도핑된 베이스 보호층을 추가적으로 포함하는 것을 특징으로 하는 BiCMOS 소자.
- 제 5 항에 있어서,상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층의 다층으로 구성된 것을 특징으로 하는 BiCMOS 소자.
- 제 5 항에 있어서,상기 이미터 상기 바이폴라 트래지스터, 상기 PMOS 소자 및 상기 NMOS 소자 위에 위치한 제 3 절연막;상기 제 3 절연막의 제 1 콘택 홀에 위치하고 상기 에미터와 접속되며 전도체인 에미터 배선;상기 제 3 절연막의 제 2 콘택 홀에 위치하고 상기 베이스와 접속되며 전도체인 베이스 배선;상기 제 3 절연막의 제 3 콘택 홀에 위치하고 상기 콜렉터 플러그와 접속되며 전도체인 콜렉터 플러그 배선;상기 제 3 절연막의 제 4 콘택 홀에 위치하고 상기 제 1 소스와 접속되며 전도체인 제 1 소스 배선;상기 제 3 절연막의 제 5 콘택 홀에 위치하고 상기 제 1 게이트와 접속되며 전도체인 제 1 게이트 배선;상기 제 3 절연막의 제 6 콘택 홀에 위치하고 상기 제 1 드레인과 접속되며 전도체인 제 1 드레인 배선;상기 제 3 절연막의 제 7 콘택 홀에 위치하고 상기 제 2 소스와 접속되며 전도체인 제 2 소스 배선;상기 제 3 절연막의 제 8 콘택 홀에 위치하고 상기 제 2 게이트와 접속되며 전도체인 제 2 게이트 배선; 및상기 제 3 절연막의 제 9 콘택 홀에 위치하고 상기 제 2 드레인과 접속되며 전도체인 제 2 드레인 배선을 추가적으로 포함하는 것을 특징으로 하는 BiCMOS 소자.
- 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서, 상기 제 1 반도체 중 일부의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그를 형성하는 단계;완충 산화막과 질화막을 형성하는 단계;상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계;열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 상기 콜렉터 플러그와 동일한 평면상의 측방(lateral)에 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계;상기 질화막을 제거하는 단계;상기 콜렉터 위에 상기 제 1 반도체와 다른 형의 반도체인 베이스를 형성하는 단계;제 2 절연막을 형성하는 단계; 및상기 제 2 절연막의 콘택 홀을 통하여 상기 베이스와 접속하며, 상기 제 1 반도체와 같은 형의 반도체인 에미터를 형성하는 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 에미터를 형성한 후에 상기 베이스와 상기 콜렉터가 접한 면 가장자리 에 상기 베이스와 같은 형이며 상기 베이스보다 고농도의 도핑이 수행된 베이스 보호층을 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층으로 구성된 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
- 제 9 항에 있어서,제 3 절연막을 형성하는 단계; 및전도체를 증착한 후 패터닝하여 에미터 배선, 베이스 배선 및 콜렉터 플러그 배선을 형성하는 단계를 추가적으로 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
- 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서, 상기 제 1 반도체 중 일부의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그, P형의 도핑이 수행된 P-웰 및 N형의 도핑이 수행된 N-웰을 형성하는 단계;완충 산화막과 질화막을 형성하는 단계;상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계;열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 상기 콜렉터 플러그와 동일한 평면상의 측방(lateral)에 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계;상기 질화막을 제거하는 단계;게이트 산화막을 형성하는 단계;상기 제 1 반도체와 다른 형의 반도체인 베이스 에피층을 증착하는 단계;제 2 절연막을 형성하는 단계;상기 제 1 반도체와 같은 형의 반도체를 증착하고 패터닝한 후, 상기 게이트 산화 및 제 2 절연막을 식각하여 에미터 및 CMOS 소자의 게이트를 형성하는 단계;상기 베이스 에피층을 패터닝하여 베이스를 형성하는 단계;상기 P-웰의 소스/드레인 지역에 저농도의 N형 도핑과, 상기 N-웰의 소스/드레인 지역에 저농도의 P형 도핑을 수행하는 단계;상기 에미터 측벽과 CMOS 소자의 상기 게이트 측벽에 스페이서를 형성하는 단계; 및NMOS 소자의 상기 소오스/드레인 지역에 고농도 N형 도핑과, PMOS 소자의 상기 소오스/드레인 지역에 고농도 P형 도핑을 수행하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 소자 제조 방법.
- 제 13 항에 있어서,상기 에미터, CMOS 소자의 게이트를 형성하는 단계 이후에 상기 베이스와 상기 콜렉터가 접한 면 가장자리에 상기 상기 베이스와 같은 형이며 상기 베이스보다 고농도의 도핑이 수행된 베이스 보호층을 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 BiCMOS 소자 제조 방법.
- 제 13 항에 있어서,상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층으로 구성된 것을 특징으로 하는 BiCMOS 소자 제조 방법.
- 제 13 항에 있어서,실리콘과 금속의 화합물인 실리사이드 층을 형성하는 단계;제 3 절연막을 형성하는 단계; 및전도체를 증착한 후 패터닝하여 에미터 배선, 베이스 배선, 콜렉터 플러그 배선, CMOS 소자의 소오스 배선, 드레인 배선, 게이트 배선, 및 NMOS 소자의 소오스 배선, 드레인 배선, 게이트 배선을 형성하는 단계를 추가적으로 구비하는 것을 특징으로 하는 BiCMOS 소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030082032A KR100554465B1 (ko) | 2003-11-19 | 2003-11-19 | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 |
| US10/872,593 US20050104127A1 (en) | 2003-11-19 | 2004-06-22 | Bipolar transistor, BiCMOS device, and method for fabricating thereof |
| US11/797,071 US7534680B2 (en) | 2003-11-19 | 2007-04-30 | Bipolar transistor, BiCMOS device, and method for fabricating thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030082032A KR100554465B1 (ko) | 2003-11-19 | 2003-11-19 | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050048179A KR20050048179A (ko) | 2005-05-24 |
| KR100554465B1 true KR100554465B1 (ko) | 2006-03-03 |
Family
ID=34567817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030082032A KR100554465B1 (ko) | 2003-11-19 | 2003-11-19 | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050104127A1 (ko) |
| KR (1) | KR100554465B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044325B1 (ko) * | 2008-11-20 | 2011-06-29 | 충북대학교 산학협력단 | 표준 ｃｍｏｓ 공정을 이용한 바이씨모스 소자 및 그 제조방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098090B2 (en) * | 2004-11-15 | 2006-08-29 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device |
| JP4630728B2 (ja) * | 2005-05-26 | 2011-02-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100652426B1 (ko) * | 2005-08-16 | 2006-12-01 | 삼성전자주식회사 | 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법 |
| KR100833491B1 (ko) * | 2005-12-08 | 2008-05-29 | 한국전자통신연구원 | 임베디드 상변화 메모리 및 그 제조방법 |
| JP5543711B2 (ja) * | 2007-12-28 | 2014-07-09 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法および電子デバイス |
| US8395216B2 (en) * | 2009-10-16 | 2013-03-12 | Texas Instruments Incorporated | Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus |
| CN102117795B (zh) * | 2009-12-31 | 2012-09-05 | 上海华虹Nec电子有限公司 | 场氧化隔离工艺中的电极引出结构 |
| CN102738156B (zh) * | 2012-07-16 | 2016-03-30 | 西安电子科技大学 | 一种SiGe基垂直沟道应变BiCMOS集成器件及制备方法 |
| CN102800672B (zh) * | 2012-07-16 | 2015-01-21 | 西安电子科技大学 | 一种应变SiGe HBT垂直沟道BiCMOS集成器件及制备方法 |
| CN102738173B (zh) * | 2012-07-16 | 2015-08-12 | 西安电子科技大学 | 一种应变SiGe回型沟道SOI BiCMOS集成器件及制备方法 |
| CN102800590B (zh) * | 2012-08-24 | 2014-09-10 | 中国科学院上海微***与信息技术研究所 | 一种基于SOI的SiGe-HBT晶体管的制备方法 |
| US10546852B2 (en) * | 2018-05-03 | 2020-01-28 | Qualcomm Incorporated | Integrated semiconductor devices and method of fabricating the same |
| CN110660734B (zh) * | 2018-06-28 | 2022-05-17 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| US11094599B2 (en) * | 2018-06-28 | 2021-08-17 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| CN110660811A (zh) * | 2018-06-28 | 2020-01-07 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
| CN108878459B (zh) * | 2018-07-05 | 2021-06-11 | 北京工业大学 | Soi基单片横向集成hbt和cmos的外延结构及制备方法 |
| FR3091010B1 (fr) * | 2018-12-24 | 2020-12-04 | Soitec Silicon On Insulator | Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655052B2 (ja) * | 1993-10-07 | 1997-09-17 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| JP3075204B2 (ja) * | 1997-02-28 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6548364B2 (en) * | 2001-03-29 | 2003-04-15 | Sharp Laboratories Of America, Inc. | Self-aligned SiGe HBT BiCMOS on SOI substrate and method of fabricating the same |
| JP4262433B2 (ja) * | 2002-02-20 | 2009-05-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR100586737B1 (ko) * | 2003-12-26 | 2006-06-08 | 한국전자통신연구원 | ＳＯＩ 기판 위에 구현된 ＮＭＯＳ 소자, ＰＭＯＳ 소자및 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및 그 제조 방법 |
-
2003
- 2003-11-19 KR KR1020030082032A patent/KR100554465B1/ko not_active IP Right Cessation
-
2004
- 2004-06-22 US US10/872,593 patent/US20050104127A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044325B1 (ko) * | 2008-11-20 | 2011-06-29 | 충북대학교 산학협력단 | 표준 ｃｍｏｓ 공정을 이용한 바이씨모스 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050048179A (ko) | 2005-05-24 |
| US20050104127A1 (en) | 2005-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100586737B1 (ko) | ＳＯＩ 기판 위에 구현된 ＮＭＯＳ 소자, ＰＭＯＳ 소자및 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및 그 제조 방법 | |
| US6900519B2 (en) | Diffused extrinsic base and method for fabrication | |
| KR100554465B1 (ko) | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 | |
| US7465969B2 (en) | Bipolar transistor and method for fabricating the same | |
| US7105415B2 (en) | Method for the production of a bipolar transistor | |
| JP3494638B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20020019560A (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| EP1273036B1 (en) | Method of manufacturing a heterojunction bicmos integrated circuit | |
| US7534680B2 (en) | Bipolar transistor, BiCMOS device, and method for fabricating thereof | |
| KR100741682B1 (ko) | 실리콘 게르마늄 바이시모스 소자의 제조 방법 | |
| US20030107051A1 (en) | Super self -aligned heterojunction biplar transistor and its manufacturing method | |
| US7554174B2 (en) | Bipolar transistor having semiconductor patterns filling contact windows of an insulating layer | |
| US7939854B2 (en) | Semiconductor device with a bipolar transistor and method of manufacturing such a device | |
| EP1754255A1 (en) | Semiconductor device and method of manufacturing such a device | |
| WO2007088494A1 (en) | Semiconductor device and method of manufacturing such a device | |
| US20210210625A1 (en) | Bipolar junction transistor with biased structure between base and emitter regions | |
| KR100580115B1 (ko) | 자기 정렬 쌍극자 반도체 소자 및 제작 방법 | |
| KR100395159B1 (ko) | 규소게르마늄을 이용한 바이씨모스 소자 제조 방법 | |
| KR100400078B1 (ko) | 이종접합 쌍극자 트랜지스터의 제조방법 | |
| JP2004040131A (ja) | 半導体装置及びその製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| US7268376B2 (en) | Bipolar transistor for increasing signal transfer efficiency and method of manufacturing the same | |
| KR20030045941A (ko) | 바이폴라 소자 및 그 제조방법 | |
| JPH11307771A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130205 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140123 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150126 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |