KR100580115B1 - 자기 정렬 쌍극자 반도체 소자 및 제작 방법 - Google Patents

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Abstract

본 발명은 자기 정렬 방식으로 제작된 쌍극자 반도체 소자 및 그 제조 방법으로서, 매립 콜렉터층 위에 실리콘층 및 콜렉터 콘택을 형성하고, 그 위에 산화물층을 형성하는 단계와 산화물층에 외인성(Extrinsic) 베이스 전극을 위한 더미(Dummy) 패턴을 형성하는 단계와 전체 구조물 위에 폴리실리콘층을 형성하는 단계와 이 폴리실리콘층 위에 금속막을 도포하고 이를 열처리하여 폴리사이드를 형성하는 단계와 이 폴리사이드층 중에서 산화물층 위에 형성된 부분을 제거하는 단계와 산화물층을 제거하여 실리콘층을 노출시키는 단계와 노출된 실리콘층과 폴리사이드 위에 에피택시층을 성장시키는 단계와 이 에피택시층 위에 산화막과 질화막을 형성한 후 질화막을 건식 식각하여 스페이서를 형성하는 단계와 상기 전체 구조 위에 포토레지스트를 도포하고 에미터 형성을 위해 포토레지스트를 패터닝하며 이를 마스크로 하여 산화막을 식각하는 단계와 에미터를 형성하고 배선 패턴을 따라 식각을 실시하여, 에미터 전극과 베이스 전극을 형성하는 단계를 포함하며, 본 발명에 의해 제작 공정을 단순화하고 공정의 효용을 높이며, 소자의 특성을 개선할 수 있다.
자기 정렬, CMP, BJT, HBT, 베이스-에미터 간격

Description

자기 정렬 쌍극자 반도체 소자 및 제작 방법{Self-Aligned Bipolar Semiconductor Device and Manufacturing Method of the Same}
도 1 내지 도 8은 본 발명에 의해 쌍극자 반도체 소자를 제작하는 공정을 개략적으로 나타내는 단면도로서,
도 1은 매립 콜렉터층을 형성하고 실리콘 산화물층을 형성한 것을 보여주는 개략 단면도,
도 2는 더미 패턴을 형성한 것을 보여주는 개략 단면도,
도 3은 폴리사이드를 형성하는 방법을 설명하기 위한 개략 단면도,
도 4는 진성 베이스 패턴을 형성하는 방법을 설명하기 위한 개략 단면도,
도 5는 진성 베이스 형성을 위한 에피택시층이 형성된 것을 보여주는 개략단면도,
도 6은 실리콘 질화막과 실리콘 산화막을 형성과정을 설명하기 위한 개략 단면도,
도 7은 포토레지스트로 에미터 형성 부위를 정하는 방법을 설명하기 위한 개략 단면도,
도 8은 에미터 전극과 베이스 전극이 형성된 모습을 보여주는 개략 단면도.
<도면의 주요 부호에 대한 설명>
22 : 매립 콜렉터층 28a : 더미 패턴
32 : 실리사이드층 34 : 폴리사이드
36 : 에피택시층 42 : 질화막 스페이서
46 : 에미터 L : 외인성 베이스와 에미터 사이의 간격
본 발명은 쌍극자 반도체 소자와 그 제작 방법에 관한 것으로서, 더 구체적으로는 CMP(Chemical Mechanical Polishing)를 사용하여 자기 정렬 방식을 구현하는 쌍극자 반도체 소자와 그 제작 방법에 관한 것이다.
초고속 통신 기술의 발달에 따라 고주파 트랜지스터의 개발이 빠른 속도로 진행되고 있다.
일반적으로 쌍극자 접합 트랜지스터(BJT: Biopolar Junction Transistor)는 모스 트랜지스터(MOS TR: Metal Oxide Semiconductor Transistor)에 비해 전류 성능(Current Performance)이 우수하고 동작속도가 빠르며, 이 때문에 최근에는 각 제품의 특정한 부분을 모스 전계 효과 트랜지스터(MOSFET) 대신에 쌍극자 접합 트랜지스터를 사용하는 예가 증가하고 있다.
또한, 이종 접합 쌍극자 트랜지스터(HBT: Heterojuncion Bipolar Transistor)는 제작방법이 약간 복잡하기는 하지만, 종래의 쌍극자 접합 트랜지스터나 MESFET(Metal-Semiconductor Field Effect Transistor) 등과 비교해 볼 때, 고속 특성 및 고주파 특성이 뛰어나다.
이는 이종 접합 쌍극자 트랜지스터에서 베이스와 에미터 영역 사이의 밴드 갭 차이가 베이스에서 에미터로 홀(hole)이 이동하는 것을 억제하여, 에미터 주입(Emitter Injection) 효율과 전류 이득(Current Gain)이 향상되기 때문이다. 특히, 최근 고주파 트랜지스터에 사용되는 SiGe 이종 접합 쌍극자 트랜지스터는 Si보다 밴드 갭이 작은 SiGe로 베이스를 형성해서, 전류 이득과 동작 속도를 개선할 수 있을 뿐만 아니라, 베이스에 불순물 농도를 높여도 전류 이득 값은 감소하지 않고 베이스 저항은 감소하므로 잡음 지수(figure of noise)를 낮출 수 있으며, 동작 전압의 감소로 인해 소비전력도 줄일 수 있다.
쌍극자 접합 트랜지스터나 이종 접합 쌍극자 트랜지스터의 제작에 있어서 중요한 점은 마스크 오정렬(Mask Misalignment)을 시정하고, 베이스와 에미터 사이의 거리를 줄이면, 기생저항 및 기생용량 성분을 제거할 수 있어, 최대 공진 주파수(Maximum Oscillation Frequency, fmax)와 차단 주파수(Cut-Off Frequency, fT)를 증가시킬 수 있다는 것이다.
일반적으로 자기 정렬(Self Align) 방식으로 반도체 소자를 제작하는 경우, 공정을 크게 단순화하여 비용과 시간을 절감할 뿐 아니라, 소자의 크기를 줄일 수 있다. 따라서 자기 정렬 방식으로 쌍극자 트랜지스터를 제작하면, 마스크 공정 없이 소자를 제작하므로, 마스크 오정렬로 인한 문제를 해결할 수 있고, 소자의 크기를 줄일 수 있으므로 소자 간의 거리도 줄어들게 되며, 그에 따라 반도체 소자의 성능을 향상시킬 수 있다.
이와 같이 반도체 소자의 제작에 있어서 자기 정렬 방식을 사용하는 것이 공정의 효율성과 제작된 소자의 성능에 크게 기여함에 따라 이를 효과적으로 구현할 방법이 연구되어 왔으며, 종래 기술에서는 선택적으로 에피택시층을 성장시키거나, 식각률의 차이를 이용하는 방법으로 자기 정렬 방식을 구현하였다.
하지만, 선택적으로 에피택시층을 성장시키는 경우에는 기저층(Substrate)의 특성과 모양에 영향을 받게 되는 문제 외에도, 에피택시층이 성장할수록 에피택시층의 측면이 함께 성장하여 근접한 소자와 단락이 생길 수 있는 문제를 포함한 공정 상의 여러 어려움을 가지고 있었다.
또한, 식각률의 차이를 이용하기 위해서는 선택적으로 산화시키는 과정을 통해 부분적으로 산화되는 영역을 형성하여 식각률의 차이를 만들어야 하지만, 선택적 산화 방법을 이용하는 경우에는, 추가적인 산화 공정이 필요하여 공정이 복잡해지는 문제와 함께, 새의 부리(bird's beak) 현상에 의해 활성 영역이 감소되고, 장시간 열처리 공정에 의해 불순물 농도 분포가 변하게 되며, 선택적으로 산화시키는 과정에서 발생하는 스트레스에 의해 누설전류가 증가하게 된다.
본 발명의 목적은 이러한 문제들을 해결하기 위하여, 쌍극자 트랜지스터를 제작하는 과정에서 CMP 공정을 이용해서 패턴을 형성하는 자기정렬 방식을 구현하고, 이러한 자기 정렬 방식을 통해 베이스 저항의 크기를 줄여서, 차단주파수를 증가시키고 소자의 잡음 지수와 고속 특성 및 고주파 특성을 비롯한 반도체 소자의 특성을 개선하는 데 있다.
이와 같은 발명의 목적을 달성하기 위해, 본 발명은 매립 콜렉터층 위에 실리콘층과 콜렉터 콘택을 형성한 뒤에 그 위에 산화물층을 형성하는 단계와 산화물층에 외인성(Extrinsic) 베이스 전극을 위한 더미(Dummy) 패턴을 형성하는 단계와 그 위에 폴리실리콘층을 형성하는 단계와 이 폴리실리콘층 위에 금속막을 도포하고 이를 열처리하여 폴리사이드를 형성하는 단계와 산화물층 위에 형성된 폴리사이드층을 제거하는 단계와 남아있는 실리콘 산화물층을 제거하여 실리콘층을 노출시키는 단계와 노출된 실리콘층과 폴리사이드 위에 에피택시층을 성장시키는 단계와 에피택시층 위에 산화막과 질화막을 형성한 후 질화막을 건식 식각하여 스페이서를 형성하는 단계와 전체 구조 위에 포토레지스트를 도포하고 에미터 형성을 위해 이를 패터닝한 다음 산화막을 식각하는 단계와 에미터를 형성하고 배선 패턴을 따라 식각하여, 에미터 전극과 베이스 전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 본 발명에 따라 제작된 반도체 소자는 CMP 과정에 의해 형성된 패턴을 따라 트렌치 구조를 만들고 그 내부에 에피택시 성장시킨 진성(intrinsic) 베이스층을 가지며 진성 베이스층 양 옆에 폴리사이드로 형성된 외인성 베이스층을 갖는 구조를 포함한다.
본 발명에서는 종래의 기술과 달리 CMP 과정을 이용한 자기 정렬 방식으로 이종 접합 쌍극자 트랜지스터를 제작한다. 따라서 본 발명에서는 종래 방식에서처럼 기저층의 성질에 영향을 받거나 복잡한 공정으로 수율이 낮아지는 문제를 막을 수 있다.
쌍극자 트랜지스터에서 에미터와 외인성 베이스 사이의 간격은 베이스 저항을 결정하는 요인이 되며, 에미터와 외인성 베이스 사이의 간격이 커져서 베이스 저항이 증가하면, 소자의 최대 차단 주파수가 감소하며 고주파 잡음 특성이 악화된다.
본 발명에서는 CMP 방법을 이용하는 과정에서 에미터와 외인성 베이스 사이의 간격 패턴을 형성하여 조절할 수 있으며, 이 간격을 줄여서 소자의 성능을 향상시킬 수 있다.
도 1 내지 도 8은 본 발명에 의해 자기 정렬된 쌍극자 반도체 소자를 제작하는 공정을 개략적으로 보여주는 단면도들이다. 이하 도면을 참조하여 본 발명에 대해 좀 더 구체적으로 설명한다.
먼저, 도 1에서 보는 것처럼 기판에 매립 콜렉터층(22)를 만든 뒤에 실리콘층(23)과 콜렉터 콘택(24)을 형성하고 그 위에 산화물층(28)을 도포하며, 일반적으로 산화물층(28)은 실리콘 산화물을 이용하여 형성한다. 이때 얕은 트렌치를 이용한 소자 분리 구조(STI : Shallow Trench Isolation)(26)를 통해 쌍극자 반도체 소자의 제작에 필요한 소자 분리 구조를 만든다.
이어서, 도 2와 같이 산화물층(28)을 식각하여, 외인성 베이스를 형성하기 위한 더미 패턴(28a)을 형성한다. 외인성 베이스층의 두께는 산화물층(28)의 두께 등에 의해 결정되며, 이는 베이스 저항의 크기를 결정하는 한 요소로서, 소자의 특성, 예컨대, 차단주파수와 잡음지수 그리고 표면 재결합 전류 및 기생저항과 기생 용량 등에 영향을 미친다. 이들 소자의 특성을 고려하여 산화물층(28)의 두께를 약 2000Å 정도로 하는 것을 바람직한 실시예의 하나로 들 수 있다.
다음으로, 도 3과 같이 산화물층으로 된 더미 패턴(28a)과 실리콘층(23) 및 콜렉터 콘택(24)을 포함한 전체 구조물 위에 폴리실리콘층(30)을 도포하고, 다시 그 위에 금속막을 형성한다. 이어지는 열처리 과정에 의해 금속막과 폴리실리콘층(30)이 열반응하여 실리사이드층(32)을 형성한다.
폴리실리콘층(30) 위에 실리사이드(32)가 적층된 폴리사이드(34)는 이후의 공정에서 외인성 베이스를 형성하며, 폴리실리콘보다 저항이 수십배까지 작은 폴리사이드를 베이스를 형성하는 데 사용함에 따라 베이스 저항을 크게 낮출 수 있다.
바람직한 실시예를 든다면, 폴리실리콘층(30)은 앞서 언급한 산화물층(28)의 두께에 맞춰 약 2000Å 정도 증착하며, 금속막은 열처리과정에서 실리사이드(32)를 형성해야 하므로, 열처리에 적합한 금속 예컨대, 티타늄을 사용한다.
폴리사이드(34) 형성 과정에서, 금속막을 도포하기 전에 폴리실리콘층(30)에 불순물을 주입하여 폴리사이드(34)의 저항을 더욱 낮출 수 있으며, 고주파 특성이 좋은 NPN 형 반도체 소자를 제작하는 경우에는, 베이스층을 형성할 폴리실리콘층(30)에는 P+ 형 불순물을 주입하는 것이 바람직하다.
계속해서, CMP 과정을 통해 더미 패턴(28a)이 드러날 때까지 평탄화 공정을 실시한다. 종래의 자기정렬 방식과 달리 본 발명에서는 CMP 과정을 통해 외인성 베이스와 에미터 사이의 간격을 패터닝한다. 즉, CMP 과정을 통해 더미 패턴(28a) 위에 있는 폴리사이드만을 선택적으로 제거하여 더미 패턴(28a)을 노출시키고 이어 지는 공정에서 이를 진성(intrinsic) 베이스(도 6의 36a) 형성을 위한 패턴으로 활용하므로, 복잡한 과정을 통해 패턴을 형성하지 않아도 된다.
CMP 과정이 끝난 뒤에는, 산화물에 대해 부식성이 뛰어난 플루오르화 수소(HF)를 사용하여 도 4와 같이 산화물층(28a)을 제거하고 트렌치 구조(35)를 형성한다.
다음, 도 5와 같이 에피택시층(36)을 실리콘층(23)과 폴리사이드(34) 위에 성장시킨다. 이 경우, 종래의 방식과 달리 선택적으로 에피택시층을 형성하는 것이 아니므로 기저층(23, 34)의 성질이나 모양에 크게 영향을 받지 않으며, 에피택시층의 측면 문제 또한 고려할 필요가 없다.
이 단계에서, 에피택시층(36)으로 P- 형 불순물이 주입된 실리콘을 성장시키는 경우에는 쌍극자 접합 트랜지스터(BJT)를 제작할 수 있고, SiGe를 에피택시얼 성장시키는 경우에는 이종 접합 쌍극자 트랜지스터(HBT)를 제작할 수 있다.
에피택시층(36)을 성장시킨 뒤에는, 도 6과 같이 트렌치 구조(도 4의 35)내부의 에피택시층만 남기고, 폴리실리콘층(30)과 실리사이드막(32) 위의 에피택시층을 식각하여 진성 베이스(36a)를 형성하며, 그 위에 산화막(38)과 질화막(40)을 차례로 도포한다. 이때 바람직한 실시예의 하나로, 산화막(38)과 질화막(40)은 실리콘 산화물과 실리콘 질화물로 각각 형성하는 경우를 들 수 있으며, 이 경우 진성 베이스층(36a)을 형성하고 있는 실리콘과 실리콘 질화막(40)의 식각비가 크지 않으므로, 실리콘 질화막(40)을 식각하는 과정에서 실리콘 산화막(38)을 완충(Buffer)층으로 사용하게 된다.
계속해서 도 7에서와 같이 질화막(도 6의 40)을 건식 식각하여 에미터 형성을 위한 스페이서(42)를 형성한 뒤 포토레지스트(44)를 도포한다. 포토레지스트(44)는 산화막(38)을 식각하여 에미터 형성 부위를 정하는 과정에서 마스크로 사용됨과 함께, 이 식각 과정에서 외인성 베이스(34) 위에 형성된 산화막(38)이 함께 식각되는 것을 막아준다. 포토레지스트를 통해 산화막(38)을 식각하여 에미터 형성 부위를 규정한 다음, 포토레지스트를 다시 제거한다.
마지막으로, 도 8처럼 에미터(46)를 형성하고, 건식 식각을 반복하여 에미터 전극과 베이스 전극을 형성한다. NPN 형 반도체 소자를 만드는 경우, N+ 형 불순물이 주입된 실리콘을 도포하여 에미터(46)를 형성할 수 있다.
이때 외인성 베이스와 에미터 사이의 간격(L)이 베이스 저항의 크기를 결정하며, 이 간격을 줄여서 베이스 저항을 감소시키면 소자의 차단 주파수와 동작속도를 비롯한 특성들을 개선할 수 있다.
본 발명에 따르면, 외인성 베이스와 에미터 사이의 간격(L)을 마스크를 사용하지 않고, CMP 과정을 이용하여 자기 정렬 방식으로 패터닝할 수 있으며, 더미 패턴(28a)과 산화막(38) 그리고 질화막으로 된 스페이서(42)의 크기를 조절하여 이 간격을 규정할 수 있다.
바람직한 실시예 중 하나를 살펴보면, 더미 패턴(28a)의 두께가 앞서 제시한 것과 같이 약 2000Å 정도인 경우, 산화막(38)과 질화막(40)을 각각 300Å과 700Å으로 형성하였을 때, 스페이서(42)의 폭을 조절하여 외인성 베이스와 에미터 사이의 간격(L)을 50㎚에서 70㎚ 정도로 조절할 수 있다.
지금까지 도면을 참조로 본 발명의 구체적인 구현 방법을 설명하였지만, 이는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 한 설명은 본 발명의 기술적 사상의 범위 내에서 충분히 변형되거나 수정될 수 있다. 예컨대, 앞서 언급한 설명에서 실리사이드를 만들기 위한 금속막의 예로 티타늄을 들었으나, 코발트나 니켈 등의 금속으로도 본 발명의 구현이 가능하며, 바람직한 일실시예로 고주파특성이 좋은 NPN 형 소자를 들어 설명하였으나, 주입되는 불순물의 종류를 바꿔 PNP 형 소자로 구현하는 것도 가능하다.
본 발명에 따르면, 자기 정렬 방식에 의해 쌍극자 반도체 소자를 제작할 수 있어, 공정을 단순화하고, 소자의 특성을 개선할 수 있으며, 종래 기술과 달리 CMP 과정을 통해 외인성 베이스와 에미터 사이의 간격을 패터닝하므로, 종래 기술에서 문제되던 소자의 신뢰성 및 특성의 불균일 문제를 해결할 수 있다..




Claims (5)

  1. 매립 콜렉터층 위에 실리콘층 및 콜렉터 콘택을 형성하고, 그 위에 제1 산화막을 형성하는 단계와
    상기 제1 산화막에 외인성 베이스 전극을 위한 더미 패턴을 형성하는 단계와
    상기 구조 위에 불순물이 주입된 폴리실리콘층을 형성하는 단계와
    상기 폴리실리콘층 위에 금속막을 도포하고 이를 열처리하여 폴리사이드를 형성하는 단계와
    상기 폴리사이드층 중에서 상기 제1 산화막 위에 형성된 부분을 제거하는 단계와
    상기 산화막을 제거하여 상기 실리콘층을 노출시키는 단계와
    상기 노출된 실리콘층과 상기 폴리사이드 위에 에피택시층을 성장시키는 단계와
    상기 에피택시층 위에 제2 산화막과 질화막을 형성한 후 질화막을 건식 식각하여 스페이서를 형성하는 단계와
    상기 전체 구조 위에 포토레지스트를 도포하고 에미터 형성을 위해 포토레지스트를 패터닝한 뒤 이를 마스크로 하여 상기 에피택시층 위에 형성된 제2 산화막을 식각하는 단계와
    상기 구조 위에 에미터를 형성하고 식각 과정을 통해, 에미터 전극과 베이스 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 쌍극자 반도체 소 자의 제작 방법.
  2. 제1 항에서,
    상기 에피택시층은 P- 형 불순물이 주입된 실리콘을 에피택시 성장시켜 형성하는 것을 특징으로 하는 자기 정렬 쌍극자 반도체 소자의 제작 방법.
  3. 제1 항에서,
    상기 에피택시층은 SiGe를 에피택시 성장시켜 형성하는 것을 특징으로 하는 자기 정렬 쌍극자 반도체 소자의 제작 방법.
  4. 제1 항 내지 제3 항 중 어느 하나의 항에 있어서,
    상기 산화막 위의 상기 폴리사이드를 제거하는 단계는 CMP 과정을 통하여 실시하는 것을 특징으로 하는 자기 정렬 쌍극자 반도체 소자의 제작 방법.
  5. 청구항 제1 항의 자기 정렬 방식으로 제작되는 반도체 소자에 있어서,
    CMP 과정에 의해 형성된 패턴을 따라 트렌치 구조를 형성하고, 상기 트렌치 구조 내에 에피택시 성장된 진성 베이스층을 가지며, 상기 진성 베이스층의 양쪽에 폴리사이드로 형성된 외인성 베이스층을 가지는 구조를 포함하는 것을 특징으로 하는 쌍극자 반도체 소자.
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* Cited by examiner, † Cited by third party
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US20080121937A1 (en) * 2006-11-08 2008-05-29 International Business Machines Corporation Heterojunction bipolar transistor with monocrystalline base and related methods
WO2009122346A1 (en) * 2008-04-02 2009-10-08 Nxp B.V. Method of making bipolar transistor
US8946040B2 (en) 2012-01-04 2015-02-03 International Business Machines Corporation SOI lateral bipolar transistor having multi-sided base contact and methods for making same
WO2013116282A1 (en) * 2012-01-31 2013-08-08 Boston Scientific Scimed, Inc. An endoscopic instrument having a cutting tool
US9722057B2 (en) * 2015-06-23 2017-08-01 Global Foundries Inc. Bipolar junction transistors with a buried dielectric region in the active device region
CN111883425B (zh) * 2020-07-16 2022-08-16 上海华虹宏力半导体制造有限公司 应用于hbt器件制造中的刻蚀方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940149B1 (en) * 2004-03-11 2005-09-06 International Business Machines Corporation Structure and method of forming a bipolar transistor having a void between emitter and extrinsic base
US6972443B2 (en) * 2004-04-22 2005-12-06 International Business Machines Corporation Structure and method of forming a bipolar transistor having a self-aligned raised extrinsic base using link-up region formed from an opening therein

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