CN108878459B - Soi基单片横向集成hbt和cmos的外延结构及制备方法 - Google Patents
Soi基单片横向集成hbt和cmos的外延结构及制备方法 Download PDFInfo
- Publication number
- CN108878459B CN108878459B CN201810731856.4A CN201810731856A CN108878459B CN 108878459 B CN108878459 B CN 108878459B CN 201810731856 A CN201810731856 A CN 201810731856A CN 108878459 B CN108878459 B CN 108878459B
- Authority
- CN
- China
- Prior art keywords
- layer
- soi
- cmos
- hbt
- ingaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 title claims description 21
- 239000010703 silicon Substances 0.000 title claims description 21
- 239000012212 insulator Substances 0.000 title abstract description 8
- 239000004065 semiconductor Substances 0.000 title abstract description 6
- 230000000295 complement effect Effects 0.000 title abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 4
- 150000004706 metal oxides Chemical class 0.000 title abstract description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 74
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000000059 patterning Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 230000010354 integration Effects 0.000 claims abstract description 13
- 230000007797 corrosion Effects 0.000 claims abstract description 6
- 238000005260 corrosion Methods 0.000 claims abstract description 6
- 239000003989 dielectric material Substances 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 239000000377 silicon dioxide Substances 0.000 claims description 25
- 229910052681 coesite Inorganic materials 0.000 claims description 23
- 229910052906 cristobalite Inorganic materials 0.000 claims description 23
- 229910052682 stishovite Inorganic materials 0.000 claims description 23
- 229910052905 tridymite Inorganic materials 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 125000005842 heteroatom Chemical group 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims 3
- 239000000463 material Substances 0.000 abstract description 18
- 238000004891 communication Methods 0.000 abstract description 4
- 238000005137 deposition process Methods 0.000 abstract description 2
- 238000000407 epitaxy Methods 0.000 abstract 1
- 230000008901 benefit Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000006872 improvement Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了SOI基单片横向集成HBT和CMOS的外延结构及制备方法，该外延结构由横向集成在同一SOI衬底上的多个GaAs基HBT和多个CMOS构成；制备方法为：在SOI衬底基础上生长InGaAs缓冲层，再在InGaAs缓冲层上依次生长各层得到HBT，在HBT上生长InGaP腐蚀隔离层，然后再经过图案化；在SOI衬底上形成HBT外延结构区和SOI表面Si层，在露出的SOI表面Si层区域，生长CMOS结构；经过相应的外延和材料沉积工艺，可以达到单片横向集成SOI基HBT和CMOS器件的目的。本发明可用于5G通讯中将功放器件和模拟器件实现单芯片集成。
Description
技术领域
本发明涉及半导体器件集成技术领域，尤其涉及SOI基单片横向集成HBT和CMOS的外延结构及制备方法。
背景技术
近几十年来半导体工艺一直通过几何尺寸的不断缩小来提高其性能，不断压缩尺寸不仅对设备和加工技术提出了越来越高的要求，成本越来越高，并且由于硅材料固有特性的限制，硅工艺技术的器件速度已经接近了物理极限，进一步提升器件速度并保持器件线性已经面临极大科学和技术问题，没有好的线性特性，高性能模拟集成电路遇到了速度、精度和性能之间的根本矛盾。
GaAs基HBT器件作为微波元器件具有高频、高速、高功率增益和低噪声系数的特点，因而在微波、毫米波频段有着广泛的应用，大量应用于军事、太空和民用通讯领域，如毫米波雷达、电子战、智能装备、卫星通讯和辐射天文学等。在现代信息***设备中，例如卫星、预警、移动通信、基站等，均要求所采用的模拟集成电路同时具备高速度、高精度、高可靠和低功耗的特性。
CMOS作为一种模拟器件，被广泛应用于模拟电路和数字电路中，由于该器件具有高耐热性，可以稳定工作在较宽的温度范围内，不会造成二次击穿失效，且所需的驱动电路小、开关速度迅速，以上优势使得CMOS广泛应用于智能手机、机电设备以及其他便携式数码电子产品中。
由于RF和微波通信领域的快速发展，GaAs基HBT与Si基CMOS结合技术越来越受到业界的关注，它将HBT的高速、高驱动能力、低噪声同CMOS的低功耗、高集成度优势集成到一起。HBT是此工艺中最关键的核心器件，用于构建电路中的高性能RF和模拟功能。GaAs基础HBT的出现解决了传统的硅双极晶体管面临的困境，它能在相同工作电压条件下同时兼顾高增益、低噪声、高速度，可以做出近乎“完美”的晶体管。
手机的PD模块中集成有独立芯片的HBT器件和CMOS器件，这样不仅增大了封装结构和电路的复杂性，也增加了功耗，人们希望能够把高速HBT器件与模拟器件实现单芯片集成。
目前，HBT器件主要用GaAs基衬底制备，而CMOS器件生长在Si基衬底上，由于GaAs基衬底尺寸较小，制备复杂，价格昂贵。所以，人们希望能够将GaAs基HBT和CMOS集成在同一块衬底上，形成单片集成HBT和CMOS材料结构，SOI作为一种高效集成材料，在很多领域被人们具有独特结构的SOI器件能够有效的抑制体硅器件的不足，充分的发挥硅集成技术的潜力，是保证集成电路产业按照摩尔定律走势进行快速发展一大利器。SOI技术具有高性能ULSI、耐高温高压、抗福照、低压低功耗高集成度等领域具有极其广阔的发展前景,被国际上公认为21世纪的硅集成电路技术。
利用SOI作为衬底，实现HBT和CMOS在单个芯片中的集成是本发明的一个重要价值。
发明内容
针对上述问题中存在的不足之处，本发明提供一种SOI基单片横向集成HBT和CMOS的外延结构及制备方法，以将GaAs基HBT和CMOS集成在同一块衬底上，实现单片横向集成SOI基HBT和CMOS。
为实现上述目的，本发明提供一种SOI基单片横向集成HBT和CMOS的外延结构，该外延结构由横向集成在同一SOI衬底上的多个GaAs基HBT和多个CMOS构成；
所述HBT包括InGaAs缓冲层，所述InGaAs缓冲层生长在所述SOI衬底上，所述InGaAs缓冲层上依次生长有GaAs集电层、GaAs间隔层、GaAs基层、InGaAs异质层、GaAs次发射层、InGaP发射层和InGaAs高掺杂帽层，所述InGaAs高掺杂帽层上生长图案化的InGaP腐蚀隔离层；
所述CMOS包括SiO2层，所述SiO2层生长在所述SOI衬底上，所述SiO2层上沉积有硅栅层；所述CMOS的左右两侧SOI衬底的表面Si层均进行N+型掺杂，形成N型Si掺杂层；
所述CMOS的N型Si掺杂层与所述HBT之间设有介电材料层，所述介电材料层沉积在所述SOI衬底上且与所述HBT等高。
作为本发明的进一步改进，所述InGaAs缓冲层的厚度小于500nm，所述GaAs集电层的厚度为300-700nm，所述GaAs间隔层的厚度为5-10nm，所述GaAs基层的厚度为70-100nm，所述InGaAs异质层的厚度为20-40nm，所述GaAs次发射层的厚度为600-800nm，所述InGaP发射层的厚度为30-50nm，所述InGaAs高掺杂帽层的厚度30-50nm，所述InGaP腐蚀隔离层的厚度为3-5nm。
作为本发明的进一步改进，所述SiO2层的厚度为20-100nm，所述COMS为PD-SOI基CMOS或FD-SOI基CMOS。
本发明还提供一种SOI基单片横向集成HBT和COMS的外延结构的制备方法，包括：
步骤1、在SOI衬底生长InGaAs缓冲层，在InGaAs缓冲层上依次生长GaAs集电层、AGaAs间隔层、GaAs基层、InGaAs异质层、GaAs次发射层、InGaP发射层和InGaAs高掺杂帽层形成HBT，在InGaAs高掺杂帽层上生长图案化的InGaP腐蚀隔离层；
步骤2、将所述HBT进行图案化露出SOI衬底的表面Si层，形成第一沟槽区；
步骤3、在所述第一沟槽区中沉积填充介电材料，形成介电材料层，将所述介电材料层平坦化处理成与所述HBT等高；
步骤4、将所述介电材料层进行图案化露出SOI衬底的表面Si层，形成第二沟槽区；
步骤5、在所述第二沟槽区的SOI衬底上生长SiO2层，在SiO2层上沉积硅栅层；
步骤6、将所述硅栅层和SiO2层进行图案化露出SOI衬底的表面Si层，形成第三沟槽；
步骤7、在所述第三沟槽区中SOI衬底表面的Si层进行N+型掺杂，形成N型Si掺杂层，进行CMOS工艺。
作为本发明的进一步改进，在步骤1中，通过化学气相沉积工艺在SOI层上依次生长InGaAs缓冲层、GaAs集电层、AGaAs间隔层、GaAs基层、InGaAs异质层、GaAs次发射层、InGaP发射层、InGaAs高掺杂帽层和InGaP腐蚀隔离层。
作为本发明的进一步改进，在步骤2、步骤4和步骤6中，通过光刻法进行图案化露出SOI衬底的表面Si层。
作为本发明的进一步改进，在步骤7中，利用高压离子枪对SOI衬底表面的Si层进行N+型掺杂，形成N型Si掺杂层。
与现有技术相比，本发明的有益效果为：
本发明提供的SOI基单片横向集成HBT和CMOS的外延结构，其在SOI衬底基础上生长InGaAs缓冲层，在InGaAs缓冲层上依次生长各层得到HBT，在HBT的InGaAs高掺杂帽层上生长图案化的InGaP腐蚀隔离层；然后在SOI衬底上形成HBT外延结构区和SOI表面Si层，在露出的SOI表面Si层区域，生长CMOS结构；经过相应的外延和材料沉积的工艺，可以达到单片横向集成SOI基HBT和CMOS器件的目的；本发明通过对SOI基HBT和CMOS材料结构的创新设计，在同一外延片结构中，既可以通过工艺实现HBT器件结构，也可以工艺实现PD-SOI基CMOS器件或/与FD-CMOS材料结构，由于材料外延结构的创新，使CMOS器件和HBT器件可以实现了单芯片集成工艺的兼容性，因此增加了电路设计的灵活性，提升了单片电路的性能，可以实现全单片的多功能微波单片集成电路，尤其是实现手机APD模块中多项功能的单芯片集成。
附图说明
图1为本发明一种实施例公开的SOI基单片横向集成HBT和CMOS的外延结构的结构图；
图2为本发明一种实施例公开的HBT的结构图；
图3为本发明一种实施例公开的CMOS的结构图；
图4为本发明一种实施例公开的SOI基单片横向集成HBT和CMOS的外延结构的制备方法的流程图。
图中：
10、SOI衬底；20、HBT；21、InGaAs缓冲层；22、GaAs集电层；23、GaAs间隔层；24、GaAs基层；25、InGaAs异质层；26、GaAs次发射层；27、InGaP发射层；28、InGaAs高掺杂帽层；30、CMOS；31、SiO2层；32、硅栅层；33、N型Si掺杂层；40、介电材料层；50、第一沟槽区；60、第二沟槽区；70、第三沟槽区；80、InGaP腐蚀隔离层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明做进一步的详细描述：
如图1-3所示，本发明提供一种SOI基单片横向集成HBT和CMOS的外延结构，该外延结构由横向集成在同一SOI衬底10上的多个GaAs基HBT 20和多个CMOS 30构成，HBT 20与CMOS 30之间设有实现彼此电隔离的介电材料层40，本发明在图1中给出了3个HBT 20和3个CMOS 30，但在实际操作过程中，经过上述图案化过程，可以形成任何合适数目的HBT 20和CMOS 30；具体的：
如图2所示，本发明的HBT 20包括：InGaAs缓冲层21、GaAs集电层22、GaAs间隔层23、GaAs基层24、InGaAs异质层25、GaAs次发射层26、InGaP发射层27和InGaAs高掺杂帽层28；InGaAs缓冲层21生长在SOI衬底10上，InGaAs缓冲层21上依次生长有GaAs集电层22、GaAs间隔层23、GaAs基层24、InGaAs异质层25、GaAs次发射层26、InGaP发射层27和InGaAs高掺杂帽层28，从而形成HBT 20；InGaAs高掺杂帽层28上生长图案化的InGaP腐蚀隔离层80，即先在InGaAs高掺杂帽层28上生长InGaP腐蚀隔离层80，然后再对其进行图案化处理。其中：
上述方案中，InGaAs缓冲层21的厚度小于500nm，GaAs集电层22的厚度为300-700nm，GaAs间隔层23的厚度为5-10nm，GaAs基层24的厚度为70-100nm，InGaAs异质层25的厚度为20-40nm，GaAs次发射层26的厚度为600-800nm，InGaP发射层27的厚度为30-50nm、InGaAs高掺杂帽层28的厚度30-50nm、InGaP腐蚀隔离层80的厚度为3-5nm。
如图3所示，本发明的CMOS 30包括SiO2层31、硅栅层32和N型Si掺杂层33，SiO2层31生长在SOI衬底10上，即对SOI衬底的表面Si层进行氧化处理得到SiO2层31；SiO2层31上沉积有硅栅层32，CMOS30的左右两侧SOI衬底10的表面Si层均进行N+型掺杂，形成N型Si掺杂层32。其中：
上述方案中，SiO2层31上生长氧化栅层，在氧化栅层上沉积多晶硅栅材料，刻蚀形成硅栅层32；以栅电极为掩膜，刻蚀SiO2层，使两侧未掺杂外延SOI上的Si层露出，并对Si层进行N+型掺杂，形成N型Si掺杂层32。本发明的SiO2层31的厚度为20-100nm，CMOS 30包括PD-SOI基CMOS、FD-SOI基CMOS中的一种或两种；即：当生长SiO2层31时，作为生长过程的一部分会消耗SOI衬底Si层的一部分，因此可以根据减少Si层厚度的多少，形成部分势垒绝缘体上硅(PD-SOI)基CMOS和/或全势垒绝缘体上硅(FD-SOI)衬底CMOS。
如图1所示，本发明在CMOS 30的N型Si掺杂层33与HBT 20之间设有介电材料层40，介电材料层40沉积在SOI衬底10上且与HBT 20等高，即介电材料层40的上表面与InGaP腐蚀隔离层80的上表面处于同一水平面上；其中，介电材料层40可以是氧化物材料层，但应区别于SiO2。
如图4所示(图4中各层的名称参见图1-3所示)，本发明提供一种SOI基单片横向集成HBT和CMOS的外延结构的制备方法，以将HBT和CMOS集成在同一外延片上，实现单片横向集成SOI基HBT和CMOS；包括：
S1、在SOI衬底10上生长InGaAs缓冲层21、GaAs集电层22、GaAs间隔层23、GaAs基层24、InGaAs异质层25、GaAs次发射层26、InGaP发射层27和InGaAs高掺杂帽层28以形成HBT20，在InGaAs高掺杂帽层28上生长图案化的InGaP腐蚀隔离层80；其中：
本发明通过化学气相沉积工艺继续在SOI衬底10上依次生长InGaAs缓冲层21、GaAs集电层22、GaAs间隔层23、GaAs基层24、InGaAs异质层25、GaAs次发射层26、InGaP发射层27、InGaAs高掺杂帽层28和InGaP腐蚀隔离层80。作为一种具体实施例：本发明的制备方法为：在600℃下，在SO衬底的表面Si层上生长一层厚度为450nm的InGaAs缓冲层21，在InGaAs缓冲层21上生长厚度为300nm的GaAs集电层22，在GaAs集电层22上生长厚度为5nm的GaAs间隔层23，在GaAs间隔层23上生长厚度为80nm的GaAs基层24，在GaAs基层24上生长厚度为30nm的InGaAs异质层25，在InGaAs异质层25上生长600nm的GaAs次发射层26，GaAs次发射层26上生长厚度为30nm的InGaP发射层27，在InGaP发射层27上生长厚度为30nm的InGaAs高掺杂帽层28，在InGaAs高掺杂帽层28生长5nm的图案化的InGaP腐蚀隔离层80。
S2、将HBT 20进行图案化露出SOI衬底10的表面Si层，形成第一沟槽区50；其中：
对HBT 20进行图案化并经过刻蚀，以在其中建立第一沟槽区50，第一沟槽区50底层为SOI衬底10的表面Si层；可用任何合适的方式(例如用光刻技术)执行此图案化过程，其中光刻法广义上是指用于在各种媒介之间转移一个或一个以上图案的工艺；在光刻法中，在作为图案转移目标的一个或一个以上层(例如层21-28)上形成感光抗蚀涂层(未图示)，接着，通过将抗蚀涂层暴露到一个或一个以上类型的辐射或光而将其图案化，辐射或光(选择性)地穿过含有图案的***的光刻遮罩“光根据所使用的抗蚀剂的类型而使抗蚀涂层的暴露或未暴露部分变得较可溶或较难溶”接着，使用显影剂移除较可溶的区域，从而留下经图案化的抗蚀剂“经图案化的抗蚀剂接着可充当下方层的遮罩，可对层选择性地进行处理(例如：蚀刻)以将图案转移到其上”。
S3、在第一沟槽区50中沉积填充介电材料，形成介电材料层40，将介电材料层平坦化处理成与HBT 20等高；其中：
在第一沟槽区50中沉积介电层材料(例如氧化物基材料，但不是SiO2材料)，介电材料填充在第一沟槽区50中，从而以及在其中形成的结构区彼此电隔离，介电层材料可能会覆盖HBT 20上的InGaP腐蚀隔离层80；本发明可以通过高压化学气相沉积来形成介电材料层40，接着对介电材料层40进行平坦化处理，例如化学机械抛光以移除InGaP腐蚀隔离层80上多余的介电层材料，并使得第一沟槽区50中介电材料层40与HBT 20在同一高度。
S4、将介电材料层40进行图案化露出SOI衬底10的表面Si层，形成第二沟槽区60；其中：
选用遮盖材料层遮盖不形成第二沟槽区60的区域(未图示)，然后采用如S2所示的方法形成第二沟槽区60，第二沟槽区60底部为SOI衬底表面Si层，Si层厚度为80-120nm。
S5、在第二沟槽区60的SOI衬底上生长SiO2层31，在SiO2层31上沉积硅栅层32；其中：
通过在Si层表面生长20-100nm厚的SiO2层31，举例来说，SiO2层31可通过在1000℃下，经过热氧化处理SOI层表面等工艺形成。当生长SiO2层31时，作为生长过程的一部分会消耗SOI表面Si层的一部分，因此可以根据减少Si层厚度的多少，形成部分势垒绝缘体上硅(PD-SOI)基CMOS与全势垒绝缘体上硅(FD-SOI)衬底CMOS；例如，当制作高压CMOS器件时，需要形成PD-SOI衬底，因此，消耗的表面Si层厚度为20nm以内；当制作低压CMOS器件时，需要形成FD-SOI衬底，因此消耗的表面Si层厚度为75-100nm之间；接着在SiO2层31上沉积厚度为500nm的多晶硅栅材料，刻蚀形成硅栅层32。
S6、将硅栅层32和SiO2层31进行图案化露出SOI衬底的表面Si层，形成第三沟槽区70；其中：
图案化的方法同S2和S4。
S7、在第三沟槽区中SOI衬底表面的Si层进行N+型掺杂，形成N型Si掺杂层，并得到CMOS；其中：
以栅电极为掩膜，刻蚀SiO2层，使两侧未掺杂外延SOI上的Si层露出，利用离子注入法对SOI衬底表面的Si层进行N+型掺杂(例如单晶表面离子注入，利用高压离子枪，把电子打入Si中，通过能量控制，控制掺杂深度和数目)，对Si层进行N+型掺杂，形成N型Si掺杂层33，掺杂浓度可根据CMOS器件类型进行调整。其后可执行硅化、金属化和/或其他后端处理(未图示)，形成CMOS 30。
本发明提供的外延结构考虑到外延生长和器件性能两方面的实际要求，各层厚度、掺杂剂量可在一定范围内，根据具体材料和器件指标进行调整；在满足外延生长可实现的前提下，实现单片横向集成SOI基HBT和CMOS。
本发明提供的SOI基单片横向集成HBT和CMOS的外延结构，其在SOI衬底基础上生长GaAs层，在GaAs层上依次生长各层得到HBT，然后再经过图案化，在SOI衬底上形成HBT外延结构区和SOI表面Si层，在露出的SOI表面Si层区域，生长CMOS结构；经过相应的外延的工艺，可以达到单片集成SOI基HBT和CMOS器件的目的；本发明通过对SOI基HBT和CMOS材料结构的新型设计，在同一外延片结构中，既可以通过工艺实现HBT器件结构，也可以工艺实现PD-SOI基CMOS器件或/与FD-CMOS材料结构，由于材料结构的创新，使CMOS器件和HBT器件可以实现了单芯片集成工艺的兼容性，因此增加了电路设计的灵活性，提升了单片电路的性能，可以实现全单片的多功能微波单片集成电路，尤其是实现手机APD模块中多项功能的单芯片集成。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种SOI基单片横向集成HBT和CMOS的外延结构，其特征在于，该外延结构由横向集成在同一SOI衬底上的多个GaAs基HBT和多个CMOS构成；
所述HBT包括InGaAs缓冲层，所述InGaAs缓冲层生长在所述SOI衬底上，所述InGaAs缓冲层上依次生长有GaAs集电层、GaAs间隔层、GaAs基层、InGaAs异质层、GaAs次发射层、InGaP发射层和InGaAs高掺杂帽层，所述InGaAs高掺杂帽层上生长图案化的InGaP腐蚀隔离层；
所述CMOS包括SiO2层，所述SiO2层生长在所述SOI衬底上，所述SiO2层上沉积有硅栅层；所述CMOS的左右两侧SOI衬底的表面Si层均进行N+型掺杂，形成N型Si掺杂层；
所述CMOS的N型Si掺杂层与所述HBT之间设有介电材料层，所述介电材料层沉积在所述SOI衬底上且与所述HBT等高；
其中，该外延结构制备方法包括：
步骤1、在SOI衬底生长InGaAs缓冲层，在InGaAs缓冲层上依次生长GaAs集电层、AGaAs间隔层、GaAs基层、InGaAs异质层、GaAs次发射层、InGaP发射层和InGaAs高掺杂帽层形成HBT，在InGaAs高掺杂帽层上生长图案化的InGaP腐蚀隔离层；
步骤2、将所述HBT进行图案化露出SOI衬底的表面Si层，形成第一沟槽区；
步骤3、在所述第一沟槽区中沉积填充介电材料，形成介电材料层，将所述介电材料层平坦化处理成与所述HBT等高；
步骤4、将所述介电材料层进行图案化露出SOI衬底的表面Si层，形成第二沟槽区；
步骤5、在所述第二沟槽区的SOI衬底上生长SiO2层，在SiO2层上沉积硅栅层；
步骤6、将所述硅栅层和SiO2层进行图案化露出SOI衬底的表面Si层，形成第三沟槽；
步骤7、在所述第三沟槽区中SOI衬底表面的Si层进行N+型掺杂，形成N型Si掺杂层，进行CMOS工艺。
2.如权利要求1所述的SOI基单片横向集成HBT和CMOS的外延结构，其特征在于，所述InGaAs缓冲层的厚度小于500nm，所述GaAs集电层的厚度为300-700nm，所述GaAs间隔层的厚度为5-10nm，所述GaAs基层的厚度为70-100nm，所述InGaAs异质层的厚度为20-40nm，所述GaAs次发射层的厚度为600-800nm，所述InGaP发射层的厚度为30-50nm，所述InGaAs高掺杂帽层的厚度30-50nm，所述InGaP腐蚀隔离层的厚度为3-5nm。
3.如权利要求1所述的SOI基单片横向集成HBT和CMOS的外延结构，其特征在于，所述SiO2层的厚度为20-100nm，所述COMS为PD-SOI基CMOS或FD-SOI基CMOS。
4.如权利要求1所述的SOI基单片横向集成HBT和CMOS的外延结构，其特征在于，在步骤1中，通过化学气相沉积工艺在SOI层上依次生长InGaAs缓冲层、GaAs集电层、AGaAs间隔层、GaAs基层、InGaAs异质层、GaAs次发射层、InGaP发射层、InGaAs高掺杂帽层和InGaP腐蚀隔离层。
5.如权利要求4所述的SOI基单片横向集成HBT和CMOS的外延结构，其特征在于，在步骤2、步骤4和步骤6中，通过光刻法进行图案化露出SOI衬底的表面Si层。
6.如权利要求5所述的SOI基单片横向集成HBT和CMOS的外延结构，其特征在于，在步骤7中，利用高压离子枪对SOI衬底表面的Si层进行N+型掺杂，形成N型Si掺杂层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810731856.4A CN108878459B (zh) | 2018-07-05 | 2018-07-05 | Soi基单片横向集成hbt和cmos的外延结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810731856.4A CN108878459B (zh) | 2018-07-05 | 2018-07-05 | Soi基单片横向集成hbt和cmos的外延结构及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108878459A CN108878459A (zh) | 2018-11-23 |
| CN108878459B true CN108878459B (zh) | 2021-06-11 |
Family
ID=64299468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810731856.4A Active CN108878459B (zh) | 2018-07-05 | 2018-07-05 | Soi基单片横向集成hbt和cmos的外延结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108878459B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113257808B (zh) * | 2021-05-17 | 2023-04-07 | 成都挚信电子技术有限责任公司 | 一种芯片衬底外延片 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184898A (zh) * | 2011-04-22 | 2011-09-14 | 上海宏力半导体制造有限公司 | 半导体器件制作方法和SiGe HBT晶体管制作方法 |
| CN104319316A (zh) * | 2014-10-31 | 2015-01-28 | 中国科学院上海微***与信息技术研究所 | 高效薄膜晶硅太阳电池及其自主能源芯片集成技术 |
| CN104752952A (zh) * | 2015-03-11 | 2015-07-01 | 北京工业大学 | 一种GaAs基HBT和垂直腔面发射激光器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100554465B1 (ko) * | 2003-11-19 | 2006-03-03 | 한국전자통신연구원 | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 |
-
2018
- 2018-07-05 CN CN201810731856.4A patent/CN108878459B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102184898A (zh) * | 2011-04-22 | 2011-09-14 | 上海宏力半导体制造有限公司 | 半导体器件制作方法和SiGe HBT晶体管制作方法 |
| CN104319316A (zh) * | 2014-10-31 | 2015-01-28 | 中国科学院上海微***与信息技术研究所 | 高效薄膜晶硅太阳电池及其自主能源芯片集成技术 |
| CN104752952A (zh) * | 2015-03-11 | 2015-07-01 | 北京工业大学 | 一种GaAs基HBT和垂直腔面发射激光器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108878459A (zh) | 2018-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4384908B2 (ja) | Ｃｍｏｓ回路と集積されるバイポーラ・トランジスタを形成する方法 | |
| US4309812A (en) | Process for fabricating improved bipolar transistor utilizing selective etching | |
| JP4056226B2 (ja) | 半導体装置 | |
| CN110610936B (zh) | 基于键合的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法 | |
| JPH0493032A (ja) | 半導体装置の製造方法 | |
| CN111029400B (zh) | 具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及其制造方法 | |
| KR100554465B1 (ko) | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 | |
| CN108878459B (zh) | Soi基单片横向集成hbt和cmos的外延结构及制备方法 | |
| CN102800590B (zh) | 一种基于SOI的SiGe-HBT晶体管的制备方法 | |
| US6190984B1 (en) | Method for fabricating of super self-aligned bipolar transistor | |
| CN112236844A (zh) | 硅上氮化镓器件中的寄生电容降低 | |
| CN102800589B (zh) | 一种基于SOI的SiGe-HBT晶体管的制备方法 | |
| CN108878458B (zh) | Soi基单片横向集成phemt和mosfet的外延结构及制备方法 | |
| CN116913782A (zh) | 复合场板结构的ldmos器件制备方法 | |
| CN102290434B (zh) | 带栅下缓冲层结构的金属半导体场效应晶体管及制作方法 | |
| US6803259B2 (en) | Silicon controlled rectifier for sige process, manufacturing method thereof and integrated circuit including the same | |
| JPH1070134A (ja) | ダブルヘテロ構造バイポーラトランジスタデバイスの製造方法 | |
| CN108878368A (zh) | Soi基复合集成hbt和cmos的外延结构及制备方法 | |
| CN108878457B (zh) | Soi基复合集成phemt和mosfet的外延结构及制备方法 | |
| KR100296705B1 (ko) | 이종 접합 쌍극자 소자를 이용한 집적 회로 소자의 제조 방법 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| CN112310188A (zh) | 横向变掺杂终端结构及其制造方法 | |
| KR20040012321A (ko) | 바이 씨 모스 트랜지스터의 제조방법 | |
| CN112993048B (zh) | 一种PiN二极管阵列的制备方法、器件及可重构对称偶极子天线 | |
| US6146956A (en) | PNP lateral bipolar electronic device and corresponding manufacturing process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |