KR100733703B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조 방법이 개시되어 있다. 반도체 소자의 제조 방법은 인접 배치된 한 쌍의 게이트 구조물을 기판상에 형성하는 단계, 게이트 구조물의 사이를 노출하는 마스크 패턴을 형성하는 단계, 마스크 패턴을 식각 마스크로 이용하여 기판 중 게이트 구조물 사이를 식각 하여 포켓을 형성하는 단계, 포켓에 제1 도전형 불순물을 주입하여 포켓의 표면에 제1 도전형 불순물층을 형성하는 단계, 제1 도전형 불순물층의 표면에 제2 도전형 불순물을 주입하여 제1 도전형 불순물층 상에 제2 도전형 불순물층을 형성하는 단계 및 포켓을 절연물로 매립하는 단계를 포함한다. 이로써, 게이트 구조물 사이에 형성된 포켓에 펀치-쓰루 문제를 해결하기 위해 소스 접합 불순물과 반대 타입의 불순물을 이온 주입하여 소오스 접합 전위 장벽을 감소시켜 결과적으로 소오스 및 드레인 사이에서 발생되는 펀치-쓰루 현상을 방지할 수 있고, 안정적인 프로그램 동작 및 소거 동작 역시 원활하게 수행할 수 있는 효과를 갖는다.
펀치-쓰루, 게이트 구조물, 포켓, 마스크 패턴, 불순물

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTRUING THE SAME}
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 일실시예에 의한 반도체 소자의 펀치-쓰루 전압 및 게이트 길이의 관계를 도시한 그래프이다.
도 3은 본 발명의 일실시예에 의한 반도체 소자의 프로그램 전압 및 프로그램 시간의 관계를 도시한 그래프이다.
도 4는 본 발명의 일실시예에 의한 반도체 소자의 소거 전압 및 소거 시간의 관계를 도시한 그래프이다.
도 5 내지 도 9들은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 소오스 및 드레인 사이의 펀치 쓰루(punch-through) 현상을 방지한 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 제조 공정기술의 발전으로 인해 반도체 소자, 예를 들면, 메모리 및 비메모리 소자의 미세화 및 집적화에 많은 문제가 발생 되고 있다. 특히 반도체 소자의 디자인 룰이 급속히 감소 되면서 소오스 및 드레인 사이의 펀치 쓰루 현상이 빈번하게 발생 되어 반도체 소자의 동작 특성 및 성능에 큰 문제점이 발생 되고 있다.
구체적으로, 반도체 소자 중 비메모리 소자의 하나인 플래시 메모리의 경우 소자의 미세화가 특히 급속히 진행되고 있는데, 플래시 메모리의 경우 유효 채널 길이의 감소는 집적도뿐만 아니라 성능 향상에 많은 장점을 갖는다.
즉, 플래시 메모리에서 유효 채널 길이가 감소될 경우, 플래시 메모리 셀을 이루는 플로팅 게이트로 주입되는 캐리어의 효율성 증가로 인해 프로그램 동작 속도가 크게 향상된다.
그러나, 플래시 메모리에서 유효 채널 길이가 감소될 경우, 유효 채널 길이의 감소에 따라 드레인 공핍 영역이 확장되어 소오스의 공핍 영역과 합쳐지게 되고 이로 인해 소오스 및 드레인간 펀치-쓰루 현상이 발생될 수 있다.
결과적으로, 플래시 메모리 유효 채널 길이가 감소되면 셀의 문턱 전압이 크게 감소되어 플래시 메모리 셀의 동작 특성에 큰 영향을 미치는 문제점을 발생한다.
본 발명의 하나의 목적은 유효 채널 길이가 감소되더라도 소오스 및 드레인 간 펀치-쓰루 현상이 발생하지 않는 반도체 소자를 제공한다.
본 발명의 다른 목적은 상기 반도체 소자를 제조하기 위한 반도체 소자의 제조 방법을 제공한다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 소자는 기판상에 인접 배치된 한 쌍의 게이트 구조물, 게이트 구조물의 사이에 형성된 공통 소오스 영역에 형성된 포켓, 포켓의 표면에 이온주입된 제1 도전형 불순물층, 제1 도전형 불순물층의 표면에 배치된 제2 도전형 불순물층 및 포켓을 매립하는 절연물을 포함한다.
또한, 본 발명의 다른 목적을 구현하기 위한 반도체 소자의 제조 방법은 인접 배치된 한 쌍의 게이트 구조물을 기판상에 형성하는 단계, 게이트 구조물의 사이를 노출하는 마스크 패턴을 형성하는 단계, 마스크 패턴을 식각 마스크로 이용하여 기판 중 게이트 구조물 사이를 식각 하여 포켓을 형성하는 단계, 포켓에 제1 도전형 불순물을 주입하여 포켓의 표면에 제1 도전형 불순물층을 형성하는 단계, 제1 도전형 불순물층의 표면에 제2 도전형 불순물을 주입하여 제1 도전형 불순물층 상에 제2 도전형 불순물층을 형성하는 단계 및 포켓을 절연물로 매립하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것 이다.
반도체 소자( Semiconductor Device )
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 게이트 구조물(20), 포켓(30), 제1 도전형 불순물층(40), 제2 도전형 불순물층(50) 및 절연물(60)을 포함한다.
본 실시예에서, 반도체 소자(100)는, 예를 들어, 프로그램 및 소거 동작에 의하여 정보를 저장할 수 있는 NOR형 플래시 메모리이다.
게이트 구조물(20)은 기판(10) 상에 형성된다. 본 실시예에서, 게이트 구조물(20)은 기판(10) 상에 한 쌍이 인접하게 배치된다. 본 실시예에서, 기판(10)은 실리콘 기판이며, P형 불순물로 도핑된 P형 실리콘 기판일 수 있다.
게이트 구조물(20)은 터널 산화막 패턴(22), 상기 터널 산화막 패턴(22) 상에 배치되며 캐리어가 저장 또는 방전되는 플로팅 게이트(24), 플로팅 게이트(24) 상에 배치되며 산화막-질화막-산화막으로 이루어진 ONO 패턴(26) 및 ONO 패턴(26) 상면에 배치된 콘트롤 게이트(28)를 포함한다.
본 실시예에서, 기판(10) 상에 형성된 한 쌍의 게이트 구조물(20)의 사이는 공통 소오스 영역이 형성되고, 한 쌍의 게이트 구조물(20)의 바깥쪽에는 드레인 영역이 각각 형성되고, 각 게이트 구조물(20)의 하부에는 게이트 채널이 형성된다.
본 실시예에서, 터널 산화막 패턴(22)의 두께는 93Å, ONO 패턴(26)의 두께는 147Å, 접합깊이는 0.11㎛, 게이트 채널의 길이는 0.187㎛, 유효 채널 길이는 0.08㎛이며, 상술된 게이트 구조물의 치수는 본 발명에 의한 반도체 소자를 시뮬레 이션할 때 동일하게 사용된다.
한편, 한 쌍의 게이트 구조물(20)의 사이에 배치된 공통 소오스 영역에는 포켓(30)이 형성된다. 본 실시예에서 공통 소오스 영역에 형성된 포켓(30)은 공통 소오스 영역의 일부를 식각하여 형성된 홈 형상을 갖는다.
제1 도전형 불순물층(40)은 포켓(30)의 표면에 형성된다. 본 실시예에서, 제1 도전형 불순물층(40)은 P형 불순물을 포함한다. 구체적으로, 포켓(30)의 표면에는 제1 도전형 불순물인 BF+ 이온이 주입되어 제1 도전형 불순물층(40)을 형성한다.
본 실시예에서, 제1 도전형 불순층(40)에 포함된 제1 도전형 불순물의 이온 개수는 매우 중요하다. 제1 도전형 불순물의 이온 개수가 많거나 적을 경우 펀치-쓰루 현상을 제어하기 어렵기 때문이다. 적정 제1 도전형 불순물의 개수는 4E15 ~ 6E16이고, 이온 주입 에너지는 40Kev ~ 60Kev일 수 있다.
본 실시예에서, 제1 도전형 불순물층(40)은 소오스의 접합 전위장벽을 감소시켜 드레인 공핍 영역이 소스 공핍 영역까지 확장되는 것을 억제하여 펀치-쓰루 전압의 감소를 방지한다. 즉, 제1 도전형 불순물층(40)은 펀치-쓰루를 발생하는 임계 전압의 감소를 방지하여 반도체 소자가 프로그램 동작 또는 소거 동작을 수행하기 위한 전압 범위에서 펀치-쓰루 현상이 발생되는 것을 방지할 수 있다.
제2 도전형 불순물층(50)은 포켓(30)에 형성된 제1 도전형 불순물층(40)의 상면에 형성된다. 제2 도전형 불순물층(50)은 N형 불순물을 포함한다. 구체적으로, 제1 도전형 불순물층(40)의 표면에는 제2 도전형 불순물인 As+ 이온이 주입되어 제 2 도전형 불순물층(50)이 형성된다.
본 실시예에서, 제2 도전형 불순물층(50)에 포함되는 제2 도전형 불순물의 이온 개수는 1E15 ~ 3E15일 수 있고, 이온 주입 에너지는 10Kev ~ 30Kev일 수 있다.
절연물(60)은 포켓(30)을 매립하며 절연물(60)은 산화물 또는 질화물을 포함할 수 있다.
도 2는 본 발명의 일실시예에 의한 반도체 소자의 펀치-쓰루 전압 및 게이트 길이의 관계를 도시한 그래프이다. 도 3은 본 발명의 일실시예에 의한 반도체 소자의 프로그램 전압 및 프로그램 시간의 관계를 도시한 그래프이다. 도 4는 본 발명의 일실시예에 의한 반도체 소자의 소거 전압 및 소거 시간의 관계를 도시한 그래프이다.
본 실시예에 의한 반도체 소자인 플래시 메모리는 NOR형 일 수 있고, 플래시 메모리 셀이 동작은 채널 열전자 주입 방식으로 프로그래밍하고, F-N 터널링 방식을 이용하여 소오스와 기판을 통해 소거한다.
도 1을 다시 참조하면, 플래시 메모리 셀의 프로그래밍 동작은 플로팅 게이트(24)에 전자를 저장하여 플래시 메모리 셀의 문턱 전압을 초기 문턱전압으로부터, 예를 들어, 약 7[V] 정도로 증가시킴으로써 이루어진다. 구체적으로, 콘트롤 게이트(28)에 약 9.5[V], 드레인에 약 4.2[V]를 인가하고 공통 소오스 영역 및 기판(10)에 0[V]를 인가하면, 채널 열전자 중 일부가 게이트 전계에 의해 터널 산화막 패턴(22)을 통해 플로팅 게이트(24)에 저장되어 플래시 메모리 셀의 프로그래밍 이 수행된다.
따라서, 본 발명에 의한 반도체 소자인 플래시 메모리 셀의 드레인에 약 4,2[V], 보다 구체적으로 최대 4.6[V] 정도의 전압이 인가되었을 때, 공통 소오스 영역 및 드레인 사이에 펀치-쓰루가 발생되지 않아야 프로그래밍이 가능하다.
도 2를 참조하면, 도 2의 A 그래프는 종래 기술에 의한 반도체 소자의 게이트 길이에 따른 펀치-쓰루가 발생된 전압의 관계를 나타내고, 도 2의 B 그래프는 본 발명에 의한 반도체 소자의 게이트 길이에 따른 펀치-쓰루가 발생된 전압의 관계를 나타낸다.
도 2에서, 종래 기술에 의한 반도체 소자의 게이트 길이 및 본 발명에 의한 반도체 소자의 게이트 길이를 각각 0.187㎛로 설정할 경우, 종래 기술에 의한 반도체 소자에서 펀치-쓰루 현상이 발생되는 전압은 4[V] 이하이고, 보다 정확하게는 약 3.8[V] 정도이다. 즉, 종래 기술에 의한 반도체 소자에서는 4[V] 이하에서 펀치-쓰루 현상이 발생되고, 이로 인해 종래 플래시 메모리 셀에 프로그래밍하기 위해 드레인에 약 4.2[V]의 전압을 인가할 경우 프로그래밍 동작 특성이 크게 저하될 수 밖에 없다.
반면, 본원발명에 의하여 포켓(30)을 형성하고, 포켓(30)에 제1 도전형 불순물층(40) 및 제2 도전형 불순물층(50)을 형성할 경우, 본 발명에 의한 반도체 소자의 게이트 길이를 0.187㎛로 설정할 경우, 펀치-쓰루 발생 전압은 4[V] 이상이고, 보다 정확하게는 약 4.8[V] 정도이다. 즉, 본원 발명에 의한 반도체 소자(100)에서는 약 5[V] 에서 펀치-쓰루 현상이 발생 되고, 이로 인해 본원발명에 의한 반도체 소자(100)에서 프로그래밍 동작시 드레인에 약 4.2[V]의 전압을 인가하더라도 프로그래밍 동작 특성에 전혀 영향받지 않는다.
도 3을 참조하면, 도 3에서 그래프 A는 종래 반도체 소자에서 프로그래밍 시간 및 프로그램 전압의 관계를 나타내고 있고, 그래프 B는 본 발명에 의한 반도체 소자(100)에서 프로그래밍 시간 및 프로그램 전압의 관계를 나타내고 있는 바, 본 발명에 의한 반도체 소자(100)에서의 프로그래밍 전압은 종래 반도체 소자에서의 프로그래밍 전압과 약 0.7[V] 정도 높지만 프로그램 특성은 실질적으로 거의 유사하다.
한편, 도 1을 다시 참조하면, 플래시 메모리 셀의 소거 동작은 플로팅 게이트에 저장된 전자를 방전시켜 플래시 메모리 셀의 문턱 전압을 초기 문턱 전압으로 낮춤으로써 수행된다. 이를 구현하기 위하여 드레인을 플로팅 시키고 공통 소오스 영역 및 기판(10)에 약 7.7[V]를 인가하고 콘트롤 게이트(28)에 -9.1[V]를인가하면, 플로팅 게이트(24) 및 공통 소오스 영역 사이의 전압 차에 의하여 터널 산화막을 통한 F-N 터널링 효과로 인해 플로팅 게이트 내에 저장된 전하가 공통 소오스 영역으로 방전되어 소거가 이루어진다.
도 4는 본 발명에 의한 반도체 소자 및 종래 반도체 소자의 소거 시간에 따른 소거 전압을 도시하고 있으며, 그래프 A는 종래 반도체 소자에서의 소거 시간에 따른 소거 전압을 도시하고, 그래프 B는 본 발명에 의한 반도체 소자(100)에서의 소거 시간에 따른 소거 전압을 도시하고 있다.
그래프 A 및 B를 참조하면, 종래 기술에 의한 반도체 소자 및 본 발명에 의 한 반도체 소자(100)의 특정 소거 시간에서의 소거 전압의 편차는 약 0.5[V]로 본 발명에 의한 반도체 소자(100) 및 종래 기술에 의한 반도체 소자의 소거 특성은 실질적으로 동일하다.
상술한 바에 의하면, 한 쌍의 게이트 구조물(20)들 사이에 형성된 공통 소오스 영역에 포켓을 형성하고, 포켓에 제1 도전형 불순물층 및 제2 도전형 불순물층을 형성함으로써 반도체 소자의 프로그램 동작 및 소거 동작에 필요한 전압을 드레인에 인가하여도 펀치-쓰루 현상이 발생되지 않도록 한다. 이에 더하여 본 발명에서는 공통 소오스 전극에 제1 및 제2 도전형 불순물을 형성하더라도 프로그램 특성 및 소거 특성에는 큰 영향을 미치지 않도록 하여 반도체 소자의 특성을 크게 개선하는 효과를 갖는다.
반도체 소자의 제조 방법( Method of Manufacturing the Semiconductor Device )
도 5 내지 도 9는 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 5를 참조하면, 기판(10) 상에는 인접하게 배치된 한 상의 게이트 구조물(20)이 형성된다.
본 실시예에서, 기판(10)은 실리콘 기판이고, 기판(10) 상에 형성된 게이트 구조물(20)을 형성하기 위해서는 기판(10) 상에 터널 산화막, 터널 산화막 상에 폴리 실리콘으로 이루어진 플로팅 게이트막, 산화막-질화막-산화막으로 이루어진 ONO 막 및 ONO막 상에 폴리 실리콘으로 이루어진 콘트롤 게이트막을 형성한다.
이어서, 터널 산화막, 플로팅 게이트막, ONO막 및 콘트롤 게이트막을 형성한 후, 콘트롤 게이트막 상에 포토레지스트 필름을 형성한 후 패터닝하여 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용하여 터널 산화막, 플로팅 게이트막, ONO막 및 콘트롤 게이트막을 형성한 후, 콘트롤 게이트막을 순차적으로 식각하여, 터널 산화막 패턴(22), 플로팅 게이트(24), ONO 패턴(26) 및 콘트롤 게이트(28)를 형성하여 상호 인접한 한 쌍의 게이트 구조물(20)들을 형성한다.
도 6을 참조하면, 기판(10) 상에 상호 인접한 한 쌍의 게이트 구조물(20)들을 형성한 후, 게이트 구조물(20)들 사이를 노출하는 마스크 패턴(29)을 형성한다. 이때, 마스크 패턴(29)은 게이트 구조물(20)의 콘트롤 게이트(28)의 절반 정도를 노출한다. 본 실시에에서, 마스크 패턴(29)은, 예를 들어, 포토레지스트 패턴일 수 있다.
도 7을 참조하면, 마스크 패턴(29)이 형성된 후, 마스크 패턴(29)을 식각 마스크로 이용하여 기판(10) 중 마스크 패턴(29)에 의하여 노출된 부분은 식각되고, 이로 인해 기판(10) 중 마스크 패턴(29)에 의하여 노출된 부분에는 포켓(30)이 형성된다.
도 8을 참조하면, 기판(10)에 포켓(30)을 형성한 후, 마스크 패턴(29)을 이온 주입 마스크로 이용하여 기판(10) 중 마스크 패턴(29)에 의하여 노출된 포켓(30)에는 제1 도전형 불순물을 고농도 이온 주입하여 제1 도전형 불순물층(40)을 형성한다. 본 실시예에서, 제1 도전형 불순물은 P형 불순물이고, 예를 들어, BF+ 이온일 수 있다. 본 실시예에서, 제1 도전형 불순물은 기판(10)의 표면에 대하여 실질적으로 수직한 방향으로 이온 주입되고, 제1 도전형 불순물의 이온 개수는 4E15 ~ 6E16이고, 이온 주입 에너지는 40Kev ~ 60Kev이다.
포켓(30)에 제1 도전형 불순물층(40)이 주입된 후, 기판(10)은 어닐링 공정 등을 통해 어닐링되어 기판(10)의 손상을 치유 및 제1 도전형 불순물을 열확산시킨다.
도 9를 참조하면, 포켓(30)에 제1 도전형 불순물층(40)이 형성된 후, 마스크 패턴(29)을 이온 주입 마스크로 이용하여 기판(10) 중 마스크 패턴(29)에 의하여 노출된 포켓(30)에는 제2 도전형 불순밀이 고농도로 주입되어 제2 도전형 불순물층(50)을 형성한다. 본 실시에에서, 제2 도전형 불순물은 N형 불순물이고, 예를 들어, As+ 이온일 수 있다. 본 실시예에서, 제2 도전형 불순물은 기판(10)의 표면에 대하여 경사지게 경사 이온 주입된다. 제2 도전형 불순물의 이온 개수는 1E15 ~ 3E15개이고, 이온 주입 에너지는 10Kev ~ 30Kev일 수 있다.
도 1을 다시 참조하면, 포켓(30)에 제2 도전형 불순물층(60)이 형성된 후, 포켓(30)에는 산화물 또는 질화물인 절연물(60)이 배치되고, 기판(10) 상에 형성된 마스크 패턴(29)이 제거되어 반도체 소자(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 게이트 구조물 사이에 형성된 포켓에 펀치-쓰루 문제를 해결하기 위해 소스 접합 불순물과 반대 타입의 불순물을 이 온 주입하여 소오스 접합 전위 장벽을 감소시켜 결과적으로 소오스 및 드레인 사이에서 발생되는 펀치-쓰루 현상을 방지할 수 있고, 안정적인 프로그램 동작 및 소거 동작 역시 원활하게 수행할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 기판상에 인접 배치된 한 쌍의 게이트 구조물;
    상기 게이트 구조물의 사이에 형성된 공통 소오스 영역에 형성된 포켓;
    상기 포켓의 표면에 이온주입된 제1 도전형 불순물층;
    상기 제1 도전형 불순물층의 표면에 배치된 제2 도전형 불순물층; 및
    상기 포켓을 매립하는 절연물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 도전형 불순물층은 BF+ 이온을 포함하고, 상기 제2 도전형 불순물층은 As+ 이온을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 도전형 불순물의 이온 개수는 4E15 ~ 6E16이고, 이온 주입 에너지는 40Kev ~ 60Kev이고, 상기 제2 도전형 불순물의 이온 개수는 1E15 ~ 3E15개이고, 이온 주입 에너지는 10Kev ~ 30Kev인 것을 특징으로 하는 반도체 소자.
  4. 인접 배치된 한 쌍의 게이트 구조물을 기판상에 형성하는 단계;
    상기 게이트 구조물의 사이를 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판 중 상기 게이트 구조물 사이를 식각하여 포켓을 형성하는 단계;
    상기 포켓에 제1 도전형 불순물을 주입하여 상기 포켓의 표면에 제1 도전형 불순물층을 형성하는 단계;
    상기 제1 도전형 불순물층의 표면에 제2 도전형 불순물을 주입하여 상기 제1 도전형 불순물층 상에 제2 도전형 불순물층을 형성하는 단계; 및
    상기 포켓을 절연물로 매립하는 단계를 포함하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 제1 도전형 불순물은 P형 불순물이고, 상기 제2 도전형 불순물은 N형 불순물인 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서, 상기 제1 도전형 불순물은 BF+ 이온이고, 상기 제2 도전형 불순물은 As+ 이온인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제4항에 있어서, 상기 제1 도전형 불순물은 상기 기판에 대하여 수직한 방향으로 상기 포켓에 이온주입되고, 상기 제2 도전형 불순물은 상기 기판에 대하여 경사진 방향으로 상기 포켓에 이온주입되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제4항에 있어서, 상기 제1 도전형 불순물의 이온 개수는 4E15 ~ 6E16이고, 이온 주입 에너지는 40Kev ~ 60Kev이고, 상기 제2 도전형 불순물의 이온 개수는 1E15 ~ 3E15개이고, 이온 주입 에너지는 10Kev ~ 30Kev인 것을 특징으로 하는 반도 체 소자 제조 방법.
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