KR100685620B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 기판 상의 소정 영역에 형성된 제 1 웰; 상기 제 1 웰 내의 소정 영역에 형성된 제 2 웰; 및 상기 제 1 웰 내에 상기 제 2 웰과 소정 간격 이격되어 형성된 제 3 웰을 포함하여 반도체 기판을 트리플 웰 이상의 다중 웰 구조로 형성함으로써 항복 전압을 증가시켜 누설 전류를 줄이고, 이로 인해 소거 전압 강하를 방지할 수 있어 소거 동작의 오류를 줄일 수 있는 반도체 소자 및 그 제조 방법이 제시된다.
트리플 웰, 기생 바이폴라 트랜지스터, 누설 전류, 소거, 다중 웰, PNPN

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 제 1 웰
30 : 제 2 웰 40 : 제 3 웰
11 : 반도체 기판 12 : 제 1 웰
13 : 산화막 14 : 질화막
15 : 트렌치 16 : 폴리실리콘막
17 : 불순물 영역 18 : 제 2 웰
19 : 제 3 웰
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 소거시 트리플 웰(triple well) 구조에 의한 기생 바이폴라 트랜지스터에 의해 발생되는 누설 전류를 방지할 수 있는 NAND형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되는데, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 그리고, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변 회로 영역이 존재한다. 또한, 서로 다른 셀 스트링을 구성하며 동일한 워드라인(WL)에 의해 구동되는 셀들이 페이지(page)를 구성하며, 다수의 드레인 선택 트랜지스터의 게이트는 드레인 선택 라인(DSL)에 공통 접속되어 드레인 선택 라인(DSL)의 전위에 따라 구동되고, 다수의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인(SSL)에 공통 접속되어 소오스 선택 라인(SSL)의 전위에 따라 구동된다. 여기서, NAND형 플래쉬 메모리 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트와 게이트 양측의 반도체 기판상에 형성된 접합부로 구성된다.
상기와 같이 구성되는 NAND형 플래쉬 메모리 소자는 전기적인 프로그램/소거(Program/Erase)가 가능한 소자로써 얇은 터널 산화막을 통해 강한 전기장에 의해 전자가 이동하면서 문턱 전압을 변화시켜 프로그램 및 소거 기능을 수행한다.
이러한 NAND형 플래쉬 메모리 소자는 블럭 단위로 소거를 실시하는데, 소거를 위해서는 선택된 셀 블럭의 모든 워드라인에 접지 전압(Vss)을 인가하고, 웰에 20V의 고전압을 인가한다.
상기한 바와 같이 NAND형 플래쉬 메모리 소자는 웰에 20V 정도의 고전압을 인가하여 소거를 실시하기 때문에 셀 영역의 반도체 기판이 트리플 웰(triple well) 구조로 형성되어야 한다. 즉, P형 반도체 기판상에 N웰을 형성하고, N웰상에 P웰을 형성하여 트리플 웰을 형성한다. 이렇게 하면 반도체 기판, N웰 및 P웰 사이에 기생 바이폴라 트랜지스터가 구성된다. 기생 바이폴라 트랜지스터는 웰에 고전압이 인가되지 않은 상태에서는 턴오프 상태를 유지한다. 그러나, 소거를 위해 웰에 20V 정도의 고전압을 인가하게 되면 기생 바이폴라 트랜지스터가 턴온 상태로 되고, 이로 인해 누설 전류가 발생하게되는데, 특히 셀 영역과 주변 회로 영역의 경계에서 누설 전류가 많이 발생하게 된다. 이러한 누설 전류는 소거 전압을 강하(drop)시키는 원인이 되므로 소거 동작 페일을 발생시키게 된다.
본 발명의 목적은 소거시 기생 바이폴라 트랜지스터에 의해 셀 영역과 주변 회로 영역 사이의 누설 전류로 인한 소거 전압 강하를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명에서는 셀 영역의 반도체 기판을 트리플 웰 이상의 다중 웰로 형성한다. 특히, N웰 내에 P웰을 더 형성하여 PNPN 구조의 웰을 형성한다. 이렇게 하면 기존의 PNP 구조에 비해 항복 전압이 증가하게 되고, 이로 인해 누설 전류가 줄어들게 되어 소거 전압 강하를 방지할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 반도체 기판 상의 소정 영역에 형성된 제 1 웰; 상기 제 1 웰 내의 소정 영역에 형성된 제 2 웰; 및 상기 제 1 웰 내에 상기 제 2 웰과 소정 간격 이격되어 형성된 제 3 웰을 포함하여 반도체 기판으로부터 제 1 웰, 제 2 웰, 제 1 웰 및 제 3 웰의 다중 구조를 갖는다.
상기 제 1 웰은 N형 불순물로 형성되고, 상기 제 2 웰 및 제 3 웰은 각각 P형 불순물로 형성된다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상의 소정 영역에 소정의 불순물 이온 주입에 의해 제 1 웰을 형성하는 단계; 상기 제 1 웰이 형성된 상기 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단 계; 상기 트렌치에 폴리실리콘막을 매립하는 단계; 상기 제 1 웰내의 소정 영역에 상기 폴리실리콘막과 연결되도록 불순물 영역을 형성하여 상기 폴리실리콘막과 상기 불순물 영역으로 구성된 제 2 웰을 형성하는 단계; 및 상기 제 1 웰내의 소정 영역에 상기 제 2 웰과 소정 간격 이격되도록 소정의 불순물 이온 주입 공정에 의해 제 3 웰을 형성하는 단계를 포함한다.
상기 제 1 웰은 N형 불순물을 이온 주입하여 형성한다.
상기 트렌치를 형성한 후 어닐링 공정을 실시하는 단계를 더 포함한다.
상기 어닐링 공정은 질소 분위기와 850 내지 1100℃의 온도에서 30분 내지 60분 동안 실시한다.
상기 폴리실리콘막은 P형 불순물이 도핑된 폴리실리콘막이다.
상기 불순물 영역은 P형 불순물을 주입한 후 어닐링 공정을 실시하여 상기 폴리실리콘막의 하부와 연결되도록 형성한다.
상기 제 3 웰은 P형 불순물을 이온 주입하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도로서, P형 반도체 기판(10) 상에 N형의 제 1 웰(20)이 형성되고, 제 1 웰(20) 내의 일부에 P형의 제 2 웰(30)이 형성되며, 제 1 웰(20)내에 제 2 웰(30)과 소정 간격 이격되어 P형의 제 3 웰(40)이 형성된다. 이렇게 하여 반도체 기판(10)으로부터 제 1 웰(20), 제 2 웰(30), 제 1 웰(20) 및 제 3 웰(40)의 다중 웰 구조를 갖는다.
도 2(a) 내지 도 2(e)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(11) 상부에 제 1 감광막(도시안됨)을 형성한 후 반도체 기판(11)의 소정 영역, 예컨데 셀 영역을 노출시키는 마스크를 이용한 사진 및 현상 공정으로 제 1 감광막(도시안됨)을 패터닝한다. 이에 의해 셀 영역의 반도체 기판(11)이 노출된다. 그리고, N형 불순물, 예컨데 인(P) 이온을 소정의 에너지 및 도우즈로 주입하여 제 1 웰(12)을 형성한다. 즉, 제 1 웰(12)은 반도체 기판(11)의 셀 영역에 N형 불순물을 이온 주입하여 형성한다.
도 2(b)를 참조하면, 제 1 웰(12)이 형성된 반도체 기판(11) 상부에 산화막(13) 및 질화막(14)을 형성한다. 질화막(14) 상부에 제 2 감광막(도시안됨)을 형성한 후 소정의 마스크를 이용한 사진 및 현상 공정을 실시하여 제 2 감광막(도시안됨)을 패터닝한다. 여기서, 제 2 감광막(도시안됨)은 이후 식각 공정에서 제 1 웰(12)이 형성된 반도체 기판(11)의 소정 영역이 식각되도록 하기 위해 제 1 웰(12)이 형성된 위치의 질화막(14)이 노출되도록 한다. 패터닝된 제 2 감광막(도시안됨)을 마스크로 질화막(14) 및 산화막(13)을 식각한 후 제 1 웰(12)이 형성된 반도체 기판(11)을 소정의 폭 및 깊이로 식각하여 트렌치(15)를 형성한다.
도 2(c)를 참조하면, 제 2 감광막(도시안됨)을 제거한 후 실리콘의 댕글링 본드(dangling bond)를 제거하기 위한 어닐링 공정을 실시한다. 어닐링 공정은 850 ∼1100℃의 온도와 질소 분위기에서 30분 내지 1시간동안 실시한다. 그리고, 트렌치(15)가 매립되도록 전체 구조 상부에 폴리실리콘막(16)을 형성한다. 폴리실리콘막(16)은 P형 이온, 예컨데 붕소(B) 이온이 10E17∼10E20 ions/㎤의 농도로 도핑된 폴리실리콘막이다.
도 2(d)를 참조하면, 반도체 기판(11) 상부에 잔류하는 산화막(13), 질화막(14) 및 폴리실리콘막(16)을 제거한다. 여기서, 질화막(14)은 인산(H3PO4)를 이용하여 제거하고, 산화막(13)은 HF를 이용하여 제거한다. 그리고, 전체 구조 상부에 제 3 감광막(도시안됨)을 형성한 후 소정의 마스크를 이용한 사진 및 현상 공정으로 제 3 감광막(도시안됨)을 패터닝한다. 여기서, 제 3 감광막(도시안됨)은 폴리실리콘막(16)이 형성된 트렌치(15) 안쪽의 제 1 웰(12)이 노출되도록 패터닝된다. 그리고, P형 이온, 바람직하게는 폴리실리콘막(16)에 도핑된 이온과 동일한 이온, 예컨데 붕소(B) 이온을 200∼500keV의 에너지와 1.0E12∼5.0E14 ions/㎠의 도우즈로 이온 주입한 후 어닐링 공정을 실시하여 제 1 웰(12)내에 불순물 영역(17)을 형성한다. 여기서, 어닐링 공정은 850∼1100℃의 온도와 질소 분위기에서 30분 내지 1시간동안 실시한다. 이렇게 하면 불순물 영역(17)은 폴리실리콘막(16)의 하부와 연결되도록 형성된다. 이에 의해 폴리실리콘막(16) 및 불순물 영역(17)에 의해 P형의 제 2 웰(18)이 형성되고, P형의 제 2 웰(18)에 의해 제 1 웰(12)이 분할된다.
도 2(e)를 참조하면, 제 3 감광막(도시안됨)을 제거한 후 전체 구조 상부에 제 4 감광막(도시안됨)을 형성한다. 소정의 마스크를 이용한 사진 및 현상 공정을 제 4 감광막(도시안됨)을 패터닝한다. 여기서, 제 4 감광막(도시안됨)은 제 2 웰(18)과 소정 간격 이격되어 제 1 웰(12)의 소정 영역이 노출되도록 패터닝된다. 제 4 감광막(도시안됨)을 마스크로 P형 불순물, 예컨데 불소(B) 이온을 주입하여 제 3 웰(19)을 형성한다. 그리고, 제 4 감광막(도시안됨)을 제거한 후 후속 공정을 진행한다.
상술한 바와 같이 본 발명에 의하면 NAND형 플래쉬 메모리 소자에서 반도체 기판을 트리플 웰 이상의 다중 웰 구조로 형성함으로써 항복 전압을 증가시켜 누설 전류를 줄일 수 있고, 이로 인해 소거 전압 강하를 방지할 수 있어 소거 동작의 오류를 줄일 수 있다.

Claims (10)

  1. 반도체 기판 상의 소정 영역에 형성된 제 1 웰;
    상기 제 1 웰 내의 소정 영역에 형성된 제 2 웰; 및
    상기 제 1 웰 내에 상기 제 2 웰과 소정 간격 이격되어 형성된 제 3 웰을 포함하여 상기 반도체 기판으로부터 제 1 웰, 제 2 웰, 제 1 웰 및 제 3 웰의 다중 웰을 갖는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 1 웰은 N형 불순물로 형성되고, 상기 제 2 웰 및 제 3 웰은 각각 P형 불순물로 형성되는 반도체 소자.
  3. 반도체 기판 상의 소정 영역에 소정의 불순물 이온 주입에 의해 제 1 웰을 형성하는 단계;
    상기 제 1 웰이 형성된 상기 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 폴리실리콘막을 매립하는 단계;
    상기 제 1 웰내의 소정 영역에 상기 폴리실리콘막과 연결되도록 불순물 영역을 형성하여 상기 폴리실리콘막과 상기 불순물 영역으로 구성된 제 2 웰을 형성하 는 단계; 및
    상기 제 1 웰내의 소정 영역에 상기 제 2 웰과 소정 간격 이격되도록 소정의 불순물 이온 주입 공정에 의해 제 3 웰을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 제 1 웰은 N형 불순물을 이온 주입하여 형성하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서, 상기 트렌치를 형성한 후 어닐링 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 어닐링 공정은 질소 분위기에서 실시하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 어닐링 공정은 850 내지 1100℃의 온도에서 30분 내지 60분 동안 실시하는 반도체 소자의 제조 방법.
  8. 제 3 항에 있어서, 상기 폴리실리콘막은 P형 불순물이 도핑된 반도체 소자의 제조 방법.
  9. 제 3 항에 있어서, 상기 불순물 영역은 P형 불순물을 이온 주입한 후 질소 어닐링 공정을 실시하여 상기 폴리실리콘막의 하부와 연결되도록 형성하는 반도체 소자의 제조 방법.
  10. 제 3 항에 있어서, 상기 제 3 웰은 P형 불순물을 이온 주입하여 형성하는 반도체 소자의 제조 방법.
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