KR100537273B1 - 반도체 소자 제조방법 - Google Patents
반도체 소자 제조방법 Download PDFInfo
- Publication number
- KR100537273B1 KR100537273B1 KR10-1999-0048431A KR19990048431A KR100537273B1 KR 100537273 B1 KR100537273 B1 KR 100537273B1 KR 19990048431 A KR19990048431 A KR 19990048431A KR 100537273 B1 KR100537273 B1 KR 100537273B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- insulating film
- well region
- forming
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 150000002500 ions Chemical class 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 셀프-아이솔레이션 공정을 이용하여 공정을 간략화시키고, 버즈-빅을 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체 소자 제조방법에 관한 것으로, 기판상에 일정 두께를 갖는 절연막을 형성하는 공정과, 상기 절연막의 소정부위를 소정 깊이로 제거한 후, 제 1 도전형의 불순물 이온을 주입하는 공정과, 상기 절연막의 또다른 소정부위를 소정깊이로 제거한 후 제 2 도전형의 불순물 이온을 주입하는 공정과, 불순물 확산을 통해 제 1 도전형의 웰 영역과 제 2 도전형의 웰 영역을 형성하는 공정과, 상기 제 1, 제 2 도전형의 웰 영역상에 각각 게이트 전극을 형성하는 공정과, 상기 제 1 도전형의 웰 영역상에 형성된 게이트 전극 양측의 기판에 제 2 도전형의 소오스/드레인 불순물 영역을 형성하고, 상기 제 2 도전형의 웰 영역상에 형성된 게이트 전극 양측의 기판에 제 1 도전형의 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 셀프-아이솔레이션(self-isolation)을 이용하여 공정을 간략화하고 버즈-빅(bird's-beak)을 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법에 관한 것이다.
통상, 트랜지스터를 구성하기 위해서는 기판을 액티브 영역과 필드 영역으로 정의한 후, 액티브 영역상에 트랜지스터를 구성하게 된다.
하지만, 액티브 영역은 기판의 소정부분을 인위적으로 아이솔레이션하는 방법으로 정의하였다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 1a 내지 1f는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 절연막(12)을 형성하고, 제 1 절연막(12)상에 제 2 절연막(13)을 차례로 형성한다.
여기서, 제 1 절연막(12)은 산화막이고, 제 2 절연막(13)은 질화막을 사용한다.
도 1b에 도시한 바와 같이, 포토레지스를 이용한 식각 공정으로 상기 제 2 절연막(13)과 제 1 절연막(12)을 선택적으로 제거하여 N웰 영역이 형성될 부위를 노출시킨 후, 이온주입을 실시하여 상기 기판(11)의 소정부위에 N웰 영역(14)을 형성한다.
이후, N웰 영역을 형성하기 위한 마스크를 제거하고, 이번에는 P웰 영역을 형성하기 위한 마스크를 형성한 후, 상기 마스크를 이용한 이온주입으로 기판(11)의 소정부위에 P웰 영역(15)을 형성한 후, 제 2 절연막(13)과 제 1 절연막(12)을 제거한다.
도 1c에 도시한 바와 같이, N웰 영역(14)과 P웰 영역(15)이 형성된 기판(11)상에 제 3 절연막(16)과 제 4 절연막(17)을 순차적으로 형성한다.
상기 제 3 절연막(16)은 산화막을, 제 4 절연막(17)은 질화막을 이용하며, 제 3, 제 4 절연막(16,17)은 필드 절연막을 형성하기 위한 마스크로 사용된다.
도 1d에 도시한 바와 같이, 필드 절연막이 형성될 부위의 기판(11)이 노출되도록 제 4 절연막(17)과 제 3 절연막(16)을 선택적으로 식각한다.
이후, 필드 이온주입 및 산화 공정을 통해 필드 산화막(18)을 성장시킨 다.
이후, 도 1e에 도시한 바와 같이, 후, 상기 제 4 절연막(17)과 제 3 절연막(16)을 제거한다(LOCOS공정).
그리고 N웰 영역(14) 및 P웰 영역(15)의 기판(11)상에 각각 게이트 전극(19,19a)을 형성한다.
그리고, N웰 영역(14)상에 형성된 게이트 전극(19) 양측에 P도전형의 LDD영역(20)을 형성하고, P웰 영역(15)상에 형성된 게이트 전극(19a) 양측에 N도전형의 LDD영역(20a)을 형성한다.
여기서, 상기 P도전형의 LDD영역(20) 및 N도전형의 LDD영역(20a)을 형성하기 위해서는 별도의 마스크 공정을 이용한다.
도 1f에 도시한 바와 같이, 상기 게이트 전극(19,19a) 양측면에 측벽(21)들을 형성한다. 그리고, N웰 영역(14)상에 형성된 게이트 전극(19) 양측에 P도전형의 고농도 불순물 이온주입을 실시하여 P도전형의 소오스/드레인 불순물영역(22)을 형성하고, 상기 P웰 영역(15)상에 형성된 게이트 전극(19a) 양측에는 N도전형의 고농도 불순물 이온주입을 실시하여 N도전형의 소오스/드레인 불순물 영역(22a)을 형성하면, 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
그러나 상기와 같은 종래 기술에 따른 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 필드 산화막을 형성하기 위한 질화막 형성, 포토레지스트 도포, 포토레지스트 패터닝, 질화막 식각등 많은 공정이 필요하다.
둘째, N웰 영역과 P웰 영역을 아이솔레이션 하기 위해, 상기 N웰 영역 및 P웰 영역을 형성한 후에 아이솔레이션 공정을 수행하면, 기판의 핸들링(handling)이 많아져 기판의 오염을 유발하므로 소자의 특성이 불안정해진다.
셋째, 아이솔레이션 공정을 수행하여 필드 산화막을 형성할 경우, 필드 산화막 두께의 거의 50%에 상응하는 버즈-빅이 발생하여 액티브 영역이 감소된다.
따라서, 소오스/드레인 형성시 정션(junction)의 구조가 등방성으로 형성되지 못하므로 리키지(leakage)가 발생하여 소자의 신뢰성을 저하시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 셀프-아이솔레이션 공정을 이용하여 공정을 간략화시키고, 버즈-빅을 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 기판상에 일정 두께를 갖는 절연막을 형성하는 공정과, 상기 절연막의 소정부위를 소정 깊이로 제거한 후, 제 1 도전형의 불순물 이온을 주입하는 공정과, 상기 절연막의 또다른 소정부위를 소정깊이로 제거한 후 제 2 도전형의 불순물 이온을 주입하는 공정과, 불순물 확산을 통해 제 1 도전형의 웰 영역과 제 2 도전형의 웰 영역을 형성하는 공정과, 상기 제 1, 제 2 도전형의 웰 영역상에 각각 게이트 전극을 형성하는 공정과, 상기 제 1 도전형의 웰 영역상에 형성된 게이트 전극 양측의 기판에 제 2 도전형의 소오스/드레인 불순물 영역을 형성하고, 상기 제 2 도전형의 웰 영역상에 형성된 게이트 전극 양측의 기판에 제 1 도전형의 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2e는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 절연막(32)을 소정두께로 형성한다. 이후, 포토공정을 이용하여 P웰 영역이 형성될 부위에 상응하는 상기 절연막(32)을 소정깊이로 식각한 후, P도전형의 이온주입을 실시한다.
여기서, 상기 절연막(32)의 증착두께는 디자인 룰(design rule)을 고려하여 필드 절연막의 특성을 만족할 수 있는 정도의 두께로 증착한다.
도 2b에 도시한 바와 같이, 전면에 포토레지스트(33)을 도포한 후, N웰 영역이 형성될 부위에 상응하는 상기 절연막(32)이 노출되도록 패터닝한다.
패터닝된 포토레지스트(33)을 마스크로 이용한 식각 공정으로 상기 절연막(32)을 소정깊이로 식각한 후, N도전형의 이온주입을 실시한다.
여기서, 상기 절연막(32)을 기판이 노출될 때까지 식각하지 않고 소정 두께로 남기는 것은 이온주입시 기판의 데미지(damage)를 방지하기 위한 버퍼절연막으로 사용하기 위해서이다.
이후. 도 2c에 도시한 바와 같이, 상기 포토레지스트(33) 및 상기 버퍼절연막으로 사용되는 부분의 절연막(32)을 제거한 후, 확산공정을 이용하여 상기 P도전형의 이온이 주입된 부분에 P웰 영역(34)을 형성하고, N도전형의 이온이 주입된 부분에 N웰 영역(35)을 형성한다.
이때, 최초의 증착 두께로 잔존하는 절연막(32)은 필드 절연막(32a)으로 사용된다.
즉, 이상의 공정에 의하면, 필드 산화막(32a)을 형성하기 위한 별도의 공정이 필요치 않고, P웰 영역(34) 및 N웰 영역(35)을 형성하는 공정중에서 셀프 얼라인되는 필드 산화막(32a)이 형성됨을 알 수 있다.
도 2d에 도시한 바와 같이, P웰 영역(34) 및 N웰 영역(35)의 기판상에 게이트 절연막을 개재하여 각각 게이트 전극(36,36a)을 형성한다.
이후, P웰 영역(34)의 기판상에 형성된 게이트 전극(36) 양측의 기판내에 N도전형의 이온주입을 실시하여 N도전형의 LDD영역(37)을 형성하고, N웰 영역(35)의 기판상에 형성된 게이트 전극(36a) 양측의 기판내에 P도전형의 이온주입을 실시하여 P도전형의 LDD영역(37a)을 형성한다.
이어서, 도 2e에 도시한 바와 같이, 상기 게이트 전극(36,36a)을 포함한 필드 절연막(32a)상에 절연막을 증착한 후, 에치백 공정을 진행하여 각각의 측면에 측벽(38)들을 형성한다.
이후, 상기 P웰 영역(34)의 기판상에 형성된 게이트 전극(36) 양측의 기판내에 고농도의 N도전형의 불순물 이온주입을 실시하여 LDD구조를 갖는 N도전형의 소오스/드레인 불순물 영역(39)을 형성하고, N웰 영역(35)의 기판상에 형성된 게이트 전극(36a) 양측의 기판내에 고농도의 P도전형의 불순물 이온주입을 실시하여 LDD구조를 갖는 P도전형의 소오스/드레인 불순물 영역(39a)을 형성하면, 본 발명의 반도체 소자 제조공정이 완료된다.
여기서, N도전형의 LDD영역(37)을 형성하기 위해서는 N웰 영역(35)을 마스킹하고, 반대로 P도전형의 LDD영역(37a)을 형성하기 위해서는 P웰 영역(34)을 마스킹하여야 한다.
즉, 각 도전형의 LDD영역을 형성하기 위한 별도의 마스크 공정이 필요하며, 이는 소오스/드레인 불순물 영역을 형성하는 경우에도 마찬가지로 별도의 마스크 공정이 필요하다.
이상에서 상술한 바와 같이, 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
첫째, 필드 산화막을 형성하기 위한 별도의 공정이 필요치 않고 N,P웰 영역을 정의할 때 자동적으로 형성되므로 공정이 보다 간략화된다.
따라서, 기판의 핸들링(handling)이 감소되어 기판의 오염을 최소화할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.
둘째, 열 산화 공정에 의해 필드 산화막이 형성되는 것이 아니므로 필드 산화막의 버즈-빅을 최소화하여 리키지를 감소 및 액티브 영역을 최대한 확보할 수 있다.
셋째, 버즈-빅을 최소화하므로써, 서브 마이크론 디자인(sub-micron design) 룰(rule)이 적용되는 제품에 적합하며 공정이 간략화로 인해 코스트를 절감시키는 효과가 있다.
도 1a 내지 1f는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2e는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 절연막
32a : 필드 산화막 33 : 포토레지스트
34 : P웰 영역 35 : N웰 영역
36,36a : 게이트 전극 37 : N도전형의 LDD영역
37a : P도전형의 LDD 영역 38 : 측벽
39 : N도전형의 소오스/드레인 불순물 영역
39a : P도전형의 소오스/드레인 불순물 영역
Claims (3)
- 기판상에 일정 두께를 갖는 절연막을 형성하는 공정과,상기 절연막의 소정부위를 소정 깊이로 제거한 후, 제 1 도전형의 불순물 이온을 주입하는 공정과,상기 절연막의 또다른 소정부위를 소정깊이로 제거한 후 제 2 도전형의 불순물 이온을 주입하는 공정과,불순물 확산을 통해 제 1 도전형의 웰 영역과 제 2 도전형의 웰 영역을 형성하는 공정과,상기 제 1, 제 2 도전형의 웰 영역상에 각각 게이트 전극을 형성하는 공정과,상기 제 1 도전형의 웰 영역상에 형성된 게이트 전극 양측의 기판에 제 2 도전형의 소오스/드레인 불순물 영역을 형성하고, 상기 제 2 도전형의 웰 영역상에 형성된 게이트 전극 양측의 기판에 제 1 도전형의 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 절연막을 필드 산화막으로 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 도전형의 소오스/드레인 불순물 영역은 각각 별도의 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0048431A KR100537273B1 (ko) | 1999-11-03 | 1999-11-03 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0048431A KR100537273B1 (ko) | 1999-11-03 | 1999-11-03 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045224A KR20010045224A (ko) | 2001-06-05 |
| KR100537273B1 true KR100537273B1 (ko) | 2005-12-19 |
Family
ID=19618380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0048431A KR100537273B1 (ko) | 1999-11-03 | 1999-11-03 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100537273B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017978B1 (ko) * | 2009-02-24 | 2011-03-02 | (주) 트리노테크놀로지 | 전력 반도체 소자의 제조방법 |
-
1999
- 1999-11-03 KR KR10-1999-0048431A patent/KR100537273B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010045224A (ko) | 2001-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100537273B1 (ko) | 반도체 소자 제조방법 | |
| JP2952570B2 (ja) | 半導体デバイスの製造方法 | |
| KR100298874B1 (ko) | 트랜지스터의형성방법 | |
| KR100198676B1 (ko) | 반도체 소자의 트랜지스터의 구조 및 제조방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR0179860B1 (ko) | 씨모스 소자의 제조방법 | |
| KR100364794B1 (ko) | 반도체소자의 제조방법 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100353466B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| KR100458464B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100295652B1 (ko) | 반도체소자의살리사이드제조방법 | |
| KR20020015820A (ko) | 콘택홀 형성방법 | |
| KR100395911B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR20010011002A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100339431B1 (ko) | 반도체의 제조방법 | |
| KR20020050371A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20040029588A (ko) | 반도체소자의 제조방법 | |
| KR20010058938A (ko) | 트랜지스터의 제조 방법 | |
| KR20040103630A (ko) | 게이트 전극 형성 방법 및 이를 이용한 모오스 트랜지스터형성 방법 | |
| JPS63224363A (ja) | 半導体集積回路の製造方法 | |
| KR19980017256A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |