KR100458464B1 - 반도체소자의콘택형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자에 관한 것으로서, 특히 투사 범위(projected Range:이하 RP라 함)를 균일하게 유지시키며, 콘택홀 패터닝 시 오정렬(misallign)에 대한 보상이 가능하게 하는 반도체 소자의 콘택 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
종래의 반도체 소자의 콘택 형성 공정 중에서, 잔류된 열 산화막이 스크린 산화막으로 작용함에 따라 제품의 수율을 감소시키고, 폴리실리콘 간의 단락을 유발시키는 것을 방지하고자 한다.
3. 발명의 해결 방법의 요지
본 발명은 폴리실리콘 패턴을 형성한 다음에 질화막을 사용하여 형성된 스페이서 상에 균일성이 좋은 MTO, HTO 또는 열 산화막을 스크린 산화막으로 증착하여 소오스/드레인 형성시 정공(hole)을 고르게 주입시킴으로서, Rp를 균일하게 유지시켜 트랜지스터의 특성을 향상시키며, 후속 공정의 콘택홀 패터닝시에도 오정렬에 대한 보상이 가능하도록 하여 용이하게 반도체 소자의 콘택 홀을 형성하게 한다.
4. 발명의 중요한 용도
모든 반도체 소자의 콘택 형성시에 적용됨.

Description

반도체 소자의 콘택 형성 방법
본 발명은 반도체 소자에 관한 것으로서, 특히 투사 범위(projected Range: 이하 RP라 함)를 균일하게 유지시키며, 콘택홀 패터닝 시 오정렬(misallign)에 대한 보상이 가능하게 하는 반도체 소자의 콘택 형성 방법에 관한 것이다.
종래의 반도체 소자의 콘택홀 형성 방법은 폴리실리콘 패턴을 형성 후 열 산화(Thermal Oxidation) 공정으로 산화막을 성장한 후, MTO 또는 HTO 산화막을 증착하고 산화막을 마스크없이 에칭하여 산화막 스페이서(spacr)를 형성한다. 이 때 에칭시 MTO 또는 HTO 산화막은 제거를 하지만 열 산화막은 실리콘 기판상에 남도록 에칭을 한다. 이 남겨진 열 산화막(이하 Rox라 함)이 소오스/드레인 형성을 위한 이온주입 진행시 스크린 산화막(Screen Oxide)으로 작용된다.
따라서, 종래 방법은 Rox가 실리콘 기판 내에서 불균일하여 N+ 또는 P+ 이온주입시 RP가 일정(uniform)하지 않게 형성되어 소오스/드레인 접합(Source/Drain Junction)의 깊이가 불균일하여 실리콘 기판내의 위치별로 트랜지스터의 특성이 다르게 나타나 제품의 수율을 감소시키는 원인이 되고 있다.
또한 폴리실리콘 패턴의 측벽에 형성된 스페이서 산화막을 MTO 또는 HTO 산화막 계열의 산화막으로 사용할 때, 이 후 형성되는 배선과의 콘택홀을 형성하기 위한 산화막 에칭시에 충분한 장벽(barrier) 역할을 하지 못해 폴리실리콘 간의 단락(short)을 유발시키고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 폴리실리콘 패턴을 형성한 다음에 질화막을 사용하여 형성된 스페이서 상에 균일성(uniformity)이 좋은 MTO, HTO 또는 열 산화막(Thermal Oxide)을 스크린 산화막으로 증착하여 소오스/드레인 형성시 정공(hole)을 고르게 주입시킴으로서, Rp를 균일하게 유지시켜 트랜지스터의 특성을 향상시키며, 후속 공정의 콘택홀 패터닝시에도 오정렬에 대한 보상이 가능하도록 하여 용이하게 반도체 소자의 콘택홀을 형성하는데 그 목적이 있다.
따라서, 상술한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 산화막,제 1 폴리실리콘 및 반사 방지용 질화막을 순차적으로 적층한 후, 마스크 및 식각 공정으로 실리콘 기판의 선택된 부분이 노출되도록 패터닝하는 단계와, 상기 반사 방지용 질화막 상에 스페이서 형성을 위한 질화막을 증착한 후, 상기 질화막에 블랭킷 식각을 실시하여 스페이서를 형성하는 단계와, 상기 전체 구조상에 절연 산화막 증착 후, 저농도 불순물 영역의 접합부를 형성하기 위해, 저농도의 불순물을 주입한 다음에 감광막을 마스크로 이용하여 고농도의 불순물을 주입한 후 감광막을 제거하는 단계와, 상기 전체 구조상에 층간 절연막을 증착한 후, 상기 층간 절연막 상에 콘택 마스크로 이용하기 위한 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용한 식각을 통해 실리콘 기판의 선택된 부분이 노출되도록 층간 절연막의 선택된 부분 및 콘택 부위의 절연 산화막을 패터닝한 후, 감광막 패턴을 제거하고 클리닝 공정을 통해 질화막 스페이서 부위의 잔류하는 절연 산화막을 완전히 제거하여 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a)내지 도 1(e)는 본 발명에 따른 콘택 형성 방법을 나타낸 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
1 : 실리콘 기판 2 : 산화막
3 : 제 1 폴리실리콘 4 : 반사 방지용 질화막
5 : 질화막 스페이서 6 : 절연 산화막
7 : 저농도 불순물 영역의 접합부
8 : 층간 절연막 9 : 감광막 패턴
10 : 콘택
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a)내지 도 1(e)는 본 발명에 따른 콘택 형성 방법을 나타낸 단면도이다.
도 1(a)는 실리콘 기판(1)상에 산화막(2), 제 1 폴리실리콘(3) 및 반사 방지용(ARC) 질화막(4)을 순차적으로 적층한 후, 마스크 및 식각 공정으로 실리콘 기판 (1)의 선택된 부분이 노출되도록 패터닝한 상태를 나타낸 단면도이다. 이때 정의된 제 1 폴리실리콘 라인 상에는 반사 방지용 질화막(4)을 잔류시키어 제 1 폴리실리콘이 노출되지 않도록 장벽 작용을 한다.
도 1(b)는 반사 방지용 질화막(4) 상에 스페이서 형성을 위한 질화막(도시않함)을 증착한 후, 상기 질화막에 블랑켓 식각을 실시하여 스페이서(5)를 형성한 상태를 나타낸 단면도이다. 이때 블랑켓 식각시 실리콘 기판을 과도 식각(Over Etch)하며, 질화막은 500 내지 1500Å 정도 증착된다.
도 1(c)는 절연 산화막(6)을 증착한 후, 저농도 불순물 영역(Light Doped Drain: 이하 LDD라 함)의 접합부(7)를 형성하기 위해, 저농도의 불순물을 주입(Low dose implant)한 다음에 감광막을 마스크로 이용하여 고농도의 불순물을 주입(High dose implant)한 후, 감광막을 제거한 상태를 나타낸 단면도이다. 이때 절연 산화막(6)은 열산화 공정 또는 화학 증착법(CVD)에 의해 50 내지 300Å의 두께로 형성된다. 열산화막의 경우에는 질화막 스페이서의 식각으로 인한 실리콘 기판의 손상 (damage) 보상의 효과도 있다.
도 1(d)는 상기 전체 구조상에 층간 절연막(8)을 증착한 후, 상기 층간 절연막(8) 상에 콘택 마스크로 이용하기 위한 감광막 패턴(9)을 형성한 상태를 나타낸 상태의 단면도이다. 이때 마스크 임계치수(Mask Critical Demension: Mask CD)는 소자에서 요구하는 디자인 룰(Desine rule)의 CD보다 크게 정의할 수 있다. 이때 층간 절연막(8)은 절연막/평탄화용 절연막/열공정 또는 평탄화용 절연막/열공정 등으로 증착한다.
도 1(e)는 감광막 패턴(9)을 이용한 식각을 통해 실리콘 기판의 선택된 부분이 노출되도록 층간 절연막의 선택된 부분 및 콘택 부위의 절연 산화막을 패터닝한후, 감광막 패턴을 제거하고 클리닝 공정을 통해 스페이서 부위의 잔류하는 절연 산화막(6)을 완전히 제거하여 콘택(10)을 형성한 상태를 나타낸 단면도이다. 이때 스페이서 부위에 잔류하는 절연 산화막은 전도막을 증착하기 전에 클리닝 공정에 의해 완전히 제거되는데, 상기 클리닝 공정시 질화막 스페이서 및 반사 방지용 질화막은 산화막 제거 정지층으로 작용하여 폴리실리콘 간의 단락(short)을 방지한다.
이와 같이 상술한 콘택 형성 방법은 반도체 소자의 모든 콘택 형성에 이용될 수 있다.
상술한 바와 같이 본 발명에 의하면 트랜지스터의 특성 향상으로 제품 특성과 수율 증대의 효과를 얻을 수 있으며, 후속 공정에서 고유의 마스크 CD보다 더 크게 CD를 정의할 수 있어 마스크 오정렬에 대한 보상으로 공정 마진을 확보하는데 탁월한 효과가 있다.

Claims (5)

  1. 실리콘 기판상에 산화막, 제 1 폴리실리콘 및 반사 방지용 질화막을 순차적으로 적층한 후, 마스크 및 식각 공정으로 실리콘 기판의 선택된 부분이 노출되도록 패터닝하는 단계와,
    상기 반사 방지용 질화막 상에 스페이서 형성을 위한 질화막을 증착한 후, 상기 질화막에 블랭킷 식각을 실시하여 스페이서를 형성하는 단계와,
    상기 전체 구조상에 절연 산화막 증착 후, 저농도 불순물 영역의 접합부를 형성하기 위해, 저농도의 불순물을 주입한 다음에 감광막을 마스크로 이용하여 고농도의 불순물을 주입한 후 감광막을 제거하는 단계와,
    상기 전체 구조상에 층간 절연막을 증착한 후, 상기 층간 절연막 상에 콘택 마스크로 이용하기 위한 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 이용한 식각 공정으로 실리콘 기판의 선택된 부분이 노출되도록 상기 층간 절연막의 선택된 부분 및 콘택 부위의 상기 절연 산화막을 제거한 후, 감광막 패턴을 제거하고 클리닝 공정을 통해 스페이서 부위의 잔류하는 절연 산화막을 완전히 제거하여 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서, 상기 스페이서 형성을 위한 질화막의 두께는 500 내지 1500Å 정도인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제 1 항에 있어서, 상기 절연 산화막은 열산화 공정 또는 화학 증착법에 의해 50 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제 1 항에 있어서, 상기 층간 절연막은 절연막/평탄화용 절연막/열공정 또는 평탄화용 절연막/열공정으로 증착되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제 1 항에 있어서, 상기 클리닝 공정은 질화막 스페이서 및 반사 방지용 질화막을 산화막 제거 정지층으로 이용하여 폴리실리콘 간의 단락을 방지하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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