KR100295652B1 - 반도체소자의살리사이드제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 살리사이드 제조방법에 관한 것으로, 종래에는 게이트와 소스/드레인의 가장자리에서 Si가 2차원적으로 확산되어 밀도가 낮아짐으로 인해 집적도가 점차 고도화되어 게이트와 소스/드레인의 면적이 감소할수록 실리사이드층의 두께가 감소하여 게이트저항과 콘택저항이 증가함으로써, 제조된 반도체소자의 동작속도가 지연되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 필드산화막, 게이트, 측벽, 엘디디구조의 소스/드레인이 형성된 기판의 상부에 포토레지스트를 도포 및 노광한 후, 부분적으로 식각하여 게이트와 소스/드레인에 금속이온을 주입하는 단계와; 상기 포토레지스트를 제거하고, 금속이온이 주입된 기판의 상부전면에 금속박막을 형성하는 단계와; 그 금속박막을 1차, 2차열처리하여 게이트와 소스/드레인의 상부에 실리사이드층을 형성하는 단계로 이루어지는 반도체소자의 살리사이드 제조방법을 제공하여 게이트와 소스/드레인에 금속이온을 주입한 후, 실리사이드층을 형성하므로, 게이트와 소스/드레인의 가장자리에서 Si가 1차원적으로 확산함에 따라 실리사이드층의 두께가 감소하는 것을 방지하여 콘택저항과 게이트저항을 감소시킴으로써, 초고속소자를 구현할 수 있는 효과가 있다.

Description

반도체소자의 살리사이드 제조방법{METHD FOR FABRICATING SALICIDE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 살리사이드 제조방법에 관한 것으로, 특히 반도체소자의 집적도가 점차 고도화됨에 따라 게이트와 소스/드레인의 가장자리에서 실리사이드의 두께가 감소하는 것을 방지하기에 적당하도록 한 반도체소자의 살리사이드 제조방법에 관한 것이다.
일반적으로, 고집적도를 갖는 반도체소자는 게이트저항과 콘택저항을 감소시켜 빠른 스피드를 구현하기 위해 게이트, 소스, 드레인, 전극 등의 상부에 Ti이온등과 같은 8족원소의 금속박막을 열처리하여 실리콘화합물인 실리사이드(silicide)층을 형성하는데, 살리사이드(self-aligned silicide)란 마스크를 사용하지 않고 자기정렬에 의해 형성되는 실리사이드층를 칭하는 용어이다. 이와같은 종래 반도체소자의 살리사이드 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체소자의 살리사이드 제조방법을 보인 수순단면도로서, 이에 도시한 바와같이 각 소자들의 전기적절연을 위한 필드산화막(2)이 형성된 기판(1)의 상부에 게이트산화막(3)과 폴리실리콘(4)을 순차적으로 증착한 후, 사진식각공정을 통해 패터닝하여 게이트를 형성하고, 그 게이트를 자기정렬하여 저농도의 불순물이온을 주입한 후,기판(1)의 상부전면에 산화막을 증착하고, 그 산화막을 선택적으로 식각하여 측벽(5)을 형성한 후, 게이트 및 측벽(5)을 자기정렬하여 고농도의 불순물이온주입을 통해 소스/드레인(6)을 형성하는 단계(도1a)와; 그 소스/드레인(6)이 형성된 기판(1)의 상부전면에 금속박막(7)을 형성하는 단계(도1b)와; 그 금속박막(7)을 1차, 2차열처리하여 게이트와 소스/드레인(6)의 상부에 실리사이드(8)를 형성하는 단계(도1c)와; 필드산화막(2)과 측벽(5)의 상부에 형성된 금속박막(7)을 제거하는 단계(도1d)로 이루어진다. 이하, 상기한 바와같은 종래 반도체소자의 살리사이드 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와같이 각 소자들의 전기적절연을 위한 필드산화막(2)이 형성된 기판(1)의 상부에 게이트산화막(3)과 폴리실리콘(4)을 순차적으로 증착한 후, 사진식각공정을 통해 패터닝하여 게이트를 형성하고, 그 게이트를 자기정렬하여 저농도의 불순물이온을 주입한 후, 기판(1)의 상부전면에 산화막을 증착하고, 그 산화막을 선택적으로 식각하여 측벽(5)을 형성한 후, 게이트 및 측벽(5)을 자기정렬하여 고농도의 불순물이온주입을 통해 소스/드레인(6)을 형성한다. 이때, 게이트를 자기정렬하여 저농도의 불순물이온을 주입한 후, 게이트와 측벽(5)을 자기정렬하여 고농도의 불순물이온을 주입하여 소스/드레인(6)을 형성하는 이유는 엘디디(Lightly Doped Drain)구조를 통해 래치업(latch-up)특성을 방지하기 위해서이다.
그리고, 도1b에 도시한 바와같이 소스/드레인(6)이 형성된 기판(1)의 상부전면에 금속박막(7)을 형성한다. 이때, 금속박막(7)은 Ti등과 같은 8족원소를 스퍼터링(sputtering)이나 화학기상증착법(CVD)을 통해 형성한다.
그리고, 도1c에 도시한 바와같이 금속박막(7)을 1차, 2차열처리하여 게이트와 소스/드레인(6)의 상부에 실리사이드(8)를 형성한다. 이때, 1차, 2차열처리는 알피티(Rapid Thermal Process:RPT)를 통해 행해진다.
그리고, 도1d에 도시한 바와같이 필드산화막(2)과 측벽(5)의 상부에 형성된 금속박막(7)을 제거한다.
그러나, 상기한 바와같이 제조되는 종래 반도체소자의 살리사이드 제조방법은 게이트와 소스/드레인의 가장자리에서 Si가 2차원적으로 확산되어 밀도가 낮아짐으로 인해 집적도가 점차 고도화되어 게이트와 소스/드레인의 면적이 감소할수록 실리사이드층의 두께가 감소하여 게이트저항과 콘택저항이 증가함으로써, 제조된 반도체소자의 동작속도가 지연되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 게이트와 소스/드레인의 가장자리에서 실리사이드의 두께가 감소하는 것을 방지할 수 있는 반도체소자의 살리사이드 제조방법을 제공하는데 있다.
도1은 종래 반도체소자의 살리사이드 제조방법을 보인 수순단면도.
도2는 본 발명에 의한 반도체소자의 살리사이드 제조방법의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
3:게이트산화막 4:폴리실리콘
5:측벽 6:소스/드레인
7:금속박막 8:실리사이드
상기한 바와같은 본 발명의 목적은 필드산화막, 게이트, 측벽, 엘디디구조의 소스/드레인이 형성된 기판의 상부에 포토레지스트를 도포 및 노광한 후, 부분적으로 식각하여 게이트와 소스/드레인에 금속이온을 주입하는 단계와; 상기 포토레지스트를 제거하고, 금속이온이 주입된 기판의 상부전면에 금속박막을 형성하는 단계와; 그 금속박막을 1차, 2차열처리하여 게이트와 소스/드레인의 상부에 실리사이드층을 형성하는 단계로 이루어짐으로써 달성된다.
상기한 바와같은 본 발명에 의한 반도체소자의 살리사이드 제조방법을 실시예를 들어 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명에 의한 반도체소자의 살리사이드 제조방법의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 기판(1)의 상부에 필드산화막(2), 게이트산화막(3), 폴리실리콘(4), 측벽(5) 및 엘디디구조의 소스/드레인(6)을 도1a의 종래 살리사이드 제조방법과 동일하게 형성하는 단계(도2a)와; 그 기판(1)의 상부전면에 포토레지스트(PR1)를 도포 및 노광한 후, 부분적으로 식각하여 게이트의 폴리실리콘(4)과 소스/드레인(6)에 금속이온을 주입하는 단계(도2b)와; 상기 포토레지스트(PR1)를 제거하고, 금속이온이 주입된 기판(1)의 상부전면에 금속박막(7)을 형성하는 단계(도2c)와; 그 금속박막(7)을 1차, 2차열처리하여 게이트의 폴리실리콘(4)과 소스/드레인(6)의 상부에 실리사이드(8)를 형성하는 단계(도2d)와; 필드산화막(2)과 측벽(5)의 상부에 형성된 금속박막(7)을 제거하는 단계(도2e)로 이루어진다. 이하, 상기한 바와같은 본 발명에 의한 반도체소자의 살리사이드 제조방법의 일 실시예를 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 기판(1)의 상부에 필드산화막(2), 게이트산화막(3), 폴리실리콘(4), 측벽(5) 및 엘디디구조의 소스/드레인(6)을 도1a의 종래 살리사이드 제조방법과 동일하게 형성한다.
그리고, 도2b에 도시한 바와같이 기판(1)의 상부전면에 포토레지스트(PR1)를 도포 및 노광한 후, 부분적으로 식각하여 게이트의 폴리실리콘(4)과 소스/드레인(6)에 금속이온을 주입한다. 이때, 금속이온은 Ti를 이온화하여 높은 농도와 저 에너지의 조건으로 주입한다.
그리고, 도2c에 도시한 바와같이 상기 포토레지스트(PR1)를 제거하고, 금속이온이 주입된 기판(1)의 상부전면에 금속박막(7)을 형성한다. 이때, 금속박막(7)은 Ti등과 같은 8족원소를 스퍼터링이나 화학기상증착법을 통해 형성한다.
그리고, 도2d에 도시한 바와같이 금속박막(7)을 1차, 2차열처리하여 게이트의 폴리실리콘(4)과 소스/드레인(6)의 상부에 실리사이드(8)를 형성한다. 이때, 1차, 2차열처리는 알티피(RTP)를 통해 행해진다.
그리고, 도2e에 도시한 바와같이 필드산화막(2)과 측벽(5)의 상부에 형성된 금속박막(7)을 제거한다.
상기한 바와같이 제조되는 본 발명에 의한 반도체소자의 살리사이드 제조방법은 게이트와 소스/드레인에 금속이온을 주입한 후, 실리사이드층을 형성하므로, 게이트와 소스/드레인의 가장자리에서 Si가 1차원적으로 확산함에 따라 실리사이드층의 두께가 감소하는 것을 방지하여 콘택저항과 게이트저항을 감소시킴으로써, 초고속소자를 구현할 수 있는 효과가 있다.

Claims (1)

  1. 필드산화막, 게이트, 측벽, 엘디디구조의 소스/드레인이 형성된 기판의 상부에 포토레지스트를 도포 및 노광한 후, 부분적으로 식각하여 게이트와 소스/드레인에 실리사이드형성에 적용되는 금속이온을 주입하는 단계와; 상기 포토레지스트를 제거하고, 금속이온이 주입된 기판의 상부전면에 그 금속이온으로 이루어진 금속박막을 형성하는 단계와; 그 금속박막을 1차, 2차열처리하여 게이트와 소스/드레인의 상부에 실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 살리사이드 제조방법.
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