KR100532951B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100532951B1 KR100532951B1 KR10-2003-0027468A KR20030027468A KR100532951B1 KR 100532951 B1 KR100532951 B1 KR 100532951B1 KR 20030027468 A KR20030027468 A KR 20030027468A KR 100532951 B1 KR100532951 B1 KR 100532951B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- plasma
- substrate
- region
- ion implantation
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims description 33
- 238000005468 ion implantation Methods 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 20
- 125000001475 halogen functional group Chemical group 0.000 claims description 18
- 238000009832 plasma treatment Methods 0.000 claims description 11
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 7
- -1 halo ions Chemical class 0.000 abstract description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Plasma & Fusion (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 선택적으로 일부 영역을 오픈시키고 나서 상기 오픈된 부분에 선택적으로 할로 이온주입을 실시하는 반도체 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은,
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는, 할로 이온주입시 이온주입 블로킹 마스크로 사용되는 감광막 패턴의 형성방법에 관한 것이다.
디램 제조 공정에 있어서, 셀 리플래쉬 특성을 개선하기 위하여 셀의 국부적인 지역, 즉 소오스영역 또는 드레인영역에 할로 이온주입(halo ion implant)을 실시한다. 이때, 디램 셀의 구조 상 게이트 전극이 형성된 이후에 소오스영역 또는 드레인 영역에 할로 이온주입을 실시하기 위해서는 별도의 노광마스크를 이용한 리쏘그라피 공정을 통해 소오스영역 또는 드레인영역을 오픈시키는 감광막 패턴을 형성하고 나서, 상기 오픈된 영역에 할로 이온주입 공정을 진행한다.
도 1a 내지 도 1b는 종래 기술에 따른 할로 이온주입 공정을 포함한 반도체 소자의 제조방법을 설명하기 위한 공정단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(1)에 STI(Shallow Trench Isolation) 공정에 의해 액티브영역(미도시)을 한정하는 소자격리막(2)을 형성한다. 그런다음, 상기 구조 위에 게이트 전극용 도전막(미도시) 및 하드마스크막을 차례로 형성하고 나서, 상기 하드마스크막 및 도전막을 식각하여 상부에 하드마스크(6)를 갖는 게이트 전극(5)을 형성한다.
이후, 상기 게이트 전극 구조를 이온주입 마스크로 이용해서 기판 내에 불순물을 이온주입하고, 이를 통해, 게이트 전극(5) 양측의 기판 표면 내에 소오스/드레인영역(3)(4)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 소오스/드레인영역(3)(4)을 포함한 기판 전면에 감광막(미도시)을 도포한 후, 이를 노광 및 현상하여 상기 소오스영역(3) 또는 드레인영역(4) 중 어느 하나, 예컨데, 드레인영역(4)을 노출시키는 감광막 패턴(7)을 형성한 다음, 상기 감광막 패턴(7)을 이온주입 블로킹 마스크로 이용해서 상기 노출된 드레인영역(4)에 선택적으로 할로 이온주입(8)을 진행한다. 이때, 상기 노출된 드레인영역(4) 상에는 이 후의 공정을 거쳐 비트라인이 형성된다.
이어, 감광막 패턴을 제거한 다음, 도면에 도시되지 않았지만, 전술한 일련의 공정을 반복 수행해서 나머지영역, 예컨데, 소오스영역(3)에 할로 이온주입을 진행한다.
그러나, 종래의 기술에서는 리쏘그라피 공정을 통해 소오스영역 또는 드레인영역을 오픈시키는 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 이온주입 블로킹 마스크로 이용해서 오픈된 영역에만 선택적으로 할로 이온주입을 진행하고 있는데, 상기 감광막 패턴을 형성하기 위해서는 별도의 노광마스크를 제작해야만 하고, 또한, 상기 감광막 패턴을 정확한 형성에 어려움이 있어서 고가의 노광 장비를 이용하고 있는 바, 이러한 할로 이온주입이 원가 상승의 원인이 되는 문제점이 있다. 특히, 이러한 문제는 게이트 전극의 길이(length)가 짧아질수록 더욱 커지게 된다.
이에, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 할로 이온주입을 진행함에 있어서 별도의 노광마스크 및 고가의 노광 장비를 사용하지 않고도 이온주입 블로킹 마스크인 감광막 패턴을 용이하게 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체기판 상에 상부에 하드마스크를 갖는 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측에 소오스/드레인영역을 형성하는 단계; 상기 기판을 경사지게 배치시킨 상태로 상기 소오스영역 및 드레인영역 중 어느 하나의 영역을 제외한 나머지 영역을 플라즈마 처리하는 단계; 상기 결과물의 전면 상에 감광막을 도포하는 단계; 상기 감광막에 대해 노광마스크의 사용없이 노광을 진행한 후, 현상 공정을 진행하여 상기 플라즈마 처리되지 않은 영역을 선택적으로 오픈시키는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 이온주입 블로킹 마스크로 이용해서 상기 오픈된 영역에 할로 이온주입을 실시하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 플라즈마 처리는, 상기 게이트 전극의 일측 방향에서 상기 기판에 경사를 주어 제1 플라즈마 처리를 실시하는 단계; 및 상기 제1 플라즈마 처리된 기판에 대해 게이트 전극의 타측 방향에서 경사를 주어 제2 플라즈마 처리를 실시하는 단계;로 구성된다. 또한, 상기 플라즈마 처리는 질소를 이용하여 수행한다. 게다가, 상기 플라즈마 처리는 기판이 수직한 방향에 대해서 30°이상의 경사각을 갖도록 한 상태로 진행한다. 상기 게이트 전극 및 하드마스크은 총 두께가 3500Å 이상이 되도록 형성한다.
삭제
(실시예)이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 할로 이온주입을 포함한 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체기판(20)에 공지의 STI 공정을 이용하여 소자격리막(2)을 형성한다. 이어, 상기 구조 위에 상부에 하드마스크(25)를 갖는 게이트 전극(24)을 형성한 다음, 상기 게이트 전극 구조를 이온주입 마스크로 이용해서 기판에 불순물을 이온주입하여 게이트 전극(24) 양측의 기판 표면 내에 소오스/드레인영역(22)(23)을 형성한다. 이때, 상기 게이트 전극(24) 및 하드 마스크(25)의 총두께는 적어도 3500Å 두께 이상이 되도록 한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 기판을 경사지게 배치시킨 상태로 제1 플라즈마 공정(30)을 실시한다. 이때, 상기 제1 플라즈마 공정(30)은 플라즈마 상태의 질소가스를 사용하여 실시하며, 또한, 질소가스 공급 방향, 즉, 수직한 방향에 대해 기판(20)이 게이트 전극(24)의 일측 방향에서 30°이상의 경사각(θ)을 갖도록 경사지게 한 상태로 수행한다. 여기서, 상기 제1 플라즈마 공정(30)을 실시할 경우, 상기 게이트 전극(24) 및 하드마스크(25)의 총 두께가 3500Å 이상으로 충분히 높기 때문에 상기 게이트 전극 구조가 플라즈마 처리를 차단하는 마스크의 역할을 하게 되며, 따라서, 소오스영역(22) 또는 드레인영역(23), 예컨데, 드레인영역(23)에 쉐도우(shadow) 효과가 일어난다. 다시말해, 상기 드레인영역(23)이 플라즈마 처리되지 않는다.
다음으로, 도 2c에 도시된 바와 같이, 제1 플라즈마 공정이 완료된 기판 결과물에 대해 재차 기판(20)에 경사를 준 상태로 제2 플라즈마 공정(32)을 실시한다. 이때, 상기 제2 플라즈마 공정(32)도 제1 플라즈마 공정과 마찬가지로 상기 게이트 전극(24) 및 하드마스크(25)의 총 두께가 3500Å 이상으로 충분히 높기 때문에 상기 게이트 전극 구조가 플라즈마 처리를 차단하는 마스크의 역할을 하게 되며, 따라서, 드레인영역(23)에 쉐도우 효과가 나타나게 된다. 이때, 상기 제2 플라즈마 공정(32) 또한 플라즈마 상태의 질소가스를 공급하여 수행하며, 상기 질소가스는 상기 게이트 전극(24)의 타측 방향에서 기판(20)이 30°이상의 경사각(θ)을 갖도록 만든 상태에서 공급한다.
이어서, 도 2d에 도시된 바와 같이, 상기 제2 플라즈마 공정이 완료된 기판 전면에 감광막(미도시)을 도포한 다음, 상기 감광막에 노광 공정을 수행한다. 이때, 상기 노광 공정은 별도의 노광마스크의 사용없이 전면 노광을 수행한다. 그런다음, 노광된 감광막에 대해 현상 공정을 진행하여 플라즈마 처리가 되지 않은 드레인영역(23)을 오픈시키는 감광막 패턴(26)을 형성한다.
도 3 및 도 4는 본 발명에 따른 감광막 패턴(26)의 제작 방법을 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 폴리머(polymer)(a)와 PAC(b)로 구성된 감광막에 마스크(40)를 이용하여 광을 조사하게 되면, 노광부는 비노광부에 비해 벌어지게 되며, 도 4에 도시된 바와 같이, 상기 벌어진 틈으로 현상액의 OH-기가 스며들면서 H+기와 현상액의 OH-기가 반응하여 H2O(c)가 되면서 분리된 폴리머(a)와 함께 제거된다. 한편, 감광막의 노광부의 H+기가 드레인영역 표면에 주입된 질소기와 반응함으로서, 이 후의 현상액의 OH-기와는 반응을 할 수 없게 되어 폴리머(a)가 찌꺼기 형태로 남게 된다. 따라서, 질소 플라즈마 처리되지 않은 부위, 즉 드레인영역(23)에는 감광막이 제거됨으로서, 도 2d에 도시된 바와 같은 형태의 감광막 패턴(26)이 형성된다.
그런 다음, 감광막 패턴(26)을 이온주입 블로킹 마스크로 이용해서 오픈된 드레인영역(23)에 할로 이온주입(34)을 실시한다.
전술한 바와 같이, 본 발명은 3500Å 두께 이상으로 충분한 높이를 가진 게이트 전극 및 하드마스크를 마스크로 하면서 경사를 주어 질소 플라즈마 처리를 실시하여 특정 영역에 쉐도우를 형성시키고 나서, 감광막 노광 및 현상 공정에서 상기 쉐도우에 의해 질소 플라즈마 처리되지 않은 영역에만 감광막 잔류물이 형성되지 못하게 함으로써, 별도의 노광마스크 없이도 노광 공정이 수행되도록 할 수 있으며, 따라서, 감광막 패턴의 형성시 노광마스크의 제작이 필요 없고, 또한, 고가의 노광 장비도 불필요하다.
이상에서와 같이, 본 발명은 게이트 전극을 마스크로 기판 전면에 경사를 주어 질소 플라즈마 처리를 실시하여 할로예정영역인 드레인영역에 쉐도우를 형성함으로써, 별도의 노광마스크 제작없이 저렴한 노광장비를 이용하여 선택적으로 할로 이온주입 공정을 실시할 수 있다.
또한, 이 후의 감광막 도포, 노광 및 현상 공정에서, 상기 질소 플라즈마 처리된 부분은 상기 감광막의 H+기가 N-기와 반응하여 잔류물 형태로 남게 되고, 질소 플라즈마 처리되지 않은 부분은 감광막이 현상액과 반응하여 제거됨으로써, 상기 감광막이 제거된 부위에 선택적 할로 이온주입 공정을 원활하게 진행할 수 있다.
따라서, 본 발명은 별도의 노광마스크 제작 및 고가의 노광장비 구입에 따른 원가를 낮추고 수율을 향상시킬 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 및 도 1b는 종래의 할로 이온주입을 포함한 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 할로 이온주입을 포함한 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
도 3및 도 4는 본 발명에 따른 감광막 패턴 형성방법을 설명하기 위한 도면.
Claims (5)
- 반도체기판 상에 상부에 하드마스크를 갖는 게이트 전극을 형성하는 단계;상기 게이트 전극 양측에 소오스/드레인영역을 형성하는 단계;상기 기판을 경사지게 배치시킨 상태로 상기 소오스영역 및 드레인영역 중 어느 하나의 영역을 제외한 나머지 영역을 플라즈마 처리하는 단계;상기 결과물의 전면 상에 감광막을 도포하는 단계;상기 감광막에 대해 노광마스크의 사용없이 노광을 진행한 후, 현상 공정을 진행하여 상기 플라즈마 처리되지 않은 영역을 선택적으로 오픈시키는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 이온주입 블로킹 마스크로 이용해서 상기 오픈된 영역에 할로 이온주입을 실시하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 처리는상기 게이트 전극의 일측 방향에서 상기 기판에 경사를 주어 제1 플라즈마 처리를 실시하는 단계; 및상기 제1 플라즈마 처리된 기판에 대해 게이트 전극의 타측 방향에서 경사를 주어 제2 플라즈마 처리를 실시하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 처리는 질소를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 처리는 기판이 수직한 방향에 대해서 30°이상의 경사각을 갖도록 한 상태로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극 및 하드마스크은 총 두께가 3500Å 이상이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0027468A KR100532951B1 (ko) | 2003-04-30 | 2003-04-30 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0027468A KR100532951B1 (ko) | 2003-04-30 | 2003-04-30 | 반도체 소자의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040093554A KR20040093554A (ko) | 2004-11-06 |
KR100532951B1 true KR100532951B1 (ko) | 2005-12-02 |
Family
ID=37373517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0027468A KR100532951B1 (ko) | 2003-04-30 | 2003-04-30 | 반도체 소자의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100532951B1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100702129B1 (ko) * | 2005-09-27 | 2007-03-30 | 주식회사 하이닉스반도체 | 셀 할로 이온주입용 마스크막패턴 및 이를 이용한 셀 할로이온주입방법 |
KR100752173B1 (ko) * | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 포켓 이온 주입 감광막 패턴 및 그 형성방법 |
-
2003
- 2003-04-30 KR KR10-2003-0027468A patent/KR100532951B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20040093554A (ko) | 2004-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60147122A (ja) | 半導体装置の製造方法 | |
US20050224455A1 (en) | Method for making a semiconductor device using treated photoresist as an implant mask | |
US11158509B2 (en) | Pattern fidelity enhancement with directional patterning technology | |
KR100532951B1 (ko) | 반도체 소자의 제조방법 | |
US6753240B2 (en) | Semiconductor device production method | |
KR100766255B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US20090297986A1 (en) | Method of manufacturing semiconductor device | |
US6180473B1 (en) | Method for manufacturing semiconductor device | |
JP3235277B2 (ja) | トランジスタの製造方法 | |
KR100418721B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
KR100532769B1 (ko) | 반도체 장치의 제조방법 | |
US20080057682A1 (en) | Manufacturing method of an integrated circuit formed on a semiconductor substrate | |
KR100678326B1 (ko) | 반도체 소자의 제조 방법 | |
KR950005476B1 (ko) | 포토리지스트를 이용한 반도체 소자 특성 개선 방법 | |
KR100209732B1 (ko) | 반도체 소자 제조방법 | |
KR100298461B1 (ko) | 반도체 소자 제조방법 | |
KR100835832B1 (ko) | 반도체 소자의 웰 형성방법 | |
KR20030010495A (ko) | 고융점 금속 배선층의 제조 방법, 반도체 장치의 제조방법 및 반도체 장치 | |
KR20000003475A (ko) | 메모리소자 제조방법 | |
KR20040055880A (ko) | 반도체 소자 제조 방법 | |
KR20050063360A (ko) | 반도체 소자의 불순물 영역 형성 방법 | |
KR20040008541A (ko) | 반도체 소자의 접합 형성방법 | |
JPH06333816A (ja) | パターン形成方法 | |
JP2000294477A (ja) | 半導体製造方法 | |
JPH0480956A (ja) | レジスト工程を用いたパターンニング及び導電領域形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |