KR20040008541A - 반도체 소자의 접합 형성방법 - Google Patents
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Abstract
본 발명은 접합형성을 위한 이온주입 공정시 이온도즈에 노출되는 영역인, 채널과 소오스/드레인 영역 사이에 포토레지스트를 이용하여 하나 이상의 더미 패턴을 형성하여 이온주입시 도즈가 불연속적으로 주입되도록 함으로써, 이온주입에 의해 형성되는 결함라인이 불연속적으로 형성될 수 있도록 하는 반도체 소자의 접합 형성방법에 관한 것이다.
이를 통해, 결함라인을 미리 절단시키는 효과와 더불어 후속 열공정을 진행하여 접합을 형성할 때, 결함을 최소화하거나 잔존하는 결함을 고립시켜 결함에 인한 소자의 펀치쓰루를 방지하는 효과가 있다.
Description
본 발명은 반도체 소자의 접합 형성방법에 관한 것으로, 특히 접합형성을 위한 이온주입 공정시 이온도즈에 노출되는 영역인, 채널과 소오스/드레인 영역 사이에 포토레지스트를 이용하여 하나 이상의 더미 패턴을 형성하여 이온주입시 도즈가 불연속적으로 주입되도록 함으로써, 이온주입에 의해 형성되는 결함라인이 불연속적으로 형성될 수 있도록 하는 반도체 소자의 접합 형성방법에 관한 것이다.
이하, 종래 기술에 의한 반도체 소자의 접합 형성 공정을 첨부한 도 1a 내지 도 1e를 참조하여 설명한다.
먼저, 반도체기판(10)상에 소자분리막(11)을 형성한 후, 그 위에 포토리소그래피 공정과 식각공정을 이용하여 게이트 산화막(12) 및 폴리 실리콘 게이트 전극(13)을 차례로 형성한다(도 1a). 다음으로, DDD(Double Doped Drain) 형성을 위하여 이온주입 공정을 실시하고, LPCVD를 이용하여 게이트 산화막(12)과 게이트 전극(13)의 측벽에 스페이서(14)가 형성한다(도 1b). 도 1b에 도시하고 있는 바와 같이 주입된 이온은 채널과 소오스/드레인 영역 사이에 점선 형태로 도시되어 있다.
다음으로, 소오스/드레인 영역에 고농도의 이온을 주입하기 위하여, 도 1c에 도시하고 있는 바와 같이 게이트 전극(13) 상부에 포토레지스트(15)를 잔류시킨다. 그 후, 접합형성을 위한 고농도의 이온을 주입한다. 그 후, 후속 열공정을 통하여 비정질화된 접합영역에 활성화를 실시한다. 이 때 주입된 이온은 도 1b에 도시된 것과는 구별되며, 스페이서(14)가 형성되지 않은 부위부터 소자분리막(11)에 이르는 부위까지 상대적으로 깊이 주입된다(도 1d).
상술한 바와 같은 종래 기술에 의한 반도체 소자의 접합공정에 있어서는 이온주입시 사용되는 높은 도즈양으로 인해 접합부위에 결함라인(defect line)이 생성되게 된다(도 1e). 이와 같이 형성된 결함라인, 특히 실리콘 용해도(silicon solubility)를 넘게 이온주입한 p형 도펀트에 의해 형성된 결함라인은 완전히 제거하는 것이 매우 어려운 특징을 갖고 있으므로, 다음과 같은 점에서 결함라인의 문제점은 심각하다.
(1) 드레인전극과 게이트 전극에 진압을 인가할 때, 결함라인이 형성된 영역에 필드가 집중되어 공핍층에 의한 공핍 접합(depleted junction)의 구현이 어렵다.
(2) 한편, 결함라인이 형성되는 크기와 밀도를 조절할 수 없어, 트랜지스트별로 일관성을 확보하기가 어려워, 균일한 특성을 갖는 트랜지스터의 제작이 어렵다.
(3) 필드 집중현상으로, 채널 길이를 조절할 수 없다.
상술한 바와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 이온주입에 의해 형성되는 결함라인이 불연속적으로 형성될 수 있는 반도체 소자의 접합 형성방법을 제공하여 반도체 소자의 신뢰성을 확보하는 것이다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 접합형성 방법의 공정 순서도이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 의한 반도체 소자의 접합형성 방법의 공정 순서도이다.
*도면의 주요부분에 대한 간단한 설명
10, 20 : 반도체기판 11, 21 : 소자분리막
12, 22 : 게이트 산화막 13, 23 : 게이트 전극
14, 24 : 스페이서 15, 25 : 포토레지스트
상술한 기술적 과제를 해결하기 위한 기술적 구성으로서, 본 발명은 반도체 기판상에 소자분리막을 형성하는 단계, 소자 분리막 상에 게이트 절연막 및 게이트전극을 순차적으로 형성하는 단계 및 소오스/드레인 영역에 접합영역을 형성하기 위한 이온주입 단계를 포함하되, 이온 주입 단계에서, 상기 소오스/드레인 영역과 채널 영역 사이에, 1 개 이상의 불연속적인 포토레지스트 더미 패턴를 형성하여 이온주입시 도즈가 불연속적으로 주입하는 반도체 소자의 접합영역 형성 방법을 제공한다.
바람직하게는, 이온주입 단계는 P+ 접합 영역의 형성을 위한 것이며, 더미 패턴 영역과 더미 패턴이 형성되지 않은 스페이스 사이의 영역비는 1:1 내지 1:10 범위이다.
이하, 본 발명의 일실시예에 따른 반도체 소자의 접합 형성방법을 도 2a 내지 도 2e를 참조하여 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전 하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
먼저, 반도체기판(20)상에 소자분리막(21)을 형성한 후, 그 위에 포토리소그래피 공정과 식각공정을 이용하여 게이트 산화막(22) 및 폴리 실리콘 게이트 전극(23)을 차례로 형성하고, DDD(Double Doped Drain) 형성을 위하여 이온주입 공정을 실시하고, LPCVD를 이용하여 게이트 산화막(22)과 게이트 전극(23)의 측벽에 스페이서(24)가 형성하는 공정은 종래의 기술에 의한 공정과 동일하다(도 2a 및 도 2b).
다음으로, 소오스/드레인 영역에 고농도의 이온을 주입하기 위한 포토레지스터 형성에 있어서, 본 실시예에 있어서는 도 2c 도시하고 있는 바와 같이, 게이트 전극(23) 상부에 포토레지스트(25)를 잔류시키는 것과 함께, 이온주입 공정시 이온도즈에 노출되는, 채널과 소오스/드레인 영역간 영역에 포토레지스트를 이용하여 하나 이상의 더미 패턴을 형성하여 이온주입시 도즈가 불연속적으로 주입될 수 있도록 한다.
더미 패턴은 하나 이상이면 특별히 그 수에 한정되지 않고 다양하게 가능하며, 포토레지스트(25)가 형성된 영역은 이온이 주입되는 것을 방지하여 결함라인은 도 2e에 도시된 바와 같이 불연속적으로 형성된다. 이 때, 더미패턴 포토레지스트의 두께(높이)는 0.5 내지 1.5 ㎛ 정도로 형성하는 것이 바람직하다.
상술한 바와 같은 이온주입공정과 포토레지스트 제거 공정을 거친 후, 후속열공정의 접합영역 활성화시에는 더미 패턴 포토레지스트에 의해 이온주입이 되지 못한 영역까지 접합영역이 충분히 형성될 수 있도록 한다. 따라서, 본 실시예에 의하면, 접합영역은 충분히 확보할 수 있으면서, 결함 라인은 불연속적으로 형성가능하다.
이러한 결과는 도 2e에 도시된 바와 같으며, 도 1e와 비교하면, 불규칙적인 결함라인이 형성된 상황을 도시하고 있다.
한편, 열공정에서 활성화되는 영역의 범위와 결함라인을 불연속적으로 형성하기 위한 더미패턴의 형성영역을 통해서 바람직한 더미패턴 영역과 스페이스 사이의 영역비, 즉 듀티 레이셔(duty ratio)는 1:1 내지 1:10 범위인 것이 바람직하다. 또한, 더미 포토레지스트 패턴의 크기는 웨이퍼상에서 구현가능한 크기로 제조되며, 최소 200nm 이상이 바람직하다.
한편, 이 때 더미 패턴 포토레지스트의 종류는 특별히 한정되지 않고 다양하게 가능하여, 포지티브 또는 네거티브 포토레지스트가 가능하며, 광반응 구조별로 용해억제형, 화학 증폭형, 주쇄 절단형을 포함하는 i-line 또는 DUV용 포토레지스트가 가능하다.
본 실시예에서 사용되는 마스크는 DRAM, SRAM 및 FLASH 메모리 소자의 제조에 적용되는 모든 마스크를 포함하며, i-line 및 DUV용 노광장비에 사용되는 BIM(Binary Intensity Mask) 또는 PSM(Phase Shift Mask) 등 패턴을 전사시키기 위해 사용되는 모든 마스크 종류를 포함한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
종래기술에서는 접합영역 형성시(특히, P+ 접합영역), 높은 도즈로 인해 접합부분의 결함라인이 접합영역간의 펀치쓰루를 유발시켜 소자의 페일(fail)을 발생시키게 되었었는데, 본 발명의 상술한 구성을 통하여, 결함라인을 미리 절단시키는 효과와 더불어 후속 열공정을 진행하여 접합을 형성할 때, 결함을 최소화하거나 잔존하는 결함을 고립시켜 결함에 인한 소자의 펀치쓰루를 방지하는 효과가 있다.
또한, 소오스.드레인 접합영역 내의 균일성의 확보로 기존의 샬로우 접합(shallow) 접합 확보를 위하여 초저에너지(ultra low energy)를 이용하는 단계를 사용하여 P+ 소오스/드레인 형성 공정을 결함의 양을 적게 하고 있는 바, 상술한 구성을 이용하면 이러한 고난도의 공정이 필요하지 않게 되는 효과가 있다.
Claims (5)
- 반도체 기판상에 소자분리막을 형성하는 단계;상기 소자 분리막 상에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계; 및소오스/드레인 영역에 접합영역을 형성하기 위한 이온주입 단계를 포함하되,상기 이온 주입 단계에서, 상기 소오스/드레인 영역과 채널 영역 사이에, 1 개 이상의 불연속적인 포토레지스트 더미 패턴를 형성하여 이온주입시 도즈를 불연속적으로 주입하는 것을 특징으로 하는 반도체 소자의 접합영역 형성 방법.
- 제 1 항에 있어서,상기 이온주입 단계는 P+ 접합 영역의 형성을 위한 것인 것을 특징으로 하는 반도체 소자의 접합영역 형성 방법.
- 제 1 항에 있어서,상기 더미 패턴 영역과 더미 패턴이 형성되지 않은 스페이스 사이의 영역비는 1:1 내지 1:10 범위인 것을 특징으로 하는 반도체 소자의 접합영역 형성 방법.
- 제 1 항에 있어서,상기 더미 포토레지스트 패턴의 크기는 200nm 이상인 것을 특징으로 하는 반도체 소자의 접합영역 형성 방법.
- 제 1 항에 있어서,상기 더미 패턴 포토레지스트의 종류는 포지티브 또는 네거티브 포토레지스트이며, 용해억제형, 화학 증폭형, 주쇄 절단형을 포함하는 i-line 또는 DUV용 포토레지스트인 것을 특징으로 하는 반도체 소자의 접합영역 형성 방법.
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