KR100531476B1

KR100531476B1 - Driving Method of Field Emission Display

Info

Publication number: KR100531476B1
Application number: KR10-2001-0015751A
Authority: KR
Inventors: 문성학
Original assignee: 엘지전자 주식회사
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2005-11-28
Also published as: KR20020075629A

Abstract

본 발명은 소비전력을 저감함과 아울러 화소셀의 절연파괴를 방지할 수 있도록 한 전계 방출 표시장치의 구동방법에 관한 것이다. The present invention relates to a method of driving a field emission display device capable of reducing power consumption and preventing breakdown of a pixel cell.

이 전계 방출 표시장치의 구동방법은 기저전압에서 정극성 전압으로 스윙하는 스캔펄스를 스캔라인들에 공급하는 단계와, 상기 스캔펄스에 대하여 화소셀 내에 전자를 방출시킬 수 있는 전압차를 가지는 정극성 전압의 데이터펄스를 데이터라인에 공급하는 단계와; 상기 데이터펄스들 사이의 블랭킹 타임동안 상기 스캔펄스 및 상기 데이터펄스의 논리값 반전에 의해 상기 데이터라인과 상기 스캔라인에 인가되는 역바이어스전압으로 화소셀 내의 전자들을 소거시키는 단계를 포함한다. The driving method of the field emission display device includes supplying scan pulses to scan lines that swing from a base voltage to a positive voltage, and having a voltage difference capable of emitting electrons in a pixel cell with respect to the scan pulses. Supplying a data pulse of voltage to a data line; And erasing electrons in the pixel cell with a reverse bias voltage applied to the data line and the scan line by inverting the logic value of the scan pulse and the data pulse during the blanking time between the data pulses.

이에 따라, 본 발명에 따른 전계 방출 표시장치의 구동방법은 리셋 펄스없이 리셋동작을 수행함으로써 소비전력을 저감함과 아울러 화소셀의 절연파괴를 방지할 수 있다. 따라서, 전극의 수명을 연장시킬 수 있다.Accordingly, the driving method of the field emission display device according to the present invention can reduce power consumption and prevent breakdown of the pixel cells by performing a reset operation without a reset pulse. Thus, the life of the electrode can be extended.

Description

전계 방출 표시장치의 구동방법{Driving Method of Field Emission Display} Driving Method of Field Emission Display

본 발명은 전계 방출 표시장치의 구동방법에 관한 것으로, 특히 소비전력을 저감함과 아울러 화소셀의 절연파괴를 방지할 수 있도록 한 전계 방출 표시장치의 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a field emission display device, and more particularly to a method of driving a field emission display device capable of reducing power consumption and preventing breakdown of a pixel cell.

최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel), 일렉트로 루미네센스(Electro-Luminescence : 이하 "EL"이라 함) 등이 있다. 표시품질을 개선하기 위하여, 평판 표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발이 진행되고 있다. Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes (CRTs). Such flat panel displays include liquid crystal displays (hereinafter referred to as "LCDs"), field emission displays (hereinafter referred to as "FEDs"), plasma display panels, and electroluminescence. Sense (Electro-Luminescence: "EL"). In order to improve the display quality, research and development for increasing the brightness, contrast and color purity of flat panel displays have been actively conducted.

이중 FED는 첨예한 음극(에미터)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의해 전자를 방출시키는 팁형 FED와, 소정 면적을 가지는 금속에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의해 전자를 방출시키는 평면형(Metal Insulator Metal : MIM) FED로 나뉘어진다. The dual FED is a tip type FED that concentrates a high field on a sharp cathode (emitter) and emits electrons by a quantum mechanical tunnel effect, and a quantum mechanical tunnel by focusing a high field on a metal having a predetermined area. It is divided into planar (Metal Insulator Metal: MIM) FED which emits electrons by Tunnel effect.

팁형의 FED는 게이트 전극에 전압을 걸어 전자 방출 부분에 전계를 인가함으로써, 실리콘(Si)이나 몰리브덴(Mo)으로 제작된 콘 형태의 돌기부분으로부터 전자를 방출시킨다. 반면에, FED는 금속(metal), 절연체층(insulator), 반도체층(metal) 등을 포함하는 적층 구조를 형성하며, 금속층 측으로부터 전자를 터널 효과를 이용하여 절연체층에 주입·통과시켜, 전자 방출부로부터 외부에 인출한다. The tip-type FED emits electrons from a cone-shaped protrusion made of silicon (Si) or molybdenum (Mo) by applying an electric field to the electron emission portion by applying a voltage to the gate electrode. On the other hand, the FED forms a laminated structure including a metal, an insulator layer, a semiconductor layer, and the like, and injects and passes electrons from the metal layer side to the insulator layer using a tunnel effect, It is taken out from the discharge part to the outside.

도 1은 종래의 팁형 FED를 나타내는 도면이다.1 is a view showing a conventional tip-type FED.

도 1을 참조하면, 애노드 전극(4) 및 형광체(6)가 적층된 상부 유리기판(2)과, 하부 유리기판(8) 상에 형성되는 전계방출 어레이(32)를 구비한 FED가 도시되어 있다. 전계방출 어레이(32)는 하부 유리기판(8) 상에 형성되는 캐소드 전극(10) 및 저항층(12)과, 저항층(12)상에 형성되는 게이트 절연층(14) 및 에미터(22)와, 게이트 절연층(14) 상에 형성되는 게이트 전극(16)을 구비한다. Referring to FIG. 1, there is shown a FED having an upper glass substrate 2 on which an anode electrode 4 and a phosphor 6 are stacked, and a field emission array 32 formed on the lower glass substrate 8. have. The field emission array 32 includes the cathode electrode 10 and the resistive layer 12 formed on the lower glass substrate 8, and the gate insulating layer 14 and the emitter 22 formed on the resistive layer 12. ) And a gate electrode 16 formed on the gate insulating layer 14.

캐소드 전극(10)은 에미터(22)에 전류를 공급하게 되며, 저항층(12)은 캐소드 전극(10)으로부터 에미터(22) 쪽으로 인가되는 과전류를 제한하여 에미터(22)에 균일한 전류를 공급하는 역할을 하게 된다. The cathode electrode 10 supplies a current to the emitter 22, and the resistive layer 12 limits the overcurrent applied from the cathode electrode 10 toward the emitter 22, thereby making it uniform to the emitter 22. It serves to supply current.

게이트 절연층(14)은 캐소드 전극(10)과 게이트 전극(16) 사이를 절연하게 된다. 게이트 전극(16)은 전자를 인출시키기 위한 인출전극으로 이용된다. 상부 유리기판(2)과 하부 유리기판(8) 사이에는 스페이서(40)가 설치된다. The gate insulating layer 14 insulates between the cathode electrode 10 and the gate electrode 16. The gate electrode 16 is used as an extraction electrode for drawing electrons. A spacer 40 is installed between the upper glass substrate 2 and the lower glass substrate 8.

스페이서(40)는 상부 유리기판(2)과 하부 유리기판(8) 사이의 고진공 상태를 유지할 수 있도록 상부 유리기판(2)과 하부 유리기판(8)을 지지한다. The spacer 40 supports the upper glass substrate 2 and the lower glass substrate 8 so as to maintain a high vacuum state between the upper glass substrate 2 and the lower glass substrate 8.

화상을 표시하기 위하여, 캐소드 전극(10)에 부극성(-)의 캐소드전압이 인가되고 애노드 전극(4)에 정극성(+)의 애노드전압이 인가된다. 그리고 게이트 전극(16)에는 정극성의 게이트 전압이 인가된다. 그러면, 에미터(22)로부터 방출된 전자빔(30)이 적색·녹색·청색의 형광체(6)에 충돌하여 형광체(6)를 여기시키게 된다. 이때, 형광체(6)에 따라 적색·녹색·청색 중 어느 한 색의 가시광이 발광된다. In order to display an image, a negative (-) cathode voltage is applied to the cathode electrode 10 and a positive (+) anode voltage is applied to the anode electrode 4. A positive gate voltage is applied to the gate electrode 16. Then, the electron beam 30 emitted from the emitter 22 collides with the red, green, and blue phosphors 6 to excite the phosphors 6. At this time, visible light of any one of red, green, and blue colors is emitted according to the phosphor 6.

이와 같은 팁형 FED는 전자 방출에 이용되는 에미터의 특성에 따라서 전자의 방출량이 결정된다. 따라서, 하나의 FED에 포함되는 모든 에미터를 균일하게 제작해야 한다. 하지만, 현재의 제조 공정으로는 하나의 FED에 포함되는 모든 에미터가 균일한 특성을 갖도록 제작하기 곤란하다. 아울러, 에미터를 제작하기 위해 많은 공정시간이 소모되는 단점이 있다. The tip-type FED has an electron emission amount determined by the characteristics of the emitter used for electron emission. Therefore, all emitters included in one FED should be manufactured uniformly. However, in the current manufacturing process, it is difficult to fabricate all emitters included in one FED to have uniform characteristics. In addition, there is a disadvantage that a lot of processing time is consumed to manufacture the emitter.

또한, 팁형 FED는 첨예한 에미터에서 전자가 방출되기 때문에 캐소드 전극(10) 및 게이트전극(16)에 수십 내지 백 볼트 사이의 전압이 인가되어야 한다. 따라서, 캐소드전극(10) 및 게이트전극(16)에 인가되는 전압에 의해 소비전력이 많이 소모된다. In addition, since the tip-type FED emits electrons from a sharp emitter, a voltage of several tens to one hundred volts must be applied to the cathode electrode 10 and the gate electrode 16. Therefore, a large amount of power is consumed by the voltage applied to the cathode electrode 10 and the gate electrode 16.

도 3은 종래의 평면형 FED의 화소셀을 나타내는 도면이다. 3 is a diagram illustrating a pixel cell of a conventional planar FED.

도 3을 참조하면, 종래의 평면형 전계 방출 표시소자의 화소셀은 애노드전극(44) 및 형광체(46)가 적층된 상부기판(42)과, 하부기판(48) 상에 형성되는 전계 방출 어레이(56)를 구비한다. Referring to FIG. 3, a pixel cell of a conventional planar field emission display device includes an upper substrate 42 having an anode electrode 44 and a phosphor 46 stacked thereon, and a field emission array formed on the lower substrate 48. 56).

전계 방출 어레이(56)는 하부기판(48) 상에 형성되는 스캔전극(50), 절연층(52) 및 데이터전극(54)을 구비한다. The field emission array 56 includes a scan electrode 50, an insulating layer 52, and a data electrode 54 formed on the lower substrate 48.

화상을 표시하기 위하여, 스캔전극(50)에 부극성(-)의 스캔펄스가 인가되고 데이터전극(54)에 정극성(+)의 데이터펄스가 인가된다. 그리고, 애노드전극(44)에 정극성(+)의 애노드전압이 인가된다. 그러면, 전자가 스캔전극(50)으로부터 데이터전극(54)으로 터널링(Tunneling)하여 애노드전극(44) 쪽으로 가속된다. In order to display an image, a negative scan pulse is applied to the scan electrode 50 and a positive data pulse is applied to the data electrode 54. Then, a positive anode voltage is applied to the anode electrode 44. Then, electrons are tunneled from the scan electrode 50 to the data electrode 54 and accelerated toward the anode electrode 44.

이 전자들은 적색, 녹색 및 청색의 형광체(46)에 충돌하여 형광체(46)를 여기시키게 된다. 이때, 형광체(46)에 따라 적색, 녹색, 청색 중 어느 한 색의 가시광이 발생된다. These electrons collide with the red, green and blue phosphors 46 to excite the phosphors 46. At this time, visible light of any one of red, green, and blue colors is generated according to the phosphor 46.

이와 같은 평면형 FED는 스캔전극(50) 및 데이터전극(54)이 소정면적을 가지고 대향되게 설치되기 때문에 팁형 FED에 비해 저전압 구동이 가능하다. 즉, 평면형 FED의 스캔전극(50) 및 데이터전극(54)에는 수 내지 10V 사이의 전압이 인가된다. 또한, 평면형 FED는 전자를 방출하는 스캔전극(50) 및 데이터전극(54)이 소정면적을 가지기 때문에 팁형 FED에 비해 간단한 제조공정으로 스캔전극(50) 및 데이터전극(54)을 제조할 수 있다. The planar FED is capable of driving a lower voltage than the tip type FED because the scan electrode 50 and the data electrode 54 are installed to face each other with a predetermined area. That is, a voltage between several to 10V is applied to the scan electrode 50 and the data electrode 54 of the planar FED. In addition, in the planar FED, since the scan electrode 50 and the data electrode 54 emitting electrons have a predetermined area, the scan electrode 50 and the data electrode 54 can be manufactured by a simple manufacturing process compared to the tip type FED. .

도 4는 종래의 평면형 FED에 공급되는 구동파형을 나타내는 파형도이다. 4 is a waveform diagram showing a driving waveform supplied to a conventional planar FED.

도 4를 참조하면, 종래의 평면형 FED의 스캔라인(S)에는 부극성의 스캔펄스(SP)가 순차적으로 공급되고 데이터라인(D)에는 부극성의 스캔펄스(SP)에 동기되는 정극성의 데이터펄스(DP)가 공급된다. 스캔펄스(SP) 및 데이터펄스(DP)가 공급된 화소셀에서는 스캔펄스(SP) 및 데이터펄스(DP)의 전압차에 의해 전자가 방출된다. Referring to FIG. 4, negative scan pulses SP are sequentially supplied to the scan line S of a conventional planar FED, and positive data synchronized with the negative scan pulses SP to the data line D. The pulse DP is supplied. In the pixel cells supplied with the scan pulse SP and the data pulse DP, electrons are emitted by the voltage difference between the scan pulse SP and the data pulse DP.

예를 들어, 도 5와 같이 제 1 스캔라인(S1)에 -5V의 스캔펄스(SP)가 인가되고, 데이터라인(D)에 5V의 데이터펄스(DP)가 인가되면 제 1 스캔라인(S1)에 형성되어 있는 제 1 화소셀들(P1)에서 10V의 전압차가 발생된다. 따라서, 데이터펄스(DP)가 공급된 제 1 화소셀들(P1)에서 전자가 방출된다. For example, as shown in FIG. 5, when -5 V scan pulse SP is applied to the first scan line S1 and 5 V data pulse DP is applied to the data line D, the first scan line S1 is applied. ), A voltage difference of 10V is generated in the first pixel cells P1 formed in FIG. Therefore, electrons are emitted from the first pixel cells P1 supplied with the data pulse DP.

이때, 데이터펄스(DP)의 폭 및/또는 진폭은 계조에 따라 상이하게 설정된다. 예를 들어, 높은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 넓거나 높게 설정되고, 낮은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 좁거나 낮게 설정된다.At this time, the width and / or amplitude of the data pulse DP is set differently according to the gradation. For example, the width and / or amplitude of the data pulse DP is set to be wide or high when expressing a high gray level, and the width and / or amplitude of the data pulse DP is set to be narrow or low when expressing a low gray level.

한편, 제 2 내지 제 m 스캔라인(S2 내지 Sm)에 형성되어 있는 제 2 내지 제 m 화소셀들(P2 내지 Pm)에서는 5V, 즉 데이터펄스(DP)만이 인가되기 때문에 전자가 방출되지 않는다. Meanwhile, electrons are not emitted because only 5V, that is, the data pulse DP is applied to the second to mth pixel cells P2 to Pm formed in the second to mth scan lines S2 to Sm.

이후, 이와 같은 과정을 반복하여 제 m 스캔라인(Sm)까지 순차적으로 스캔펄스(SP) 및 데이터펄스(DP)를 인가하여 제 1 내지 제 m 화소셀(P1 내지 Pm)을 구동하여 화상을 표시한다. 화상이 표시된 후 제 1 내지 제 m 스캔라인(S1 내지 Sm)에는 정극성의 리셋펄스(RP)가 인가된다. 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 리셋펄스(RP)가 인가되면 제 1 내지 제 m 화소셀(P1 내지 Pm)에 충전된 전하들이 제거된다. Thereafter, the process is repeated to sequentially apply the scan pulse SP and the data pulse DP to the m th scan line Sm to drive the first to m th pixel cells P1 to Pm to display an image. do. After the image is displayed, a positive reset pulse RP is applied to the first to m th scan lines S1 to Sm. When the reset pulse RP is applied to the first to mth scan lines S1 to Sm, the charges charged in the first to mth pixel cells P1 to Pm are removed.

평면형 FED는 도 3과 같이 스캔전극(50), 절연층(52) 및 데이터전극(54)의 캐패시터 구조로 형성되기 때문에 화소셀이 높은 캐패시턴스 특성을 가지게 된다. 이러한 특성을 가지는 평면형 FED의 화소셀들에 축척된 하전입자들을 제거하기 위해 리셋펄스(RP)를 공급하면, 피크치가 큰 변위전류 또는 러쉬전류(rush current)가 흐르게 된다. 변위전류는 스캔전극(50)과 데이터전극(54) 사이의 절연파괴를 유발하여 전극의 수명을 단축시킨다. 심한 경우에, 변위전류는 FED를 구동시키는 구동 IC를 손상시켜 구동 IC의 파괴를 가져온다. 뿐만 아니라, 피크치가 큰 변위전류는 발광에 기여하지 않는 무효전력을 크게 하므로 그만큼 전력손실을 초래한다. 또한, 스캔전극에 부극성의 스캔펄스가 인가되고, 데이터전극에 정극성의 데이터펄스가 인가된다. 이러한 서로 다른 극성의 펄스가 사용됨으로써 소비전력이 커지게 되는 문제점이 대두된다. Since the planar FED has a capacitor structure of the scan electrode 50, the insulating layer 52, and the data electrode 54 as shown in FIG. 3, the pixel cell has a high capacitance characteristic. When the reset pulse RP is supplied to remove the charged particles accumulated in the planar FED pixel cells having such a characteristic, a displacement current or a rush current having a large peak flows. The displacement current causes breakdown between the scan electrode 50 and the data electrode 54 to shorten the life of the electrode. In severe cases, the displacement current damages the drive IC driving the FED, resulting in destruction of the drive IC. In addition, the displacement current having a large peak value increases the reactive power which does not contribute to light emission, thereby causing power loss. In addition, a negative scan pulse is applied to the scan electrode, and a positive data pulse is applied to the data electrode. As the pulses of different polarities are used, power consumption increases.

따라서, 본 발명의 목적은 소비전력을 저감함과 아울러 화소셀의 절연파괴를 방지할 수 있도록 한 전계 방출 표시장치의 구동방법을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a method of driving a field emission display device which can reduce power consumption and prevent breakdown of a pixel cell.

상기 목적을 달성하기 위하여, 본 발명의 전계 방출 표시장치의 구동방법은 기저전압(0V)에서 정극성 전압으로 스윙하는 스캔펄스를 스캔라인들에 공급하는 단계와, 상기 스캔펄스에 대하여 화소셀 내에 전자를 방출시킬 수 있는 전압차를 가지는 정극성 전압의 데이터펄스를 데이터라인에 공급하는 단계와; 상기 데이터펄스들 사이의 블랭킹 타임동안 상기 스캔펄스 및 상기 데이터펄스의 논리값 반전에 의해 상기 데이터라인과 상기 스캔라인에 인가되는 역바이어스전압으로 화소셀 내의 전자들을 소거시키는 단계를 포함한다. In order to achieve the above object, the driving method of the field emission display device according to the present invention comprises the steps of supplying a scan pulse to the scan lines swinging from the base voltage (0V) to a positive voltage, and in the pixel cell with respect to the scan pulse Supplying a data pulse of a positive voltage having a voltage difference capable of emitting electrons to the data line; And erasing electrons in the pixel cell with a reverse bias voltage applied to the data line and the scan line by inverting the logic value of the scan pulse and the data pulse during the blanking time between the data pulses.

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본 발명의 전계 방출 표시장치의 구동방법은 상기 스캔펄스의 하이논리값이 5V이고, 상기 스캔펄스의 로우논리값이 0V인 것을 특징으로 한다.The driving method of the field emission display device of the present invention is characterized in that the high logic value of the scan pulse is 5V and the low logic value of the scan pulse is 0V.

본 발명의 전계 방출 표시장치의 구동방법은 상기 데이터펄스의 하이논리값이 10V이고, 상기 데이터펄스의 로우논리값이 0V인 것을 특징으로 한다.The driving method of the field emission display device of the present invention is characterized in that the high logic value of the data pulse is 10V and the low logic value of the data pulse is 0V.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 6 내지 도 9를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 9.

도 6을 참조하면, 본 발명의 실시 예에 의한 평면형 FED는 스캔라인(S)에 정극성의 스캔펄스(SP)가 순차적으로 공급되고, 데이터라인(D)에는 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. 스캔라인(S)에 공급되는 스캔펄스(SP)는 0V 이상의 정극성의 전압레벨을 갖는다. 데이터펄스(DP)의 전압레벨은 스캔펄스(SP)와의 전압차에 의해 전자가 방출될 수 있는 정도의 정극성 전압으로 설정된다.Referring to FIG. 6, in the planar FED according to an exemplary embodiment of the present invention, positive scan pulses SP are sequentially supplied to the scan line S, and data synchronized with the scan pulses SP to the data line D. The pulse DP is supplied. The scan pulse SP supplied to the scan line S has a positive voltage level of 0V or more. The voltage level of the data pulse DP is set to a positive polarity voltage at which electrons can be emitted by the voltage difference from the scan pulse SP.

예를 들어 설명하면, 스캔라인들(S)에 스캔펄스(SP)가 공급되지 않을 때 스캔라인들(S)에는 5V의 직류 전압이 공급된다. 반면에, 스캔펄스(SP)가 공급될 때 스캔라인들(S)에는 0V의 전압레벨을 가지는 스캔펄스(SP)가 공급된다. 또한, 데이터펄스(DP)가 공급되지 않을 때 데이터라인들(D)에는 0V의 기저전압이 공급되고, 데이터펄스(DP)가 공급될 때 데이터라인들(D)에는 10V의 전압레벨을 가지는 데이터펄스(DP)가 공급된다.For example, when the scan pulse SP is not supplied to the scan lines S, a DC voltage of 5V is supplied to the scan lines S. On the other hand, when the scan pulse SP is supplied, the scan pulse SP having a voltage level of 0V is supplied to the scan lines S. In addition, when the data pulse DP is not supplied, the data line D is supplied with a base voltage of 0 V, and when the data pulse DP is supplied, data having a voltage level of 10 V is supplied to the data lines D. The pulse DP is supplied.

도 7a와 같이 제 1 스캔라인(S1)에 0V의 스캔펄스(SP)가 공급될 때 데이터라인들(D)에는 10V의 데이터펄스(DP)가 공급된다. 이와 같이 데이터라인들(D)에 10V의 데이터펄스(DP)가 인가되면 제 1 스캔라인(S1)에 형성되는 제 1 화소셀들에서 10V의 전압차가 발생되어 전자가 방출된다. As shown in FIG. 7A, when the 0 V scan pulse SP is supplied to the first scan line S1, the 10 V data pulse DP is supplied to the data lines D. As such, when a 10 V data pulse DP is applied to the data lines D, a voltage difference of 10 V is generated in the first pixel cells formed in the first scan line S1 to emit electrons.

한편, 도 7b와 같이 제 2 내지 지 m 스캔라인들(S2 내지 Sm)에는 5V의 직류전압이 공급되고, 데이터라인들(D)에는 10V의 데이터펄스(DP)가 공급된다. 따라서, 제 2 내지 제 m 스캐라인들(S2 내지 Sm)에 형성되어 있는 화소셀들에는 5V의 전압차가 발생된다. 즉, 제 2 내지 제 m 스캔라인들(S2 내지 Sm)에서는 전자가 방출되지 않는다. Meanwhile, as shown in FIG. 7B, a DC voltage of 5V is supplied to the second to m-scan lines S2 to Sm, and a data pulse DP of 10V is supplied to the data lines D. Therefore, a voltage difference of 5 V is generated in the pixel cells formed in the second to m th scan lines S2 to Sm. That is, electrons are not emitted from the second to m th scan lines S2 to Sm.

데이터라인들(D)에 데이터펄스(DP)가 공급되고, 다음 데이터펄스(DP)가 공급될 때까지 소정의 블랭킹 타임(Blanking Time ; T)이 존재한다. 이 블랭킹 타임(T)동안 데이터라인들(D)에는 기저전압이 공급되고, 스캔라인들(S)에는 5V의 직류전압이 공급된다. 즉, 스캔펄스(SP)와 데이터펄스(DP)의 논리값이 반전되므로 역바이어스에 의해 화소셀 내의 전자들을 소거시킨다.The data pulse DP is supplied to the data lines D, and a predetermined blanking time T exists until the next data pulse DP is supplied. During this blanking time T, the ground voltages are supplied to the data lines D, and a DC voltage of 5V is supplied to the scan lines S. That is, since the logic values of the scan pulse SP and the data pulse DP are inverted, the electrons in the pixel cell are erased by the reverse bias.

도 8a 내지 도 8d는 본 발명에 따른 화소셀들의 동작과정을 설명하기 위한 도면이다. 8A to 8D are diagrams for describing an operation process of pixel cells according to the present invention.

도 8a를 참조하면, 제 1 스캔라인(S1)에 0V가 공급되고, 제 2 내지 제 m 스캔라인(S2 내지 Sm)에는 5V의 전압이 인가된다. 제 1 스캔라인(S1)에 형성되는 화소셀들(P11 내지 P1n)에 0V의 데이터펄스(DP)가 인가되므로 제 1 스캔라인(S1) 및 데이터펄스(DP)에서 전자가 방출되지 않는다. 제 2 내지 제 m 스캔라인(S2 내지 Sm)은 5V의 전압레벨을 유지하고 있으므로 제 2 내지 제 m 스캔라인(S2 내지 Sm)에 형성된 화소셀들에서 전자가 방출되지 않는다.Referring to FIG. 8A, 0V is supplied to the first scan line S1, and a voltage of 5V is applied to the second to mth scan lines S2 to Sm. Since the 0 V data pulse DP is applied to the pixel cells P11 to P1n formed in the first scan line S1, electrons are not emitted from the first scan line S1 and the data pulse DP. Since the second to m th scan lines S2 to Sm maintain a voltage level of 5 V, electrons are not emitted from the pixel cells formed in the second to m th scan lines S2 to Sm.

이어서, 도 8b와 같이 제 2 스캔라인(S2)에 0V가 공급되고, 제 2 스캔라인(S2)을 제외한 스캔라인들(S)에 5V의 전압이 인가된다. 제 2 스캔라인(S2)에 스캔펄스(SP)가 인가되면 제 2 스캔라인(S2)에 형성되는 화소셀들 중 제 제 21 화소셀(P21)과 제 23 화소셀(P23)에 10V의 데이터펄스(DP)가 인가되어 전자가 방출된다. 반면에, 제 2 스캔라인(S2)에 형성되는 화소셀들 중 제 22 화소셀(P22) 및 제 24 내지 제 2n 화소셀(P24 내지 P2n)에는 0V의 데이터펄스가 인가되어 전자가 방출되지 않는다. 제 2 스캔라인(S2)을 제외한 스캔라인들(S)은 5V의 전압레벨을 가지고 있으므로 제 2 스캔라인(S2)을 제외한 스캔라인들(S)에 형성된 화소셀들에서 전자가 방출되지 않는다.Subsequently, as shown in FIG. 8B, 0 V is supplied to the second scan line S2, and a voltage of 5 V is applied to the scan lines S except for the second scan line S2. When the scan pulse SP is applied to the second scan line S2, data of 10V is applied to the twenty-first pixel cell P21 and the twenty-third pixel cell P23 among the pixel cells formed on the second scan line S2. The pulse DP is applied to emit electrons. On the other hand, a 0 V data pulse is applied to the twenty-second pixel cell P22 and the twenty-fourth to n-th pixel cells P24 to P2n among the pixel cells formed in the second scan line S2 so that electrons are not emitted. . Since the scan lines S except the second scan line S2 have a voltage level of 5V, electrons are not emitted from the pixel cells formed in the scan lines S except the second scan line S2.

도 8c를 참조하면, 순차적으로 제 3 스캔라인(S3)에 0V가 공급되고, 제 3 스캔라인(S3)을 제외한 스캔라인들(S)에는 5V의 전압이 인가된다. 제 3 스캔라인(S3)에 스캔펄스(SP)가 인가되면 10V의 데이터펄스가 인가된 제 3 스캔라인(S)에 형성된 제 31 내지 3n 화소셀(P31 내지 P3n)은 10V의 전압차가 발생되어 전자가 방출된다. 제 3 스캔라인(S3)을 제외한 스캔라인들(S)은 5V의 전압레벨을 가지고 있으므로 제 3 스캔라인(S3)을 제외한 스캔라인들(S)에 형성된 화소셀들에서 전자가 방출되지 않는다.Referring to FIG. 8C, 0 V is sequentially supplied to the third scan line S3, and a voltage of 5 V is applied to the scan lines S except the third scan line S3. When the scan pulse SP is applied to the third scan line S3, a voltage difference of 10 V is generated in the 31 to 3n pixel cells P31 to P3n formed on the third scan line S to which the 10 V data pulse is applied. Electrons are emitted. Since the scan lines S except for the third scan line S3 have a voltage level of 5 V, electrons are not emitted from the pixel cells formed in the scan lines S except for the third scan line S3.

도 8d는 도 8b와 도 8c 사이의 블랭킹 타임동안 화소셀의 동작을 설명하는 도면이다.FIG. 8D is a diagram illustrating an operation of the pixel cell during the blanking time between FIGS. 8B and 8C.

도 8d를 참조하면, 제 2 스캔라인(S2)과 제 3 스캔라인(S3)에 순차적으로 스캔펄스(SP)가 인가되면서 제 2 스캔라인(S2)과 제 3 스캔라인(S3) 사이에 블랭킹 타임이 존재한다. 이 블랭킹 타임 동안 제 1 내지 제 m 스캔라인들(S1 내지 Sm)에 데이터펄스(DP)의 전압보다 높은 5V의 전압이 인가된다. 따라서, 블랭킹 타임 동안 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 형성된 화소셀들에 축적된 전하들이 방전되는 리셋과정이 수행되게 된다.Referring to FIG. 8D, blanking is performed between the second scan line S2 and the third scan line S3 while the scan pulse SP is sequentially applied to the second scan line S2 and the third scan line S3. There is a time. During this blanking time, a voltage of 5 V higher than the voltage of the data pulse DP is applied to the first to m th scan lines S1 to Sm. Therefore, a reset process is performed in which charges accumulated in the pixel cells formed in the first to mth scan lines S1 to Sm are discharged during the blanking time.

도 9는 도 6에 도시된 평면형 FED 출력단의 구동회로도이다.FIG. 9 is a driving circuit diagram of the planar FED output terminal shown in FIG. 6.

도 9를 참조하면, 평면형 FED의 출력단의 구동회로는 순차적으로 구동신호를 인가하는 스캔구동부(60)와, 스캔구동부(60)로부터 도출된 제 1 내지 제 m 스캔라인(S1 내지 Sm) 및 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 스캔펄스를 선택적으로 흐르게 하는 스캔펄스 공급부(62)를 구비한다.Referring to FIG. 9, the driving circuit of the output terminal of the planar FED may include a scan driver 60 sequentially applying a driving signal, first to m-th scan lines S1 to Sm, and a first to mth derived from the scan driver 60. The scan pulse supply unit 62 for selectively flowing the scan pulse in the first to m th scan lines S1 to Sm is provided.

스캔구동부(60)는 제 1 내지 제 m 스캔라인(S1 내지 Sm)이 연결되어 있으며, 데이터라인에 인가된 데이터신호와 동기되도록 구동신호를 인가한다.The scan driver 60 is connected to the first to m th scan lines S1 to Sm, and applies a driving signal to be synchronized with a data signal applied to the data line.

스캔펄스 공급부(62)는 푸쉬풀 형태로 접속된 2개의 전계효과 트랜지스터(Field Effect Transistor ; 이하 "FET"라 함)로 구성되며, 제1 FET(Q'1)는 P채널 소자이고 제2 FET(Q1)는 N채널 소자이다. The scan pulse supply 62 is composed of two field effect transistors (hereinafter referred to as "FETs") connected in a push-pull form. The first FET Q'1 is a P-channel device and a second FET. Q1 is an N-channel device.

스캔구동부(60)로부터 순차적으로 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 부극성의 스캔펄스(SP)가 인가되면 인가된 해당 스캔라인(S)의 스캔펄스 공급부(62)의 P채널 FET(Q'1 내지 Q'm)는 도통하며 N채널 FET(Q1 내지 Qm)는 차단되게 된다.When the negative scan pulse SP is sequentially applied to the first to m th scan lines S1 to Sm from the scan driver 60, the P channel of the scan pulse supply part 62 of the corresponding scan line S is applied. The FETs Q'1 to Q'm are conductive and the N-channel FETs Q1 to Qm are blocked.

제1 FET(Q'1 내지 Q'm)의 게이트는 스캔구동부(60)에서 도출된 제 1 내지 제 m 스캔라인(S1 내지 Sm) 및 제 2 FET(Q1 내지 Qm)의 게이트와 연결되며 드레인은 공급전압원(Vdd)에 연결된다. 또한 소스는 제 2 FET(Q1 내지 Qm)의 드레인과 출력단 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 접속된다.The gates of the first FETs Q'1 to Q'm are connected to the gates of the first to mth scan lines S1 to Sm and the second FETs Q1 to Qm derived from the scan driver 60 and are drained. Is connected to the supply voltage source Vdd. The source is also connected to the drains of the second FETs Q1 to Qm and to the output terminals of the first to mth scan lines S1 to Sm.

제 2 FET(Q1 내지 Qm)의 게이트는 스캔구동부(60)에서 도출된 제 1 내지 제 m 스캔라인(S1 내지 Sm) 및 제 1 FET(Q'1 내지 Q'm)의 게이트와 연결되며 드레인은 제 1 FET(Q'1 내지 Q'm)의 소스 및 출력단 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 접속된다. 또한 드레인은 접지된다.The gates of the second FETs Q1 to Qm are connected to the gates of the first to mth scan lines S1 to Sm and the first FETs Q'1 to Q'm derived from the scan driver 60 and are drained. Is connected to the source and output stage first to mth scan lines S1 to Sm of the first FETs Q'1 to Q'm. The drain is also grounded.

상기 회로의 동작을 살펴보면, 먼저 스캔구동부(60)로부터 제 1 스캔라인(S1)에만 데이터라인(D)의 데이터펄스(DP)와 동기되는 스캔펄스(SP)가 공급된다. 이 때 제 1 FET(Q'1)는 턴-온(Turn On)되고 제 2 FET(Q1)는 턴-오프(Turn Off)되어 제 1 스캔라인에 5V의 전압이 인가된다. 제 1 스캔라인에 0V의 전압을 인가하기 위해 제 1 FET(Q'1)는 턴-온(Turn Off)되고 제 2 FET(Q1)는 턴-오프(Turn On)된다. Referring to the operation of the circuit, first, the scan driver SP is supplied with the scan pulse SP synchronized with the data pulse DP of the data line D only to the first scan line S1. At this time, the first FET Q'1 is turned on and the second FET Q1 is turned off to apply a voltage of 5V to the first scan line. In order to apply a voltage of 0V to the first scan line, the first FET Q'1 is turned off and the second FET Q1 is turned off.

이와 동시에 제 1 스캔라인(S1)을 제외한 스캔라인(S2 내지 Sm)의 스캔펄스 공급부(62) 내의 제 1 FET(Q'2 내지 Q'm)는 턴-오프되고 제 2 FET(Q2 내지 Qm)는 턴-온되게 된다. 이로써 제 1 스캔라인(S)만이 FET와 공급전압원(Vdd)의 동작으로 스캔라인(S)을 통해 셀에 전류를 인가할 수 있게 된다.At the same time, the first FETs Q'2 to Q'm in the scan pulse supply unit 62 of the scan lines S2 to Sm except the first scan line S1 are turned off and the second FETs Q2 to Qm. ) Is turned on. As a result, only the first scan line S can apply current to the cell through the scan line S by the operation of the FET and the supply voltage source Vdd.

상술한 바와 같이, 본 발명에 따른 전계 방출 표시장치의 구동방법은 리셋 펄스없이 리셋동작을 수행함으로써 소비전력을 저감함과 아울러 화소셀의 절연파괴를 방지할 수 있다. 나아가, 본 발명에 따른 전계 방출 표시장치의 구동방법은 전극의 수명을 연장시킬 수 있다. As described above, the driving method of the field emission display device according to the present invention can reduce power consumption and prevent breakdown of the pixel cells by performing a reset operation without a reset pulse. Furthermore, the driving method of the field emission display device according to the present invention can extend the life of the electrode.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래의 팁형 전계 방출 표시장치를 나타내는 사시도.1 is a perspective view showing a conventional tip type field emission display.

도 2는 도 1에 도시된 팁형 전계 방출 표시장치를 나타내는 단면도. FIG. 2 is a cross-sectional view of the tip type field emission display shown in FIG. 1. FIG.

도 3은 종래의 평면형 전계 방출 표시장치의 화소셀을 나타내는 도면.3 is a diagram illustrating pixel cells of a conventional planar field emission display device;

도 4는 도 3에 도시된 평면형 전계 방출 표시장치의 구동방법을 나타내는 파형도. FIG. 4 is a waveform diagram illustrating a method of driving the flat field emission display shown in FIG. 3.

도 5는 도 3에 도시된 화소셀들이 매트릭스 형태로 배치된 전계 방출 표시장치를 나타내는 도면. FIG. 5 is a diagram illustrating a field emission display device in which pixel cells illustrated in FIG. 3 are arranged in a matrix form. FIG.

도 6은 본 발명의 실시 예에 의한 평면형 전계 방출 표시장치의 구동방법을 나타내는 파형도. 6 is a waveform diagram illustrating a method of driving a planar field emission display device according to an exemplary embodiment of the present invention.

도 7은 도 6에 도시된 화소셀의 구동전압 파형도. 7 is a driving voltage waveform diagram of a pixel cell shown in FIG. 6;

도 8a 내지 도 8d는 도 6에 도시된 평면형 전계 방출 표시장치의 화소셀의 동작과정을 설명하기 위한 도면. 8A to 8D are diagrams for describing an operation process of a pixel cell of the planar field emission display shown in FIG. 6.

도 9는 도 6에 도시된 평면형 전계 방출 표시장치 출력단의 구동회로도.FIG. 9 is a driving circuit diagram of the output of the flat field emission display shown in FIG. 6; FIG.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2,42 : 상부 유리기판 4,44 : 애노드 전극2,42: upper glass substrate 4,44: anode electrode

6,46 : 형광체 8,48 : 하부 유리기판6,46 phosphor 8,48 lower glass substrate

10 : 캐소드 전극 12 : 저항층10 cathode electrode 12 resistive layer

14 : 게이트 절연층 16 : 게이트전극14 gate insulating layer 16 gate electrode

22 : 에미터 32,56 : 전계 방출 어레이22 emitter 32,56 field emission array

40 : 스페이서 50 : 스캔전극40: spacer 50: scan electrode

52 : 절연층 54 : 데이터전극52: insulating layer 54: data electrode

60 : 스캔구동부 62 : 스캔펄스 공급부60: scan driver 62: scan pulse supply unit

Claims

스캔라인들에 스캔펄스가 공급되고, 데이터라인들에 데이터펄스를 공급하여 구동되는 평판 디스플레이 패널의 구동방법에 있어서,In the driving method of a flat panel display panel which is supplied with scan pulses to the scan lines, the data pulses are supplied to the data lines,

기저전압(0V)에서 정극성 전압으로 스윙하는 스캔펄스를 스캔라인들에 공급하는 단계와,Supplying a scan pulse to the scan lines swinging from the base voltage (0 V) to the positive voltage;

상기 스캔펄스에 대하여 화소셀 내에 전자를 방출시킬 수 있는 전압차를 가지는 정극성 전압의 데이터펄스를 데이터라인에 공급하는 단계와;Supplying a data pulse of a positive voltage having a voltage difference capable of emitting electrons into a pixel cell with respect to the scan pulse to a data line;

상기 데이터펄스들 사이의 블랭킹 타임동안 상기 스캔펄스 및 상기 데이터펄스의 논리값 반전에 의해 상기 데이터라인과 상기 스캔라인에 인가되는 역바이어스전압으로 화소셀 내의 전자들을 소거시키는 단계를 포함하는 것을 특징으로 하는 전계 방출 표시장치의 구동방법.And erasing electrons in the pixel cell with a reverse bias voltage applied to the data line and the scan line by inverting the scan pulse and the logic value of the data pulse during the blanking time between the data pulses. A method of driving a field emission display device.

삭제delete

제 1 항에 있어서,The method of claim 1,

상기 스캔펄스의 하이논리값이 5V이고, 상기 스캔펄스의 로우논리값이 0V인 것을 특징으로 하는 전계 방출 표시장치의 구동방법.And a low logic value of the scan pulse is 5V, and a low logic value of the scan pulse is 0V.

제 1 항에 있어서,The method of claim 1,

상기 데이터펄스의 하이논리값이 10V이고, 상기 데이터펄스의 로우논리값이 0V인 것을 특징으로 하는 전계 방출 표시장치의 구동방법.And a low logic value of 10 V and a low logic value of 0 V of the data pulse.