KR100747358B1 - Flat Display Panel and Driving Method Thereof - Google Patents

Abstract

본 발명은 셀의 균일성을 향상시킴과 아울러 소비전력을 최소화할 수 있도록 한 평판 디스플레이 패널의 구동방법에 관한 것이다. The present invention relates to a method of driving a flat panel display panel to improve cell uniformity and to minimize power consumption.

본 발명의 평판 디스플레이 패널의 구동방법은 화소셀들에 형성된 스캔전극에 스캔펄스가 순차적으로 인가되는 단계와, 스캔펄스에 동기되도록 화소셀들에 형성된 데이터전극에 데이터펄스가 인가되는 단계와, 스캔전극에 스캔펄스가 인가된 후 스캔전극에 리셋펄스가 순차적으로 인가되는 단계를 포함한다.
According to an exemplary embodiment of the present invention, a method of driving a flat panel display panel includes sequentially applying scan pulses to scan electrodes formed on pixel cells, applying data pulses to data electrodes formed on pixel cells in synchronization with the scan pulses, and scanning After the scan pulse is applied to the electrode, the reset pulse is sequentially applied to the scan electrode.

Description

평판 디스플레이 패널 및 그 구동방법{Flat Display Panel and Driving Method Thereof } Flat Display Panel and Driving Method Thereof}             

도 1은 종래의 평면형 전계 방출 표시소자의 화소셀을 나타내는 도면.1 is a view showing a pixel cell of a conventional planar field emission display device.

도 2는 종래의 평면형 전계 방출 표시소자의 구동방법을 나타내는 파형도. 2 is a waveform diagram showing a method of driving a conventional planar field emission display device.

도 3은 화소셀이 매트릭스 형태로 배치되어 있는 종래의 평면형 전계 방출 표시소자를 나타내는 도면. 3 is a view showing a conventional planar field emission display device in which pixel cells are arranged in a matrix.

도 4는 본 발명의 실시예에 의한 평면형 전계 방출 표시소자의 구동부를 나타내는 도면.4 is a view showing a driving unit of a planar field emission display device according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 의한 평면형 전계 방출 표시소자의 구동방법을 나타내는 파형도.5 is a waveform diagram illustrating a method of driving a planar field emission display device according to an exemplary embodiment of the present invention.

도 6은 도 4에 도시된 스캔 구동부를 상세히 나타내는 블록도. 6 is a block diagram illustrating in detail the scan driver illustrated in FIG. 4.

도 7은 도 6에 도시된 스위치 어레이를 상세히 나타느내는 도면.
FIG. 7 illustrates the switch array shown in FIG. 6 in detail.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2 : 상부기판 4 : 애노드전극2: upper substrate 4: anode electrode

6 : 형광체 8 : 하부기판 6: phosphor 8: lower substrate                 

12 : 절연층 14 : 데이터전극12 insulating layer 14 data electrode

16 : 전계 방출 어레이 30 : 평면형 FED 패널16: field emission array 30: planar FED panel

32 : 데이타 구동부 34,36 : 스캔 구동부32: data driver 34,36: scan driver

40 : 스캔라인 선택부 42 : 스캔펄스 공급부40: scan line selector 42: scan pulse supply

44,48 : 버퍼 46 : 포터 커플러44,48: Buffer 46: Porter Coupler

50 : 시프트 레지스터 52 : 스위치 어레이50: shift register 52: switch array

54,56 : 드라이브 IC 70,72,74,76 : 스캔/리셋 선택부54,56: Drive IC 70,72,74,76: Scan / Reset Selector

62 : 딜레이 62: delay

58,60,64,66,78,80,82,84,86,88 : 스위칭소자

58, 60, 64, 66, 78, 80, 82, 84, 86, 88: switching element

본 발명은 평판 디스플레이 패널 및 그 구동방법에 관한 것으로 특히, 셀의 균일성을 향상시킴과 아울러 소비전력을 최소화할 수 있도록 한 평판 디스플레이 패널 및 그 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display panel and a method of driving the same, and more particularly, to a flat panel display panel and a method of driving the same to improve cell uniformity and to minimize power consumption.

최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel), 일렉트로 루미네센스(Electro-Luminescence : 이하 "EL"이라 함) 등이 있다. 표시품질을 개선하기 위하여, 평판 표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발이 진행되고 있다. Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes (CRTs). Such flat panel displays include liquid crystal displays (hereinafter referred to as "LCDs"), field emission displays (hereinafter referred to as "FEDs"), plasma display panels, and electroluminescence. Sense (Electro-Luminescence: "EL"). In order to improve the display quality, research and development for increasing the brightness, contrast and color purity of flat panel displays have been actively conducted.

이중 FED는 첨예한 음극(에미터)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의해 전자를 방출시키는 팁형 FED와, 소정 면적을 가지는 금속에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의해 전자를 방출시키는 평면형(Metal Insulator Metal : MIM) FED로 나뉘어진다. 팁형 FED에서는 전자 방출에 이용되는 에미터의 특성에 따라서 전자방출량이 결정된다. 따라서, 균일한 에미터를 제작해야 하지만, 현재의 제조공정으로는 하나의 패널에 포함되는 모든 에미터가 균일한 특성을 갖도록 제작하기 곤란하다. 또한, 에미터를 제작하기 위해 많은 공정시간이 소모되는 단점이 있다. 이에 비하여, 평면형 FED는 간단한 제조공정으로 전자를 방출시키는 금속을 제작할 수 있다. 따라서, 현재 평면형 에미터의 구동방법등에 대한 연구가 활발이 진행되고 있다. The dual FED is a tip type FED that concentrates a high field on a sharp cathode (emitter) and emits electrons by a quantum mechanical tunnel effect, and a quantum mechanical tunnel by focusing a high field on a metal having a predetermined area. It is divided into planar (Metal Insulator Metal: MIM) FED which emits electrons by Tunnel effect. In tip type FED, the amount of electron emission is determined by the characteristics of the emitter used for electron emission. Therefore, although a uniform emitter must be manufactured, it is difficult to manufacture so that all emitters included in one panel have uniform characteristics in the current manufacturing process. In addition, there is a disadvantage that a lot of processing time is consumed to manufacture the emitter. In contrast, planar FEDs can produce metals that emit electrons in a simple manufacturing process. Therefore, the research on the driving method of the planar emitter is currently active.

도 1은 종래의 평면형 전계 방출 표시소자의 화소셀을 나타내는 도면이다. 1 is a diagram illustrating a pixel cell of a conventional planar field emission display device.

도 1을 참조하면, 종래의 평면형 FED의 화소셀은 애노드전극(4) 및 형광체(6)가 적층된 상부기판(2)과, 하부기판(8) 상에 형성되는 전계 방출 어레이(16)를 구비한다. 전계 방출 어레이(16)는 하부기판(8) 상에 형성되는 스캔전극(10) 및 절연층(12), 절연층(12) 상에 형성되는 데이터전극(14)을 구비한다. 스캔전극(10)은 도시되지 않은 스캔 구동부로부터 주사펄스를 공급받고, 데이터전 극(14)은 도시되지 않은 데이터 구동부로부터 데이터펄스를 공급받는다. 스캔전극(10)에 스캔펄스가 인가되고, 데이터전극(14)에 데이터펄스가 인가되면 전자가 절연층(12)을 터널링(Tunneling)하여 애노드전극(4) 쪽으로 가속된다. 이때, 애노드전극(4)에는 정극성(+)의 애노드전압이 인가되고, 이 애노드전압에 의해 전자들이 가속된다. 이 전자들은 적색, 녹색 및 청색의 형광체(6)에 충돌하여 형광체(6)를 여기시키게 된다. 이때, 형광체(6)에 따라 적색, 녹색, 청색 중 어느 한 색의 가시광이 발생된다. Referring to FIG. 1, a pixel cell of a conventional planar FED includes an upper substrate 2 on which an anode electrode 4 and a phosphor 6 are stacked, and a field emission array 16 formed on the lower substrate 8. Equipped. The field emission array 16 includes a scan electrode 10 formed on the lower substrate 8, an insulating layer 12, and a data electrode 14 formed on the insulating layer 12. The scan electrode 10 receives a scan pulse from a scan driver (not shown), and the data electrode 14 receives a data pulse from a data driver (not shown). When the scan pulse is applied to the scan electrode 10 and the data pulse is applied to the data electrode 14, electrons are tunneled through the insulating layer 12 and accelerated toward the anode electrode 4. At this time, an anode voltage of positive polarity (+) is applied to the anode electrode 4, and electrons are accelerated by the anode voltage. These electrons collide with red, green and blue phosphors 6 to excite the phosphors 6. At this time, visible light of any one of red, green, and blue colors is generated according to the phosphor 6.

도 2는 종래의 평면형 전계 방출소자에 공급되는 구동파형을 나타내는 파형도이다. 2 is a waveform diagram showing a driving waveform supplied to a conventional planar field emission device.

도 2를 참조하면, 종래의 평면형 FED의 스캔라인(S)에는 부극성의 스캔펄스(SP)가 순차적으로 공급되고 데이터라인(D)에는 부극성의 스캔펄스(SP)에 동기되는 정극성의 데이터펄스(DP)가 공급된다. 스캔펄스(SP) 및 데이터펄스(DP)가 공급된 화소셀에서는 스캔펄스(SP) 및 데이터펄스(DP)의 전압차에 의해 전자가 방출된다. Referring to FIG. 2, negative scan pulses SP are sequentially supplied to the scan line S of a conventional planar FED, and positive data synchronized with the negative scan pulses SP to the data line D. The pulse DP is supplied. In the pixel cells supplied with the scan pulse SP and the data pulse DP, electrons are emitted by the voltage difference between the scan pulse SP and the data pulse DP.

예를 들어, 도 3과 같이 제 1 스캔라인(S1)에 -5V의 스캔펄스(SP)가 인가되고, 데이터라인(D)에 5V의 전압을 가지는 데이터펄스(DP)가 공급되면 제 1 스캔라인(S1)에 형성되어 있는 제 1 화소셀들(P1)에서 10V의 전압차가 발생된다. 이와 같이 제 1 화소셀들(P1)중 데이터펄스(DP)가 공급된 방전셀들에서는 전위차에 해당하는 전자가 방출된다. For example, as shown in FIG. 3, when -5 V scan pulse SP is applied to the first scan line S1 and a data pulse DP having a voltage of 5 V is supplied to the data line D, the first scan is performed. A voltage difference of 10 V is generated in the first pixel cells P1 formed in the line S1. As described above, electrons corresponding to the potential difference are emitted from the discharge cells supplied with the data pulse DP among the first pixel cells P1.

이때, 데이터펄스(DP)의 폭 및/또는 진폭은 계조에 따라 상이하게 설정된다. 예를 들어, 높은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 넓거나 높게 설정되고, 낮은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 좁거나 낮게 설정된다. At this time, the width and / or amplitude of the data pulse DP is set differently according to the gradation. For example, the width and / or amplitude of the data pulse DP is set to be wide or high when expressing a high gray level, and the width and / or amplitude of the data pulse DP is set to be narrow or low when expressing a low gray level.

한편, 제 2 내지 제 m 스캔라인(S2 내지 Sm)에 형성되어 있는 제 2 내지 제 m 화소셀들(P2 내지 Pm)에서는 5V, 즉 데이터펄스(DP)의 전압만이 인가되기 때문에 전자가 방출되기 않는다. On the other hand, electrons are emitted because only 5V, that is, the voltage of the data pulse DP is applied to the second to mth pixel cells P2 to Pm formed in the second to mth scan lines S2 to Sm. It doesn't become.

이후, 이와 같은 과정을 반복하여 제 m 스캔라인(Sm)까지 순차적으로 스캔펄스(SP) 및 데이터펄스(DP)를 인가하여 제 1 내지 제 m 화소셀(P1 내지 Pm)을 구동하여 화상을 표시한다. 화상이 표시된 후 제 1 내지 제 m 스캔라인(S1 내지 Sm)에는 정극성의 리셋펄스(RP)가 인가된다. 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 리셋펄스(RP)가 인가되면 제 1 내지 제 m 화소셀(P1 내지 Pm)에 충전된 전하들이 제거된다. Thereafter, the process is repeated to sequentially apply the scan pulse SP and the data pulse DP to the m th scan line Sm to drive the first to m th pixel cells P1 to Pm to display an image. do. After the image is displayed, a positive reset pulse RP is applied to the first to m th scan lines S1 to Sm. When the reset pulse RP is applied to the first to mth scan lines S1 to Sm, the charges charged in the first to mth pixel cells P1 to Pm are removed.

하지만, 이와 같은 종래의 평면형 FED에서는 제 1 스캔라인(S1)에 스캔펄스(SP)가 인가될 때 제 2 내지 제 m 스캔라인들(S2 내지 Sm)에도 데이터펄스(DP)가 공급된다. 이때, 제 2 내지 제 m 스캔라인들(S2 내지 Sm)은 저전위 상태를 유지한다. 따라서, 데이터라인(D)으로부터 제 2 내지 제 m 스캔라인들(S2 내지 Sm) 쪽으로 누설전류가 흐르게 된다. 다시 말하여, 데이터라인(D)으로부터 현재 스캔펄스(SP)를 공급받는 스캔라인(S) 이외의 스캔라인들(S) 쪽으로 누설전류가 흐르게 되므로 FED의 소비전력이 낭비된다. However, in the conventional planar FED, when the scan pulse SP is applied to the first scan line S1, the data pulse DP is also supplied to the second to m th scan lines S2 to Sm. In this case, the second to m th scan lines S2 to Sm maintain a low potential state. Therefore, a leakage current flows from the data line D toward the second to m th scan lines S2 to Sm. In other words, since a leakage current flows from the data line D toward the scan lines S other than the scan line S which is currently supplied with the scan pulse SP, power consumption of the FED is wasted.

아울러, 이러한 누설전류가 발생하게 되면 제 2 내지 제 m 스캔라인들(S2 내 지 Sm)에 형성된 화소셀들(P2 내지 Pm)에 캐패시턴스(Capacitance) 값이 커지게 된다. 이와 같이 화소셀들(P2 내지 Pm)에 캐패시턴스 값이 켜지면 구동속도가 저하되게 된다.In addition, when such a leakage current occurs, a capacitance value of the pixel cells P2 to Pm formed in the second to m th scan lines S2 to Sm increases. As such, when the capacitance value is turned on in the pixel cells P2 to Pm, the driving speed is decreased.

또한, 종래의 평면형 FED에서는 화소셀들(P)에 충전된 전하들을 제거하기 위하여 일률적으로 모든 화소셀들(P)에 리셋펄스(RP)를 인가한다. 따라서, 제 1 스캔라인(S1)에 스캔펄스(SP)가 공급된 후 리셋펄스(RP)가 인가되는 시간(t1)과, 제 m 스캔라인(Sm)에 스캔펄스(SP)가 공급된 후 리셋펄스(RP)가 인가되는 시간(t2)이 상이하다. In addition, in the conventional planar FED, the reset pulse RP is uniformly applied to all the pixel cells P in order to remove the charges charged in the pixel cells P. FIG. Therefore, after the scan pulse SP is supplied to the first scan line S1, the time t1 when the reset pulse RP is applied, and the scan pulse SP is supplied to the m-th scan line Sm. The time t2 at which the reset pulse RP is applied is different.

이와 같이, 스캔펄스(SP)가 인가된 후 리셋펄스(RP)가 인가되는 시간이 상이하게 되면 화소셀들(P)의 균일성이 저하된다. 다시 말하여, 제 1 스캔라인(S1)에 스캔펄스(SP)가 공급되고, 비교적 긴 시간(t1)후에 리셋펄스(RP)가 인가되기 때문에 화소셀들(P1)에 충전된 일부분의 전자들이 자연소거된다. 하지만, 제 m 스캔라인(Sm)에 스캔펄스(SP)가 공급되고, 비교적 짧은 시간(t2)후에 리세펄스(RP)가 인가되기 때문에 화소셀들(Pm)에 충전된 전자들이 자연소거되지 않는다. As such, when the time for which the reset pulse RP is applied after the scan pulse SP is applied is different, the uniformity of the pixel cells P is reduced. In other words, since the scan pulse SP is supplied to the first scan line S1 and the reset pulse RP is applied after a relatively long time t1, a part of electrons charged in the pixel cells P1 are discharged. Natural elimination However, since the scan pulse SP is supplied to the m-th scan line Sm, and the reset pulse RP is applied after a relatively short time t2, the electrons charged in the pixel cells Pm are not naturally erased. .

따라서, 화소셀들(P)에 충전된 전자들이 상이한 상태에서 리셋펄스(RP)가 인가되기 때문에 화소셀들(P)의 균일성이 저하됨과 아울러 동작특성이 상이하게 된다.
Therefore, since the reset pulse RP is applied in a state where the electrons charged in the pixel cells P are different, the uniformity of the pixel cells P is reduced and the operation characteristics are different.

따라서, 본 발명의 목적은 셀의 균일성을 향상시킴과 아울러 소비전력을 최 소화할 수 있도록 한 평판 디스플레이 패널 및 그 구동방법을 제공하는데 있다.
Accordingly, it is an object of the present invention to provide a flat panel display panel and a driving method thereof which improve cell uniformity and minimize power consumption.

상기 목적을 달성하기 위하여 본 발명의 평판 디스플레이 패널의 구동방법은 화소셀들에 형성된 스캔전극에 스캔펄스가 순차적으로 인가되는 단계와, 스캔펄스에 동기되도록 화소셀들에 형성된 데이터전극에 데이터펄스가 인가되는 단계와, 스캔전극에 스캔펄스가 인가된 후 스캔전극에 리셋펄스가 순차적으로 인가되는 단계를 포함한다. In order to achieve the above object, a method of driving the flat panel display panel according to the present invention includes sequentially applying scan pulses to scan electrodes formed on the pixel cells, and applying data pulses to the data electrodes formed on the pixel cells in synchronization with the scan pulses. And applying reset pulses to the scan electrodes sequentially after the scan pulses are applied to the scan electrodes.

본 발명의 평판 디스플레이 패널은 데이터전극을 구동하기 위한 데이터 구동부와, 기수번째 스캔전극에 스캔펄스 및 리셋펄스를 순차적으로 공급하기 위한 제 1 스캔 구동부와, 우수번째 스캔전극에 스캔펄스 및 리셋펄스를 순차적으로 공급하기 위한 제 2 스캔 구동부를 구비한다. According to an exemplary embodiment of the present invention, a flat panel display panel includes a data driver for driving a data electrode, a first scan driver for sequentially supplying scan pulses and a reset pulse to an odd scan electrode, and a scan pulse and a reset pulse to even-numbered scan electrodes. A second scan driver for supplying sequentially.

상기 제 1 스캔구동부 및 제 2 스캔구동부 각각은, 스캔펄스를 공급받는 스캔전극을 선택하기 위한 스캔전극 선택부와, 스캔펄스를 스캔전극에 공급하기 위한 스캔펄스 공급부와, 스캔전극 선택부의 제어에 의해 스캔펄스 공급부로부터 공급받는 스캔펄스 및 자신이 생성하는 리셋펄스 중 어느 하나를 스캔전극으로 공급하기 위한 스위치 어레이를 구비한다. Each of the first scan driver and the second scan driver includes a scan electrode selector for selecting a scan electrode supplied with the scan pulse, a scan pulse supply for supplying the scan pulse to the scan electrode, and a control of the scan electrode selector. And a switch array for supplying any one of a scan pulse supplied from the scan pulse supply unit and a reset pulse generated by the scan pulse supply unit to the scan electrode.

상기 스캔전극 선택부는; 스캔데이터를 입력받는 제 1 버퍼와; 제 1 버퍼로부터 스캔데이터를 입력받는 제 2 버퍼와; 제 1 버퍼 및 제 2 버퍼를 전기적으로 절연시키기 위한 포토 커플러와; 제 2 버퍼로부터 스캔데이터를 입력받고, 입력받 은 스캔데이터를 시프트하면서 스위치 어레이로 순차적으로 공급하기 위한 시프트 레지스터를 구비한다. The scan electrode selector; A first buffer receiving scan data; A second buffer receiving scan data from the first buffer; A photo coupler for electrically insulating the first buffer and the second buffer; And a shift register for receiving scan data from the second buffer and sequentially supplying the scan data to the switch array while shifting the received scan data.

상기 스캔펄스 공급부는, 포토 커플러의 제 1 단, 제 2 버퍼, 시프트 레지스터 및 스위치 어레이와 기저전압원 사이에 설치되는 제 1 스위칭소자와, 포토 커플러의 제 1 단, 제 2 버퍼, 시프트 레지스터 및 스위치 어레이와 스캔펄스 전압원의 사이에 설치되는 제 2 스위칭소자와, 제 1 스위칭소자를 구동시키기 위한 제 1 드라이브 집적회로와, 제 2 스위칭소자를 구동시키기 위한 제 2 드라이브 집적회로를 구비한다. The scan pulse supply unit includes a first switching element provided between the first stage, the second buffer, the shift register, and the switch array of the photocoupler and the base voltage source, and the first stage, the second buffer, the shift register, and the switch of the photocoupler. And a second switching element provided between the array and the scan pulse voltage source, a first drive integrated circuit for driving the first switching element, and a second drive integrated circuit for driving the second switching element.

상기 스위치 어레이는, 스캔전극마다 설치되어 스캔전극 선택부로부터 공급되는 스캔데이터에 대응되어 스캔전극에 스캔펄스 공급부로부터 공급되는 스캔펄스 또는 자신이 생성하는 리셋펄스를 스캔전극에 공급하기 위한 스캔/리셋 선택부를 구비한다. The switch array is provided for each scan electrode and corresponds to scan data supplied from the scan electrode selector to scan / reset to supply the scan electrode the scan pulse supplied from the scan pulse supply part or the reset pulse generated by the scan electrode to the scan electrode. It has a selection part.

상기 스캔/리셋 선택부 각각은, 리셋펄스 전압원과 스캔전극의 사이에 설치되는 제 1 스위칭소자와, 스캔펄스 공급부와 스캔전극 사이에 설치되는 제 2 스위칭소자와, 제 1 스위칭소자와 스캔전극 선택부의 사이에 설치되어 스캔데이터를 딜레이 시키기 위한 딜레이를 구비한다. Each of the scan / reset selectors includes: a first switching element provided between the reset pulse voltage source and the scan electrode; a second switching element provided between the scan pulse supply unit and the scan electrode; and a first switching element and the scan electrode selected. It is provided between the parts and has a delay for delaying the scan data.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 4 내지 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 7.                     

도 4는 본 발명의 실시예에 의한 평면형 전계 방출소자의 구동부를 나타내는 도면이다. 4 is a view showing a driving unit of the planar field emission device according to the embodiment of the present invention.

도 4를 참조하면, 평면형 FED는 평면형 FED 패널(30)의 데이터라인들을 구동시키기 위한 데이터 구동부(32)와, 평면형 FED 패널(30)의 스캔라인들을 구동시키기 위한 제 1 및 제 2 스캔 구동부(34,36)를 구비한다. Referring to FIG. 4, the planar FED includes a data driver 32 for driving data lines of the planar FED panel 30, and first and second scan drivers for driving scan lines of the planar FED panel 30. 34,36).

데이터 구동부(32)는 데이터라인들에 데이터펄스를 공급한다. 제 1 스캔 구동부(34)는 기수번째 스캔라인들에 스캔펄스 및 리셋펄스를 공급한다. 제 2 스캔 구동부(36)는 우수번재 스캔라인들에 스캔펄스 및 리셋펄스를 공급한다. The data driver 32 supplies data pulses to the data lines. The first scan driver 34 supplies a scan pulse and a reset pulse to the odd scan lines. The second scan driver 36 supplies a scan pulse and a reset pulse to the even scan lines.

도 5는 도 4에 도시된 구동부들(32,34,36)에 의해 데이터라인들 및 스캔라인들에 인가되는 구동파형을 나타내는 도면이다. FIG. 5 is a diagram illustrating a driving waveform applied to data lines and scan lines by the driving units 32, 34, and 36 illustrated in FIG. 4.

도 5를 참조하면, 본 발명의 평면형 FED 패널(30)의 스캔라인들(S)에는 부극성의 스캔펄스(SP)가 순차적으로 공급되고, 데이터라인들(D)에는 부극성의 스캔펄스(SP)에 동기되는 데이터펄스(DP)가 공급된다. Referring to FIG. 5, negative scan pulses SP are sequentially supplied to the scan lines S of the planar FED panel 30 of the present invention, and negative scan pulses are supplied to the data lines D. The data pulse DP synchronized with SP is supplied.

데이터펄스(DP) 및 스캔펄스(SP)의 공급과정을 종래의 도면인 도 3과 결부하여 상세히 설명하기로 한다. The process of supplying the data pulse DP and the scan pulse SP will be described in detail with reference to FIG. 3.

먼저, 제 1 스캔라인(S1)에는 제 1 스캔 구동부(34)로부터 부극성의 스캔펄스(SP)가 공급된다. 즉, 제 1 스캔라인(S1)을 따라 형성되어 있는 제 1 화소셀들(P1)에 스캔펄스(SP)가 공급된다. First, the negative scan pulse SP is supplied to the first scan line S1 from the first scan driver 34. That is, the scan pulse SP is supplied to the first pixel cells P1 formed along the first scan line S1.

한편, 데이터라인들(D)에는 제 1 스캔라인(S1)에 공급되는 부극성의 스캔펄스(SP)와 동기되도록 정극성의 데이터펄스(DP)가 데이터 구동부(32)로부터 공급된 다. 이때, 데이터펄스(DP)가 공급된 제 1 화소셀들(P1)에서는 부극성의 스캔펄스(SP) 및 정극성의 데이터펄스(DP)의 전압차에 의해 전자가 방출된다. On the other hand, a positive data pulse DP is supplied from the data driver 32 to the data lines D to be synchronized with the negative scan pulse SP supplied to the first scan line S1. At this time, electrons are emitted from the first pixel cells P1 supplied with the data pulse DP by the voltage difference between the negative scan pulse SP and the positive data pulse DP.

계조를 표현하기 위하여 데이터펄스(DP)의 폭 및/또는 진폭은 계조에 따라 상이하게 설정된다. 높은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 넓거나 높게 설정되고, 낮은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 좁거나 낮게 설정된다. In order to express the gray scale, the width and / or amplitude of the data pulse DP is set differently according to the gray scale. The width and / or amplitude of the data pulse DP is set to be wide or high when expressing a high gray level, and the width and / or amplitude of the data pulse DP is set to be narrow or low when expressing a low gray level.

제 1 화소셀들(P1)에서 전자가 방출된 후 제 2 스캔 구동부(36)로부터 제 2 스캔라인(S1)에 부극성의 스캔펄스가 공급된다. 즉, 제 2 스캔라인(S1)을 따라 형성되어 있는 제 2 화소셀들(P2)에 스캔펄스(SP)가 공급된다.After electrons are emitted from the first pixel cells P1, a negative scan pulse is supplied from the second scan driver 36 to the second scan line S1. That is, the scan pulse SP is supplied to the second pixel cells P2 formed along the second scan line S1.

데이터라인들(D)에는 제 2 스캔라인(S2)에 공급되는 부극성의 스캔펄스(SP)와 동기되도록 정극성의 데이터펄스(DP)가 데이터 구동부(32)로부터 공급된다. 이때, 데이터펄스(DP)가 공급된 제 2 화소셀들(P2)에서는 부극성의 스캔펄스(SP) 및 정극성의 데이터펄스(DP)의 전압차에 의해 전자가 방출된다. The positive data pulse DP is supplied from the data driver 32 to the data lines D so as to be synchronized with the negative scan pulse SP supplied to the second scan line S2. In this case, electrons are emitted from the second pixel cells P2 supplied with the data pulse DP by the voltage difference between the negative scan pulse SP and the positive data pulse DP.

한편, 제 1 스캔라인(S1)(즉, 제 1 화소셀들(P1))에는 제 2 스캔라인(S2)에 공급되는 스캔펄스(SP)와 동기되도록 정극성의 리셋펄스(RP)가 공급된다. 제 1 화소셀들(P1)에 리셋펄스(RP)가 공급되면 제 1 화소셀들(P1)에 충전된 전하들이 제거된다. Meanwhile, the positive reset pulse RP is supplied to the first scan line S1 (that is, the first pixel cells P1) to be synchronized with the scan pulse SP supplied to the second scan line S2. . When the reset pulse RP is supplied to the first pixel cells P1, the charges charged in the first pixel cells P1 are removed.

다시 말하여, 본 발명에서는 현재라인에 스캔펄스(SP)가 공급되고, 다음라인에 스캔펄스(SP)가 공급될 때 현재라인에 리셋펄스(RP)가 공급된다. 따라서, 본 발명에서는 제 1 스캔라인(S1)에 스캔펄스(SP)가 공급된 후 리셋펄스(RP)가 인가되 는 시간(t1)과, 제 m 스캔라인(Sm)에 스캔펄스(SP)가 공급된 후 리셋펄스(RP)가 인가되는 시간(t2)이 동일하다. 이에 따라, 화소셀들(P)의 균일성을 확보할 수 있다. In other words, in the present invention, the scan pulse SP is supplied to the current line, and the reset pulse RP is supplied to the current line when the scan pulse SP is supplied to the next line. Therefore, in the present invention, after the scan pulse SP is supplied to the first scan line S1, the time t1 when the reset pulse RP is applied and the scan pulse SP at the mth scan line Sm are provided. After t is supplied, the time t2 at which the reset pulse RP is applied is the same. Accordingly, uniformity of the pixel cells P may be secured.

도 6은 본 발명의 실시예에 의한 제 1 스캔 구동부를 나타내는 블록도이다.6 is a block diagram illustrating a first scan driver according to an exemplary embodiment of the present invention.

도 6을 참조하면 제 1 스캔 구동부(34)는 스캔펄스(SP)가 공급될 스캔라인(S)을 선택하기 위한 스캔라인 선택부(40)와, 스캔라인 선택부(40)에 의해 선택된 스캔라인(S)에 스캔펄스(SP)를 공급하기 위한 스캔펄스 공급부(42)와, 스캔펄스(SP)가 공급된 스캔라인(S)에 리셋펄스(RP)를 공급하기 위한 스위치 어레이(52)를 구비한다. 평면현 FED 패널(30)을 두고 제 1 스캔 구동부(34)와 대응되도록 설치되는 제 2 스캔 구동부(36)도 제 1 스캔 구동부(34)와 동일한 구조로 형성된다. Referring to FIG. 6, the first scan driver 34 may include a scan line selector 40 for selecting a scan line S to which a scan pulse SP is to be supplied, and a scan selected by the scan line selector 40. The scan pulse supply unit 42 for supplying the scan pulse SP to the line S, and the switch array 52 for supplying the reset pulse RP to the scan line S to which the scan pulse SP is supplied. It is provided. The second scan driver 36 installed to correspond to the first scan driver 34 with the flat string FED panel 30 also has the same structure as the first scan driver 34.

스캔 선택부(40)는 스캔라인들(S)에 순차적으로 스캔펄스가 공급될 수 있도록 순차적으로 스캔라인(S)을 선택한다. 이와 같은 스캔라인 선택부(40)는 스캔 데이터를 입력받아 일시저장하기 위한 제 1 버퍼(44)와, 제 1 버퍼(44) 및 제 2 버퍼(48)를 전기적으로 절연시키기 위한 포토 커플러(46)와, 스캔 데이터가 일시저장되는 제 2 버퍼(48)와, 스캔 데이터를 입력받음과 아울러 입력받은 스캔데이터를 시프트시키면서 순차적으로 스위치 어레이(52)에 공급하기 위한 시프트 레지스터(50)를 구비한다.The scan selector 40 sequentially selects the scan lines S so that scan pulses can be sequentially supplied to the scan lines S. FIG. The scan line selector 40 may receive a first buffer 44 for temporarily receiving scan data and a photo coupler 46 for electrically insulating the first buffer 44 and the second buffer 48. And a second buffer 48 for temporarily storing scan data, and a shift register 50 for sequentially supplying scan data to the switch array 52 while shifting the received scan data. .

제 1 버퍼(44) 및 포토 커플러(46)의 제 1 단은 기저전위(GND)와 접속된다. 포토 커플러(46)의 제 2 단, 제 2 버퍼(48), 시스트 레지스터(50)는 플로팅전위와 접속된다. 즉, 포토 커플러(46)의 제 2단, 제 2 버퍼(48), 시프트 레지스터(50)는 스캔펄스 공급부(42)의 기저전위(GND) 또는 스캔펄스 전압원(Vs)과 접속된다. The first ends of the first buffer 44 and the photo coupler 46 are connected to the ground potential GND. The second end of the photo coupler 46, the second buffer 48 and the sheath register 50 are connected to the floating potential. That is, the second stage, the second buffer 48 and the shift register 50 of the photo coupler 46 are connected to the ground potential GND or the scan pulse voltage source Vs of the scan pulse supply 42.

포토 커플러(46)는 제 1 버퍼(44) 및 제 2 버퍼(48)를 전기적으로 절연한다. 제 1 버퍼(44)는 스캔 데이터를 일시저장함과 아울러 저장된 데이터를 포토 커플러(46)로 공급한다. 포토 커플러(46)는 제 1 버퍼(46)로부터 공급된 데이터를 제 2 버퍼(48)로 공급한다. 제 2 버퍼(48)는 스캔 데이터를 일시저장함과 아울러 저장된 데이터를 시프트 레지스터(50)로 공급한다. 시프트 레지스터(50)는 제 2 버퍼(48)로부터 스캔 데이터를 공급받고, 공급받은 스캔데이터(SS)트 시키면서 스위치 어레이(52)로 공급한다. The photo coupler 46 electrically insulates the first buffer 44 and the second buffer 48. The first buffer 44 temporarily stores the scan data and supplies the stored data to the photo coupler 46. The photo coupler 46 supplies the data supplied from the first buffer 46 to the second buffer 48. The second buffer 48 temporarily stores the scan data and supplies the stored data to the shift register 50. The shift register 50 receives scan data from the second buffer 48 and supplies the scan data to the switch array 52 while receiving the scan data SS.

스캔펄스 공급부(42)는 스캔라인 선택부(40)에 의해 선택된 스캔라인(S)에 스캔펄스를 공급한다. 이를 위해 스캔펄스 공급부(42)는 기저전위(GND)와 제 1 접점(N1) 사이에 설치되는 제 1 스위치(58)와, 스캔펄스 전압원(Vs)과 제 1 접점(N1) 사이에 설치되는 제 2 스위치(60)와, 제 1 스위치(58)를 구동시키기 위한 제 1 드라이브 IC(Integrated Circuit ; 54), 제 2 스위치(60)를 구동시키기 위한 제 2 드라이브 IC(Integrated Circuit ; 56)를 구비한다. The scan pulse supply unit 42 supplies the scan pulse to the scan line S selected by the scan line selector 40. To this end, the scan pulse supply unit 42 is provided between the first switch 58 installed between the ground potential GND and the first contact point N1, and between the scan pulse voltage source Vs and the first contact point N1. A second drive 60, a first drive IC 54 for driving the first switch 58, and a second drive IC 56 for driving the second switch 60; Equipped.

제 1 드라이브 IC(54)는 도시되지 않은 제어부로부터 공급되는 제어신호에 응답하여 제 1 스위치(58)를 구동시킨다. 제 2 드라이브 IC(56)는 도시되지 않은 제어부로부터 공급되는 제어신호에 응답하여 제 2 스위치(60)를 구동시킨다. 제 2 스위치(60)는 제 2 드라이브 IC(56)의 구동신호에 응답하여 턴-온되어 스위치 어레스(52)로 스캔펄스(SP)를 공급한다. 이와 같은, 제 2 스위치(60)는 스캔라인 선택 부(40)로부터 스위치 어레이(52)로 스캔 데이터(SS)가 공급될 때 턴-온된다. The first drive IC 54 drives the first switch 58 in response to a control signal supplied from a controller (not shown). The second drive IC 56 drives the second switch 60 in response to a control signal supplied from a controller (not shown). The second switch 60 is turned on in response to the drive signal of the second drive IC 56 to supply the scan pulse SP to the switch address 52. As such, the second switch 60 is turned on when the scan data SS is supplied from the scan line selector 40 to the switch array 52.

제 1 스위치(58)는 제 1 드라이브 IC(56)의 구동신호에 응답하여 턴-온되어 스위치 어레이(52)로 기저전위(GND)를 공급한다. 이와 같은 제 1 스위치(58)는 데이터의 선택기간에 턴-온되지 않고, 사용자의 필요에 의해(즉, 스캔라인들(S)에 기저전위를 공급할 필요가 있을 때) 턴-온된다. The first switch 58 is turned on in response to the drive signal of the first drive IC 56 to supply the ground potential GND to the switch array 52. This first switch 58 is not turned on during the data selection period, but is turned on by the user's needs (ie when it is necessary to supply the ground potential to the scan lines S).

스위치 어레이(52)는 도 7과 같이 스캔 선택부(40)로부터 공급되는 스캔 데이터(SS)에 대응되어 스캔라인들(S)에 스캔펄스(SP) 또는 리셋펄스(RP)를 공급하기 위한 다수의 스캔/리셋 선택부(70,72,74,76)를 구비한다. The switch array 52 corresponds to the scan data SS supplied from the scan selector 40 as shown in FIG. 7 to supply a scan pulse SP or a reset pulse RP to the scan lines S. Scan / reset selection units (70, 72, 74, 76).

스캔/리셋 선택부(70,72,74,76) 각각에는 스캔라인들(S)이 접속된다. 즉, 제 1 스캔/리셋 선택부(70)에는 제 1 스캔라인(S1)이 접속되고, 제 m 스캔/리셋 선택부(76)에는 제 m 스캔라인(Sm)이 접속된다. Scan lines S are connected to each of the scan / reset selection units 70, 72, 74, and 76. That is, the first scan line S1 is connected to the first scan / reset selector 70, and the mth scan line Sm is connected to the mth scan / reset selector 76.

제 1 스캔/리셋 선택부(70)는 리셋펄스 전압원(Vr)과 제 1 스캔라인(S1) 사이에 설치되는 제 1 스위칭 소자(64)와, 스캔펄스 공급부(42)와 제 1 스캔라인(S1) 사이에 설치되는 제 2 스위칭소자(66)와, 제 1 스위칭소자(64) 및 스캔 선택부(40)의 사이에 설치되는 딜레이(62)를 구비한다. 제 2 내지 제 m 스캔/리셋 선택부(72 내지 76)도 제 1 스캔/리셋 선택부(70)와 동일한 구조로 형성된다. The first scan / reset selector 70 includes a first switching element 64 provided between the reset pulse voltage source Vr and the first scan line S1, the scan pulse supply unit 42, and the first scan line ( The second switching element 66 provided between S1) and the delay 62 provided between the first switching element 64 and the scan selector 40 are provided. The second to mth scan / reset selectors 72 to 76 are also formed in the same structure as the first scan / reset selector 70.

동작과정을 상세히 설명하면, 먼저 스캔 선택부(40)로부터 제 1 스캔/리셋 선택부(70)로 스캔 데이터(SS)가 공급된다. 이 스캔 데이터(SS)에 의해 제 2 스위칭소자(66)가 턴-온된다. 스캔 선택부(40)로부터 제 1 스캔/리셋 선택부(70)로 스캔 데이터(SS)가 공급될 때 스캔펄스 공급부(42)의 제 2 스위치(60)가 턴-온된다. 따라서, 제 1 스캔라인(S1)에는 스캔펄스(SP)가 공급된다. The operation process will be described in detail. First, scan data SS is supplied from the scan selector 40 to the first scan / reset selector 70. The second switching element 66 is turned on by this scan data SS. When scan data SS is supplied from the scan selector 40 to the first scan / reset selector 70, the second switch 60 of the scan pulse supply 42 is turned on. Therefore, the scan pulse SP is supplied to the first scan line S1.

제 1 스캔/리셋 선택부(70)에서 제 1 스캔라인(S1)으로 스캔펄스가 공급될 때 제 2 내지 제 m 스캔/리셋 선택부(72 내지 76)의 스위칭 소자들(78 내지 80)은 턴-오프 상태를 유지한다. 즉, 제 1 스캔 구동부에 의해 구동되는 제 3 내지 제 m 스캔라인들(S3,S5,…,Sm)은 하이 임피던스 상태를 유지한다. 또한, 제 2 스캔 구동부에 의해 구동되는 제 2 내지 제 m-1 스캔라인들(S2,S4,…,Sm-1)도 하이 임피던스 상태를 유지한다. When the scan pulse is supplied from the first scan / reset selector 70 to the first scan line S1, the switching elements 78 to 80 of the second to mth scan / reset selectors 72 to 76 are Maintain turn-off state. That is, the third to mth scan lines S3, S5,..., Sm driven by the first scan driver maintain a high impedance state. In addition, the second to m-th scan lines S2, S4,..., Sm-1 driven by the second scan driver also maintain a high impedance state.

이와같이, 제 1 스캔라인(S1)에 스캔펄스(SP)가 공급될 때 제 2 내지 제 m 스캔라인들(S2 내지 Sm)이 하이 임피던스 상태를 유지하기 때문에 데이터 구동부(32)로부터 공급되는 데이터펄스(DP)의 누설전류가 발생되지 않는다. 따라서, 본 발명에서는 소비전력을 최소화할 수 있다. 또한, 데이터펄스(DP)의 누설전류가 발생되지 않기 때문에 구동되지 않고 있는 화소셀들(P)의 캐패시턴스 값이 변하지 않는다. 따라서, 본 발명에서는 고속구동을 할 수 있다.As such, when the scan pulse SP is supplied to the first scan line S1, the second to mth scan lines S2 to Sm maintain a high impedance state, and thus the data pulse supplied from the data driver 32. A leakage current of (DP) does not occur. Therefore, in the present invention, power consumption can be minimized. In addition, since the leakage current of the data pulse DP does not occur, the capacitance values of the non-driven pixel cells P do not change. Therefore, in the present invention, high speed driving can be performed.

제 1 스캔라인(S1)에 스캔펄스가 공급된 후 제 2 스캔 구동부(36)로부터 제 2 스캔라인(S2)에 스캔펄스(SP)가 공급된다. 이때, 제 스캔/리셋 선택부(70)의 제 1 스위칭소자(64)에 스캔 데이터(SS)가 공급된다. 즉, 딜레이(62)는 다음 라인에 스캔펄스(SP)가 공급될 때 제 1 스위칭소자(64)가 턴-온될 수 있도록 일정시간(t1) 스캔 데이터(SS)를 딜레이시킨다. 제 1 스위칭소자(64)가 턴-온되면 제 1 스캔라인(S1)에 리셋펄스(RP)가 공급된다. 이와 같은 리셋펄스(RP)는 제 2 스캔라인(S2)에 공급되는 스캔펄스(SP)에 동기되어 공급된다. 본 발명에서는 이와 같은 과정을 반복하며 스캔라인들(S)에 스캔펄스(SP) 및 리셋펄스(RP)를 순차적으로 공급한다. After the scan pulse is supplied to the first scan line S1, the scan pulse SP is supplied from the second scan driver 36 to the second scan line S2. At this time, the scan data SS is supplied to the first switching element 64 of the scan / reset selector 70. That is, the delay 62 delays the scan data SS for a predetermined time t1 so that the first switching device 64 can be turned on when the scan pulse SP is supplied to the next line. When the first switching device 64 is turned on, the reset pulse RP is supplied to the first scan line S1. The reset pulse RP is supplied in synchronization with the scan pulse SP supplied to the second scan line S2. In the present invention, the above process is repeated, and the scan pulse SP and the reset pulse RP are sequentially supplied to the scan lines S. FIG.

즉, 본 발명에서는 하나의 스캔라인에 스캔펄스가 공급될 때, 그 이외의 스캔라인들은 하이 임피던스 상태를 유지한다. 따라서, 데이터펄스의 전류 누설을 방지할 수 있다. 또한, 스캔펄스가 인가된 후 리셋펄스가 인가되는 시간이 동일하기 때문에 화소셀의 균일성을 확보할 수 있다. 본 발명은 평면형 FED뿐만 아니라 화소셀이 매트릭스 형태로 배치된 평판 디스플레이 패널에서 구현될 수 있다.
That is, in the present invention, when scan pulses are supplied to one scan line, the other scan lines maintain a high impedance state. Therefore, current leakage of the data pulse can be prevented. In addition, since the time that the reset pulse is applied after the scan pulse is applied is the same, it is possible to ensure the uniformity of the pixel cells. The present invention can be implemented in a flat panel display panel in which pixel cells are arranged in a matrix as well as a flat FED.

상술한 바와 같이, 본 발명에 따른 평판 디스플레이 패널 및 그 구동방법에 의하면 하나의 스캔라인에 스캔펄스가 인가될 때 다른 스캔라인들이 하이임피던스 상태를 유지한다. 따라서, 데이터펄스의 전류 누설을 방지할 수 있어 소비전력을 최소화할 수 있다. 또한, 데이터펄스의 전류가 누설되지 않기 때문에 화소셀들의 캐패시턴스 값을 일정하게 유지할 수 있다. 따라서, 본 발명에서는 캐패시턴스 값이 커지지 않기 때문에 고속구동이 가능하다. 아울러, 스캔펄스가 인가된 후 리셋펄스의 인가시간이 모든 스캔라인들 간에 동일하기 때문에 셀의 균일성을 확보할 수 있다. As described above, according to the flat panel display panel and the driving method thereof according to the present invention, when scan pulses are applied to one scan line, the other scan lines maintain a high impedance state. Therefore, it is possible to prevent current leakage of the data pulse, thereby minimizing power consumption. In addition, since the current of the data pulse does not leak, the capacitance value of the pixel cells can be kept constant. Therefore, in the present invention, since the capacitance value does not increase, high-speed driving is possible. In addition, since the application time of the reset pulse after the scan pulse is applied is the same between all the scan lines it is possible to ensure the uniformity of the cell.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (13)

화소셀들이 매트릭스 형태로 배치된 평판 디스플레이 패널에 있어서,In the flat panel display panel in which the pixel cells are arranged in a matrix form, 상기 화소셀들에 형성된 스캔전극에 스캔펄스가 순차적으로 인가되는 단계와,Sequentially applying scan pulses to the scan electrodes formed on the pixel cells; 상기 스캔펄스에 동기되도록 상기 화소셀들에 형성된 데이터전극에 데이터펄스가 인가되는 단계와,Applying a data pulse to a data electrode formed in the pixel cells so as to be synchronized with the scan pulse; 상기 스캔전극에 스캔펄스가 인가된 후 상기 스캔전극에 리셋펄스가 순차적으로 인가되는 단계를 포함하며, 상기 리셋펄스는 현재 스캔전극에 스캔펄스가 인가된 후 다음 스캔전극에 공급되는 스캔펄스에 동기되도록 현재 스캔전극에 인가되는 것을 특징으로 하는 평판 디스플레이 패널의 구동방법.And a reset pulse is sequentially applied to the scan electrode after the scan pulse is applied to the scan electrode, wherein the reset pulse is synchronized with the scan pulse supplied to the next scan electrode after the scan pulse is applied to the current scan electrode. The driving method of the flat panel display panel, characterized in that currently applied to the scan electrode. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 리셋펄스는 상기 스캔펄스와 반대극성을 가지는 것을 특징으로 하는 평판 디스플레이 패널의 구동방법. And the reset pulse has a polarity opposite to that of the scan pulse. 데이터전극 및 스캔전극을 구비하는 평판 디스플레이 패널에 있어서,In a flat panel display panel having a data electrode and a scan electrode, 상기 데이터전극을 구동하기 위한 데이터 구동부와,A data driver for driving the data electrode; 상기 기수번째 스캔전극에 스캔펄스 및 리셋펄스를 순차적으로 공급하기 위한 제 1 스캔 구동부와,A first scan driver for sequentially supplying scan pulses and reset pulses to the odd scan electrodes; 상기 우수번째 스캔전극에 스캔펄스 및 리셋펄스를 순차적으로 공급하기 위한 제 2 스캔 구동부를 구비하며,A second scan driver for sequentially supplying scan pulses and reset pulses to the even-th scan electrode; 상기 제 1 스캔구동부 및 제 2 스캔구동부 각각은,Each of the first scan driver and the second scan driver, 상기 스캔펄스를 공급받는 스캔전극을 선택하기 위한 스캔전극 선택부와,A scan electrode selector for selecting a scan electrode supplied with the scan pulse; 상기 스캔펄스를 상기 스캔전극에 공급하기 위한 스캔펄스 공급부와,A scan pulse supply unit for supplying the scan pulses to the scan electrodes; 상기 스캔전극 선택부의 제어에 의해 상기 스캔펄스 공급부로부터 공급받는 스캔펄스 및 자신이 생성하는 리셋펄스 중 어느 하나를 상기 스캔전극으로 공급하기 위한 스위치 어레이를 구비하는 것을 특징으로 하는 평판 디스플레이 패널. And a switch array for supplying any one of a scan pulse supplied from the scan pulse supply unit and a reset pulse generated by the scan electrode supply unit to the scan electrode under the control of the scan electrode selector. 삭제delete 제 4 항에 있어서,The method of claim 4, wherein 상기 스캔전극 선택부는;The scan electrode selector; 스캔데이터를 입력받는 제 1 버퍼와;A first buffer receiving scan data; 상기 제 1 버퍼로부터 상기 스캔데이터를 입력받는 제 2 버퍼와;A second buffer receiving the scan data from the first buffer; 상기 제 1 버퍼 및 제 2 버퍼를 전기적으로 절연시키기 위한 포토 커플러와;A photo coupler for electrically insulating the first buffer and the second buffer; 상기 제 2 버퍼로부터 상기 스캔데이터를 입력받고, 입력받은 스캔데이터를 시프트하면서 상기 스위치 어레이로 순차적으로 공급하기 위한 시프트 레지스터를 구비하는 것을 특징으로 하는 평판 디스플레이 패널. And a shift register configured to receive the scan data from the second buffer and sequentially supply the scan data to the switch array while shifting the received scan data. 제 4 항에 있어서,The method of claim 4, wherein 상기 스캔펄스 공급부는,The scan pulse supply unit, 상기 포토 커플러의 제 1 단, 제 2 버퍼, 시프트 레지스터 및 스위치 어레이와 기저전압원 사이에 설치되는 제 1 스위칭소자와,A first switching element disposed between the first stage, the second buffer, the shift register and the switch array of the photocoupler and the base voltage source; 상기 포토 커플러의 제 1 단, 제 2 버퍼, 시프트 레지스터 및 스위치 어레이와 스캔펄스 전압원의 사이에 설치되는 제 2 스위칭소자와,A second switching element provided between the first stage, the second buffer, the shift register and the switch array of the photocoupler and the scan pulse voltage source; 상기 제 1 스위칭소자를 구동시키기 위한 제 1 드라이브 집적회로와,A first drive integrated circuit for driving the first switching element; 상기 제 2 스위칭소자를 구동시키기 위한 제 2 드라이브 집적회로를 구비하는 것을 특징으로 하는 평판 디스플레이 패널. And a second drive integrated circuit for driving the second switching element. 제 7 항에 있어서,The method of claim 7, wherein 상기 스캔펄스 및 상기 리셋펄스가 공급될 때 상기 제 1 스위칭소자는 구동되지 않고, 상기 제 2 스위칭소자만 구동되는 것을 특징으로 하는 평판 디스플레이 패널. And the first switching device is not driven when the scan pulse and the reset pulse are supplied, and only the second switching device is driven. 제 4 항에 있어서,The method of claim 4, wherein 상기 스위치 어레이는, The switch array, 상기 스캔전극마다 설치되어 상기 스캔전극 선택부로부터 공급되는 스캔데이터에 대응되어 상기 스캔전극에 상기 스캔펄스 공급부로부터 공급되는 스캔펄스 또는 자신이 생성하는 리셋펄스를 상기 스캔전극에 공급하기 위한 스캔/리셋 선택부를 구비하는 것을 특징으로 하는 평판 디스플레이 패널. Scan / reset for supplying the scan pulse supplied from the scan pulse supply unit or the reset pulse generated by the scan electrode to the scan electrode corresponding to the scan data provided to the scan electrode and supplied from the scan electrode selection unit. A flat panel display panel comprising a selection unit. 제 9 항에 있어서,The method of claim 9, 상기 스캔/리셋 선택부 각각은, Each of the scan / reset selector, 리셋펄스 전압원과 상기 스캔전극의 사이에 설치되는 제 1 스위칭소자와,A first switching element disposed between a reset pulse voltage source and the scan electrode; 상기 스캔펄스 공급부와 상기 스캔전극 사이에 설치되는 제 2 스위칭소자와,A second switching element disposed between the scan pulse supply unit and the scan electrode; 상기 제 1 스위칭소자와 상기 스캔전극 선택부의 사이에 설치되어 상기 스캔데이터를 딜레이 시키기 위한 딜레이를 구비하는 것을 특징으로 하는 평판 디스플레이 패널. And a delay provided between the first switching element and the scan electrode selector to delay the scan data. 제 10 항에 있어서,The method of claim 10, 상기 제 2 스위칭소자는 상기 스캔 데이터가 공급될 때 턴온되어 상기 스캔펄스를 상기 스캔전극에 공급하는 것을 특징으로 하는 평판 디스플레이 패널. And the second switching element is turned on when the scan data is supplied to supply the scan pulse to the scan electrode. 제 10 항에 있어서,The method of claim 10, 상기 딜레이는 현재 스캔전극에 스캔펄스가 공급되고, 다음 스캔전극에 스캔 펄스가 공급될 때 상기 스캔데이터를 제 1 스위칭소자에 공급하는 것을 특징으로 하는 평판 디스플레이 패널. And wherein the delay is configured to supply the scan data to a first switching element when a scan pulse is supplied to a current scan electrode and a scan pulse is supplied to a next scan electrode. 제 12 항에 있어서,The method of claim 12, 상기 스캔펄스가 공급되는 스캔전극 및 상기 리셋펄스가 공급되는 스캔전극 이외의 스캔전극들은 하이 임피던스 상태를 유지할 수 있도록 상기 스캔/리셋 선택부들에 포함된 제 1 및 제 2 스위칭소자들은 턴-오프 상태를 유지하는 것을 특징으로 하는 평판 디스플레이 패널. Scan electrodes other than the scan electrode supplied with the scan pulse and the scan electrode supplied with the reset pulse may turn off the first and second switching elements included in the scan / reset selectors to maintain a high impedance state. Flat panel display panel characterized in that to hold.

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