KR100439104B1 - 안티퓨즈 제어 회로 - Google Patents
안티퓨즈 제어 회로 Download PDFInfo
- Publication number
- KR100439104B1 KR100439104B1 KR10-2002-0040510A KR20020040510A KR100439104B1 KR 100439104 B1 KR100439104 B1 KR 100439104B1 KR 20020040510 A KR20020040510 A KR 20020040510A KR 100439104 B1 KR100439104 B1 KR 100439104B1
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- supply voltage
- antifuse
- voltage
- control circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명은 안티퓨즈 제어 회로에 관한 것으로, 안티퓨즈에 인가되는 전압 레벨을 제어하여 저항 증가로 인한 오동작을 방지할 수 있도록 하는 안티퓨즈 제어 회로에 관한 것이다. 이를 위해 본 발명은, 프로그램 모드에서는 로우 백 바이어스 전압 LVBB 레벨이 인가되고, 일반 동작모드에서는 외부 전원전압 VEXT 레벨이 인가되는 스위칭 소자를 구비하여, 안티퓨즈의 저항 증가로 인한 오동작을 방지할 수 있도록 한다.
Description
본 발명은 안티퓨즈 제어 회로에 관한 것으로, 특히 안티퓨즈에 인가되는 전압 레벨을 제어하여 저항 증가로 인한 오동작을 방지할 수 있도록 하는 안티퓨즈 제어 회로에 관한 것이다
도 1은 종래의 안티퓨즈 제어 회로의 일예를 나타내는 회로도이다.
도 1에서 안티퓨즈 제어 회로는 파워 업 신호 pwrup를 반전하여 출력하는 인버터 IV1과, 외부 전원전압 VEXT 인가단과 노드 nd0 사이에 연결되어 게이트를 통해 인버터 IV1의 출력신호가 인가되는 PMOS트랜지스터 P1을 구비한다. 그리고, 외부 전원전압 VEXT 인가단과 PMOS트랜지스터 P3 사이에 연결되어 게이트를 통해 프로그램 신호 pg가 인가되는 PMOS트랜지스터 P2를 구비한다.
또한, PMOS트랜지스터 P3는 노드 nd0과 안티퓨즈 f1사이에 연결되어 게이트를 통해 접지전압이 인가된다. 여기서, 안티퓨즈 f1는 PMOS트랜지스터 P3와 백 바이어스 전압 vbbf 인가단 사이에 연결된다.
또한, 노드 nd0의 출력단에는 PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N1,N2가 크로스 커플드 구조로 형성되고 인버터 IV2,IV3를 구비한 래치부 R1가 연결된다. 그리고, 인버터 IV4는 래치부 R1의 출력을 반전하여 출력신호 anti_anz를 출력한다.
이러한 구성을 갖는 종래의 안티퓨즈 제어 회로의 동작 과정을 크게 프로그램 모드와 일반 동작 모드로 구분하여 설명하면 다음과 같다.
먼저, 프로그램 모드일 경우, 안티퓨즈 f1를 끊을 때 프로그램 신호 pg가 로우가 된다. 그리고, 외부 전원전압 VEXT를 5V 이상 인가하면 노드 nd0이 외부 전원전압 VEXT 레벨이 된다.
이때, 백 바이어스 전압 vbbf의 레벨은 로우 백 바이어스 전압(LVBB;Low back gate bias)인 -3V 이하가 된다. 여기서, LVBB는 내부 전압 발생기(미도시)에서 공급되는 전압이다.
종래의 안티퓨즈 제어회로는 상술된 프로그램 모드의 동작시 안티퓨즈 f1가 과도한 스트레스로 인해 깨지게 되어 저항이 매우 작은 쇼트(Short) 상태로 된다.
한편, 일반 동작 모드일 경우에는, 프로그램 신호 pg가 하이가 되어 파워 업 신호 pwrup에 의해 노드 nd0의 전압 값이 정해지게 된다. 이때, 백 바이어스 전압 vbbf 인가되는 노드는 접지전압 VSS 상태가 된다.
여기서, 안티퓨즈 f1가 프로그램 되어 있지 않다면 래치 R1에 의해 하이 레벨을 유지하게 되고, 인버터 IV4에 의해 래치 R1의 출력이 반전되어 출력신호anti_anz가 로우가 된다.
그리고, 안티퓨즈 f1가 프로그램 되어 있는 상태일 때 다른 안티퓨즈를 끊기 위한 프로그램 모드에서 PMOS트랜지스터 P3는 게이트와 소스 간의 전압 Vgs이 문턱전압 Vt보다 작으므로 안티퓨즈 f1로부터 인가되는 LVBB가 노드 nd0 쪽으로 인가되는 것을 방지한다.
그런데, 이러한 안티퓨즈 f1가 프로그램된 상태에서 일반 동작 모드일 경우, 노드 nd0의 값은 접지전압 VSS가 아닌 PMOS트랜지스터 P3의 문턱전압 Vt의 값을 갖게 된다.
따라서, 노드 nd0의 전위가 문턱전압 Vt값을 갖게 되면 로우 데이타를 래치 R1을 통해 정확히 출력하기 위해서는 래치 R1의 크기를 고려해야 한다. 그런데, 안티퓨즈 f1의 특징에 따라 시간이 지나게 되면 저항이 증가하게 되고, 이러한 저항의 증가에 따라 노드 nd0의 출력을 정확히 출력하지 못하게 되어 오동작을 유발하는 경우가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 안티퓨즈가 프로그램된 경우 안티퓨즈의 전원 인가단의 레벨을 접지전압으로 그라운드 시킴으로써 저항의 증가로 인한 오동작을 방지하도록 하는데 그 목적이 있다.
도 1은 종래의 안티퓨즈 제어 회로의 회로도.
도 2는 본 발명에 따른 안티퓨즈 제어 회로의 회로도.
상기한 목적을 달성하기 위한 본 발명의 안티퓨즈 제어 회로는, 파워 업 신호의 상태에 따라 출력노드에 전원전압을 선택적으로 인가하는 제 1전원전압 인가부와, 프로그램 신호의 상태에 따라 출력노드에 전원전압을 선택적으로 인가하는 제 2전원전압 인가부와, 출력노드와 안티퓨즈 사이에 연결되어 프로그램 신호의 입력시 인가되는 로우 백바이어스 전압을 차단하는 제 1스위칭부 및 제 1스위칭 소자와 병렬 연결되어 프로그램 신호의 상태에 따라 안티퓨즈에 인가되는 전원전압을 선택적으로 제어하는 제 2스위칭부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 안티퓨즈 제어 회로의 회로도이다.
본 발명은 파워 업 신호 pwrup를 반전하여 출력하는 인버터 IV5와, 외부 전원전압 VEXT 인가단과 노드 nd1 사이에 연결되어 게이트를 통해 인버터 IV5의 출력신호가 인가되는 PMOS트랜지스터 P6을 구비한다. 그리고, 외부 전원전압 VEXT 인가단과 전송게이트 T1 사이에 연결되어 게이트를 통해 프로그램 신호 pg가 인가되는 PMOS트랜지스터 P7를 구비한다.
또한, PMOS트랜지스터 P8은 노드 nd1과 안티퓨즈 f2 사이에 연결되어 게이트를 통해 접지전압이 인가된다. NMOS트랜지스터 N3는 노드 nd1과 안티퓨즈 f2 사이에 연결되어 게이트를 통해 백 바이어스 전압 vbbf 및 전원전압 vbba가 인가된다.
그리고, 안티퓨즈 f2는 NMOS트랜지스터 N3과 백 바이어스 전압 vbbf 인가단 사이에 연결된다. 또한, 노드 nd1의 출력단에는 PMOS트랜지스터 P9,P10와 NMOS트랜지스터 N4,N5가 크로스 커플드 구조로 형성되고 인버터 IV6,IV7를 구비한 래치부 R2가 연결된다. 그리고, 인버터 IV8는 래치부 R2의 출력을 반전하여 출력신호anti_anz를 출력한다.
여기서, 프로그램 모드일 경우 백 바이어스 전압 vbbf가 LVBB 레벨인 -3V의 전압값을 갖고, NMOS트랜지스터 N3에 인가되는 전원전압 vbba도 역시 LVBB 레벨을 유지한다. 반면에, 일반 동작 모드일 경우 백 바이어스 전압 vbbf의 레벨이 접지전압 VSS 레벨로 되고, NMOS트랜지스터 N3에 인가되는 전원전압 vbba은 NMOS트랜지스터 N3를 턴온시킬 수 있는 외부 전원전압 VEXT 레벨이 된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 프로그램 모드일 경우, 안티퓨즈 f2를 끊을 때 프로그램 신호 pg가 로우가 되면 PMOS트랜지스터 P7이 턴온된다. 그리고, 파워 업 신호 pwrup가 인에이블 된 상태에서 PMOS트랜지스터 P6이 인에이블 되고, 외부 전원전압 VEXT를 5V 이상 인가하면 노드 nd1이 외부 전원전압 VEXT 레벨이 된다.
이때, 백 바이어스 전압 vbbf의 레벨은 LVBB로 -3V가 된다. 그리고, 전원전압 vbba 역시 백 바이어스 전압 vbbf과 동일하게 LVBB 레벨이 된다. 따라서, 안티퓨즈 f2가 쇼트되면서 회로 내부로 전압 경로가 형성되지 않게 된다.
한편, 일반 동작 모드일 경우에는, 프로그램 신호 pg가 하이가 되어 파워 업 신호 pwrup에 의해 노드 nd1의 전압 값이 정해지게 된다. 이때, 백 바이어스 전압 vbbf 인가되는 노드는 접지전압 VSS 상태가 된다. 그리고, 전원전압 vbba의 구동전압은 NMOS트랜지스터 N3를 턴온시킬 수 있는 외부 전원전압 VEXT 레벨이 된다.
여기서, 안티퓨즈 f2가 프로그램 되어 있지 않다면 래치 R2에 의해 하이 레벨을 유지하게 되고, 인버터 IV8에 의해 래치 R2의 출력이 반전되어 출력신호anti_anz가 로우가 된다.
반면에, 안티퓨즈 f2가 프로그램 되어 있다면 백 바이어스 vbbf전압 노드가 접지전압 VSS의 상태가 된다. 이때, 파워 업 신호 pwrup가 로우로 천이하게 되면 노드 nd1의 전위가 로우가 되어 래치 R2가 저장하고 있는 하이 상태의 신호가 로우의 상태가 된다. 따라서, 래치 R2의 출력신호는 인버터 IV8에 의해 반전되어 출력신호 anti_anz가 하이로 출력된다.
따라서, 안티퓨즈 f2가 프로그램된 상태에서 일반 동작 모드일 경우, 노드 nd1의 값이 접지전압 VSS의 상태를 유지하게 되어 안티퓨즈 f2의 저항 증가로 인해 발생하는 오동작을 방지할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 안티퓨즈의 저항 증가로 인해 발생하는 오동작을 방지할 수 있으며, 안티퓨즈의 신뢰성 문제를 개선할 수 있도록 하는 효과를 제공한다.
Claims (5)
- 파워 업 신호의 상태에 따라 출력노드에 전원전압을 선택적으로 인가하는 제 1전원전압 인가부;프로그램 신호의 상태에 따라 상기 출력노드에 전원전압을 선택적으로 인가하는 제 2전원전압 인가부;상기 출력노드와 안티퓨즈 사이에 연결되어 상기 프로그램 신호의 입력시 인가되는 로우 백바이어스 전압을 차단하는 제 1스위칭부; 및상기 제 1스위칭 소자와 병렬 연결되어 상기 프로그램 신호의 상태에 따라 안티퓨즈에 인가되는 전원전압을 선택적으로 제어하는 제 2스위칭부를 구비함을 특징으로 하는 안티퓨즈 제어 회로.
- 제 1 항에 있어서,상기 출력노드의 출력신호를 래치하여 출력하는 래치; 및상기 래치의 출력신호를 반전하여 출력하는 제 1인버터를 더 구비함을 특징으로 하는 안티퓨즈 제어 회로.
- 제 1 항에 있어서, 상기 제 1스위칭부는상기 출력노드와 상기 안티퓨즈 사이에 연결되어 게이트를 통해 접지전압이 인가되는 PMOS트랜지스터를 구비함을 특징으로 하는 안티퓨즈 제어 회로.
- 제 1 항에 있어서, 상기 제 2스위칭부는상기 출력노드와 상기 안티퓨즈 사이에 연결되어 게이트를 통해 로우 백바이어스 전압이 인가되거나 외부 전원전압이 인가되는 NMOS트랜지스터를 구비함을 특징으로 하는 안티퓨즈 제어 회로.
- 제 4 항에 있어서, 상기 NMOS트랜지스터는상기 게이트를 통해 외부 전원전압의 인가시 벌크를 통해 접지전압이 인가됨을 특징으로 하는 안티퓨즈 제어 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040510A KR100439104B1 (ko) | 2002-07-11 | 2002-07-11 | 안티퓨즈 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040510A KR100439104B1 (ko) | 2002-07-11 | 2002-07-11 | 안티퓨즈 제어 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040007904A KR20040007904A (ko) | 2004-01-28 |
| KR100439104B1 true KR100439104B1 (ko) | 2004-07-05 |
Family
ID=37317177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0040510A KR100439104B1 (ko) | 2002-07-11 | 2002-07-11 | 안티퓨즈 제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100439104B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101811303B1 (ko) | 2011-07-26 | 2017-12-26 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동 방법 |
| KR101842143B1 (ko) | 2011-11-29 | 2018-03-27 | 에스케이하이닉스 주식회사 | 안티퓨즈 제어 회로 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137582B1 (ko) * | 1994-11-29 | 1998-04-28 | 양승택 | 트랜지스터의 파괴를 방지하는 반도체 집적회로(A circuit to prevent Transistors from breakdown for CMOS VLSI Circuit using high voltages) |
| KR20010064144A (ko) * | 1999-12-24 | 2001-07-09 | 오길록 | 씨 디버깅 정보인 스탭스를 칠 디버깅 정보인 딜로변환하는 시스템 및 그 방법 |
| KR20010065140A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 안티퓨즈 프로그램 회로 |
| JP2002074980A (ja) * | 2000-08-24 | 2002-03-15 | Toshiba Corp | 半導体集積回路装置 |
-
2002
- 2002-07-11 KR KR10-2002-0040510A patent/KR100439104B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137582B1 (ko) * | 1994-11-29 | 1998-04-28 | 양승택 | 트랜지스터의 파괴를 방지하는 반도체 집적회로(A circuit to prevent Transistors from breakdown for CMOS VLSI Circuit using high voltages) |
| KR20010064144A (ko) * | 1999-12-24 | 2001-07-09 | 오길록 | 씨 디버깅 정보인 스탭스를 칠 디버깅 정보인 딜로변환하는 시스템 및 그 방법 |
| KR20010065140A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 안티퓨즈 프로그램 회로 |
| JP2002074980A (ja) * | 2000-08-24 | 2002-03-15 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040007904A (ko) | 2004-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7564288B2 (en) | Semiconductor integrated circuit | |
| US8305822B2 (en) | Fuse circuit and semiconductor memory device including the same | |
| JPH10199278A (ja) | フラッシュメモリ装置用リペアヒューズ回路 | |
| EP1594140B1 (en) | Semiconductor device and method for controlling semiconductor device | |
| US6211710B1 (en) | Circuit for generating a power-up configuration pulse | |
| KR100317490B1 (ko) | 안티퓨즈 회로 | |
| US6864719B2 (en) | Semiconductor device protecting built-in transistor from the voltage applied at test mode | |
| KR100429919B1 (ko) | 반도체 장치 및 그 테스트 방법 | |
| US5825698A (en) | Redundancy decoding circuit for a semiconductor memory device | |
| KR100361658B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 | |
| KR100439104B1 (ko) | 안티퓨즈 제어 회로 | |
| US6225836B1 (en) | Semiconductor integrated circuit device capable of altering an operating mode by an electrical input applied from outside product package | |
| US6327178B1 (en) | Programmable circuit and its method of operation | |
| KR101842143B1 (ko) | 안티퓨즈 제어 회로 | |
| KR100756784B1 (ko) | 반도체 소자의 안티 퓨즈 프리챠지회로 | |
| KR100400306B1 (ko) | 안티퓨즈를 이용한 딜레이 제어회로 | |
| KR100439101B1 (ko) | 번인 스트레스 전압 제어 장치 | |
| KR101895288B1 (ko) | 안티 퓨즈 회로 | |
| KR100333696B1 (ko) | 스탠바이전류감소를위한입력버퍼 | |
| KR100670655B1 (ko) | 파워-업 신호 발생 회로 | |
| JP2002245795A (ja) | 半導体装置 | |
| KR100245274B1 (ko) | Sram 장치의 리던던트 프리디코더 회로 | |
| KR100347535B1 (ko) | 파워 업 펄스 회로 | |
| KR100243018B1 (ko) | 테스트 모드 회로 | |
| KR100333387B1 (ko) | 출력 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |