KR100528069B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판의 층간 절연막 내에 콘택홀을 형성시키는 단계; 원자층 증착 공정을 이용하여 상기 콘택홀의 내면 및 상기 층간 절연막의 표면 상에 장벽 금속층을 증착시키는 단계; 원자층 증착 공정을 이용하여 상기 장벽 금속층 상에 핵 생성을 위한 제 1 텅스텐 층을 증착시키는 단계; 및 상기 제 1 텅스텐 층 상에 상기 콘택홀의 매립을 위한 제 2 텅스텐 층을 증착시키는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 고 단차비를 갖는 미세한 콘택홀에 연속적이고 균일하게 WSiN층의 장벽 금속층을 증착시킬 수가 있으므로 상기 콘택홀에 텅스텐층을 완전 매립시킬 수가 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device And Method For Manufacturing The Same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 고 단차비(aspect ratio)를 갖는 미세한 콘택홀의 내부 전면에 고융점 금속층을 완전 매립시키도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자를 구성하는 하나의 요소인 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인과 게이트 전극이 축소되고 또한 금속 배선이 축소된다. 상기 금속 배선이 축소되면, 상기 게이트 전극과 금속 배선의 콘택이나 상기 소스/드레인과 금속 배선의 콘택을 위한 콘택홀도 축소된다. 이는 상기 게이트 전극과 금속 배선의 콘택 저항을 증가시키고 나아가 금속 배선의 저항을 증가시킨다. 그 결과, 상기 반도체 소자의 동작 속도가 저하된다. 그럼에도 불구하고, 상기 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 높아지고 있는 실정이다.
이러한 요구를 해결하기 위한 방안의 하나로 콘택 저항을 저감시키기 위해 콘택홀이나 비아홀 내에 고융점 금속층, 예를 들어 텅스텐(W) 층의 플러그(Plug)를 형성시키는 방법이 사용되고 있다.
종래에는 도 1에 도시된 바와 같이, 콘택 영역(미도시)을 갖는 반도체 기판(10) 상에 층간 절연막(11)을 증착시키고, 상기 층간 절연막(11)에 상기 콘택 영역을 노출시키기 위한 콘택홀(12)을 형성시키고, 상기 콘택홀(12)의 내부와 함께 상기 증착 절연막(11) 상에 장벽 금속층(13)을 증착시키고, 상기 콘택홀(12)의 내부를 매립하기 위해 층간 절연막(11) 상에 텅스텐층(15)을 두껍게 증착시킨다.
그런데, 상기 텅스텐층(15)과 상기 콘택 영역(미도시)의 콘택 저항을 저감시키기 위해 상기 텅스텐층(15)의 증착 전에 상기 콘택홀(12)의 내부와 함께 상기 층간 절연막(11) 상에 반응성 스퍼터링 공정에 의해 상기 장벽 금속층(13), 예를 들어 질화 티타늄(TiN) 또는 질화 텅스텐(WN) 재질의 장벽 금속층을 증착시킨다.
그러나, 종래에는 상기 콘택홀(12)이 0.2μm 이하의 미세하고 5 이상의 고 단차비(aspect ratio)를 갖는 콘택홀인 경우, 상기 콘택홀(12)의 내면 전체에 상기 장벽 금속층(13)을 연속적으로 증착시키기가 어렵다. 그러므로, 상기 콘택홀(12)의 내측면 하측부에 상기 장벽 금속층(13)이 증착되지 않는 현상이 발생한다. 그 결과, 상기 콘택홀(12)의 내부에 상기 텅스텐층(15)이 완전히 매립되지 않고 상기 콘택홀(12) 내의 저부에 보이드(void)(16)와 같은 빈 공간이 발생한다. 이는 상기 콘택홀(12)에서 배선의 전기적인 단선을 일으키거나 일렉트로마이그레이션(electromigration) 또는 스트레스마이그레이션(stress migration)에 대한 배선 신뢰도의 저하를 가져온다.
최근에는 이러한 문제점을 개선하기 위해 장벽 금속층으로서 WSiN층을 증착시키는 방법들이 제안되고 있다.
따라서, 본 발명의 목적은 고 단차비를 갖는 미세한 콘택홀 내에 텅스텐 층을 완전히 매립시킴으로써 배선의 콘택 불량을 방지하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은
반도체 기판의 층간 절연막 내에 콘택홀을 형성시키는 단계; 원자층 증착 공정을 이용하여 상기 콘택홀의 내면 및 상기 층간 절연막의 표면 상에 장벽 금속층을 증착시키는 단계; 원자층 증착 공정을 이용하여 상기 장벽 금속층 상에 핵 생성을 위한 제 1 텅스텐 층을 증착시키는 단계; 및 상기 제 1 텅스텐 층 상에 상기 콘택홀의 매립을 위한 제 2 텅스텐 층을 증착시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 장벽 금속층과 상기 제 1 텅스텐 층을 하나의 동일한 반응 챔버에서 증착시킬 수 있다.
바람직하게는, 상기 장벽 금속층으로서 WSiN층의 단원자층을 증착시킬 수가 있다.
바람직하게는, 상기 WSiN층의 단원자층을 SiH4의 반응 가스 주입, 퍼징 가스 주입, WF6의 반응 가스 주입, 퍼징 가스 주입, NH3의 반응 가스 주입 및 퍼징 가스 주입의 1 싸이클을 연속적으로 진행시킴으로써 원하는 두께까지 WSiN층을 증착시킬 수가 있다.
바람직하게는, 상기 WSiN층을 20~100Å의 두께로 증착시킬 수가 있다.
바람직하게는, 상기 SiH4의 반응 가스를 50~100 SCCM의 유량으로, 상기 WF6의 반응 가스를 10~50 SCCM의 유량으로, 상기 NH3의 반응 가스를 30~80 SCCM의 유량으로 각각 주입시킬 수가 있다.
바람직하게는, 상기 SiH4의 반응 가스와 상기 WF6의 반응 가스를 4:1~ 7:1의 비율로 주입시킬 수가 있다.
바람직하게는, 상기 WSiN층을 200~600℃에서 증착시킬 수가 있다.
바람직하게는, 상기 제 1 텅스텐 층을 SiH4의 반응 가스 주입, 퍼징 가스 주입, WF6의 반응 가스 주입, 퍼징 가스 주입, NH3의 반응 가스 주입 및 퍼징 가스 주입의 1 싸이클을 연속적으로 진행시킴으로써 원하는 두께까지 증착시킬 수가 있다.
바람직하게는, 상기 제 1 텅스텐 층을 20~100Å의 두께로 증착시킬 수가 있다.
바람직하게는, 상기 퍼징 가스로서 알곤 가스와, 알곤 가스 및 수소 가스의 혼합 가스 중 어느 하나를 사용할 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
반도체 기판; 상기 반도체 기판 상의 층간 절연막 내부에 형성된 콘택홀과 상기 층간 절연막 상부에 장벽 금속층으로 형성된 WSiN층; 상기 WSiN층 상부에 핵 생성을 위해 형성된 제 1 텅스텐층; 및 상기 제 1 텅스텐층 상부에 상기 콘택홀의 매립을 위해 형성된 제 2 텅스텐층을 포함하는 것을 특징으로 한다.
따라서, 본 발명은 고 단차비의 미세한 콘택홀에 텅스텐층을 완전 매립시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 2를 참조하면, 본 발명의 반도체 소자는 반도체 기판(10), 상기 반도체 기판(10) 상의 층간 절연막(11) 내부에 형성된 콘택홀(12)과 상기 층간 절연막(12) 상부에 장벽 금속층으로 형성된 WSiN층(37), 상기 WSiN층(37) 상부에 핵 생성을 위해 형성된 제 1 텅스텐층(41), 상기 제 1 텅스텐층(41) 상부에 상기 콘택홀(12)의 매립을 위해 형성된 제 2 텅스텐층(43)을 포함하여 구성된다. 또한, 상기 제 2 텅스텐층(43)에 전기적으로 연결되도록 상기 층간 절연막(11) 상에 금속배선으로서의 알루미늄(Al) 층(45)이 형성된다.
따라서, 본 발명은 상기 WSiN층(37)을 고 단차비를 갖는 미세한 콘택홀(12)에 연속적이고 균일하게 증착시킬 수가 있고, 또한 상기 WSiN층(37) 상에 핵 생성을 위한 제 1 텅스텐층(41)을 연속적이고 균일하게 증착시킬 수가 있다. 이는 상기 콘택홀(12)에 매립용 제 2 텅스텐층(43)을 완전히 매립시키는 것을 가능하게 한다
도 3a 내지 도 3i는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 3a를 참조하면, 먼저, 반도체 기판(10) 상에 산화막과 같은 층간 절연막(11)을 증착시킨다. 여기서, 도면에 도시하지 않았으나 통상의 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역을 정의하기 위하여 상기 반도체 기판(10)의 필드 영역에 소자 분리막을 형성하고, 상기 액티브 영역에 모스 트랜지스터의 소스/드레인과 게이트 전극, 커패시터 등을 미리 형성하여 둠은 자명한 사실이다.
이어서, 사진식각 공정을 이용하여 상기 반도체 기판(10)의 콘택 부분(미도시) 상의 층간 절연막(11)을 식각시킴으로써 상기 콘택 부분(미도시)을 노출시킨 콘택홀(12)을 상기 층간 절연막(11)에 형성시킨다. 여기서, 상기 콘택홀(12)은 고단차비, 예를 들어 5 이상인의 단차비를 가지며, 크기가 0.2μm 이하의 미세한 콘택홀이다.
도 3b 내지 도 3f를 참조하면, 상기 콘택홀(12)이 형성된 반도체 기판(10)을 원자층 증착(Atomic Layer Deposition: ALD) 공정을 위한 반응 챔버(미도시) 내에 장착한 후 원자층 증착 공정을 이용하여 상기 반도체 기판(10)의 콘택홀(12)의 내면 전체와 상기 콘택홀(12) 외측의 층간 절연막(11)의 표면 상에 장벽 금속층, 예를 들어 WSiN층(37)을 연속적이고 균일하게 증착시킨다.
이를 좀 더 상세히 언급하면, 도 3b에 도시된 바와 같이, 상기 반응 챔버의 반응 가스 주입구를 통하여 SiH4의 반응 가스를 임의의 유량, 예를 들어 50~100 SCCM(standard cubic centimeter)의 유량으로 상기 반응 챔버의 내부에 주입시킨다. 따라서, 상기 콘택홀(12)의 내면 전체와 함께 상기 층간 절연막(11)의 표면 상에 실리콘(Si)의 단원자 층(21)이 증착된다.
이때, 상기 SiH4의 반응 가스를 도 3c의 후속 단계에서 WF6의 반응 가스를 주입하는 것보다 먼저 주입시킴은 상기 WF6의 반응 가스에 의해 상기 콘택홀(12) 내의 실리콘 표면이 손상되는 것을 예방하기 위한 것이다.
도 3c에 도시된 바와 같이, 상기 SiH4의 반응 가스가 주입 완료된 후 퍼징(purging) 가스, 예를 들어 불활성 가스인 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 상기 반응 챔버의 내부에 주입시킴으로써 상기 반응 챔버 내에 미반응 상태로 남아있을 수 있는 SiH4의 반응 가스를 상기 반응 챔버의 외부로 완전히 배기시킨다.
그런 다음, 상기 반응 챔버의 반응 가스 주입구를 통하여 WF6의 반응 가스를 임의의 유량, 예를 들어 10~50 SCCM의 유량으로 상기 반응 챔버 내에 주입시킨다. 따라서, 상기 실리콘(Si)의 단원자 층(21) 상에 텅스텐(W)의 단원자 층(23)이 층착된다.
이때, 상기 WF6의 반응 가스에 의해 상기 콘택홀(12) 내의 실리콘 표면이 손상되는 것을 방지하기 위해 상기 SiH4의 반응 가스와 상기 WF6의 반응 가스를 4:1~ 7:1의 비율로 주입시켜주는 것이 바람직하다. 이는 상기 SiH4의 반응 가스와 상기 WF6의 반응 가스를 4:1 보다 작은 비율로 주입시켜주면 상기 실리콘 기판의 표면이 F에 의해 손상을 받기 쉽고, 상기 SiH4의 반응 가스와 상기 WF6의 반응 가스를 7:1 보다 큰 비율로 주입시켜주면 파티클(particle)의 발생을 유발시키기 때문이다.
도 3d에 도시된 바와 같이, 상기 WF6의 반응 가스가 주입 완료된 후 퍼징 가스, 예를 들어 불활성 가스인 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 상기 반응 챔버의 내부에 주입시킴으로써 상기 반응 챔버 내에 미반응 상태로 남아있을 수 있는 WF6의 반응 가스를 상기 반응 챔버의 외부로 완전히 배기시킨다.
그리고 나서, 상기 반응 챔버의 반응 가스 주입구를 통하여 암모니아(NH3)의 반응 가스를 예를 들어 30~80 SCCM의 유량으로 상기 반응 챔버 내에 주입시킨다. 따라서, 상기 텅스텐(W)의 단원자 층(23) 상에 질소(N)의 단원자 층(25)이 증착된다.
이후, 퍼징 가스, 예를 들어 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 상기 반응 챔버의 내부로 주입시킴으로써 상기 반응 챔버 내에 미반응 상태로 남아있을 수 있는 암모니아(NH3)의 반응 가스를 상기 반응 챔버의 외부로 완전히 배기시킨다.
한편, 상기 실리콘(Si)의 단원자 층(21)과 상기 텅스텐(W)의 단원자 층(23) 및 상기 질소(N)의 단원자 층(25)을 순차적으로 증착시키는 1 싸이클의 원자층 증착 공정이 진행되는 동안 상기 반응 챔버의 온도를 200~600℃의 범위 내에서 일정하게 유지시켜주는 것이 바람직하다.
따라서, 상기 단원자 층들(21),(23),(25)이 모두 증착되고 나면, 상기 단원자 층들(21),(23),(25)이 도 3e에 도시된 바와 같은 WSiN의 단원자 층(27)으로 변형된다. 이때, 상기 WSiN의 단원자 층(27)은 0.5~1.0Å 정도의 비교적 얇은 두께를 갖는다.
도 3f에 도시된 바와 같이, 상기 WSiN의 단원자 층(27)을 장벽 금속층으로서 사용하는데 필요한 두께로 만들어주기 위해 상기 1 싸이클의 원자층 증착 공정을 반복 진행한다.
따라서, 상기 WSiN의 단원자 층(27)이 반복하여 증착함으로써 전체 장벽 금속층인 WSiN층(37)을 형성한다. 이때, 상기 WSiN층(37)을 20~100Å의 두께로 형성하는 것이 바람직하다.
도 3g를 참조하면, 이어서, 상기 WSiN층(37)의 증착에 사용한 반응 챔버 또는 별도의 반응 챔버(미도시)에 상기 반도체 기판(10)을 장착한 후 텅스텐층의 핵 생성(nuclelation) 단계에서 원자층 증착 공정을 이용하여 상기 콘택홀(12) 내의 WSiN층(37) 상에 텅스텐(W) 층(41)을 연속적으로 균일하게 증착시킨다.
이를 좀 더 상세히 언급하면, 먼저, 상기 반응 챔버의 반응 가스 주입구를 통하여 SiH4의 반응 가스를 예를 들어 50~100 SCCM의 유량으로 상기 반응 챔버 내에 주입시킴으로써 상기 WSiN층(37) 상에 실리콘(Si)의 단원자 층(도시 안됨)을 증착시킨다. 이어서, 퍼징 가스, 예를 들어 불활성 가스인 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 상기 반응 챔버의 내부로 주입시킴으로써 상기 반응 챔버 내에 미반응 상태로 남아있을 수 있는 SiH4의 반응 가스를 상기 반응 챔버의 외부로 완전히 배기시킨다. 그런 다음, 상기 반응 챔버의 반응 가스 주입구를 통하여 WF6의 반응 가스를 예를 들어 10~50 SCCM의 유량으로 주입시킴으로써 상기 실리콘(Si)의 단원자 층 상에 텅스텐(W)의 단원자 층(도시 안됨)을 증착시킨다. 이후, 퍼징 가스, 예를 들어 알곤(Ar) 가스 또는 알곤(Ar) 가스와 수소(H2) 가스의 혼합 가스를 상기 반응 챔버의 내부로 주입시킴으로써 상기 반응 챔버 내에 미반응 상태로 남아있을 수 있는 WF6의 반응가스를 상기 반응 챔버의 외부로 완전히 배기시킨다.
따라서, 상기 WSiN층(29) 상에 단원자층의 텅스텐(W) 층(도시 안됨)이 증착된다. 한편, 상기 텅스텐층의 단원자층을 증착하기 위한 1 싸이클의 원자층 증착 공정을 진행하는 동안 상기 반응 챔버의 온도를 200~600℃의 범위에서 일정하게 유지시키는 것이 바람직하다.
이후, 상기 텅스텐층을 임의의 두께로 만들어주기 위해 상기 1 싸이클의 원자층 증착 공정을 반복 진행한다. 따라서, 상기 텅스텐층이 반복하여 증착함으로써 핵 생성을 위한 제 1 텅스텐층(41)을 형성한다. 이때, 상기 제 1 텅스텐층(41)을 20~100Å의 두께로 형성하는 것이 바람직하다.
따라서, 본 발명은 단원자 증착 공정을 이용함으로써 핵 생성 단계에서 상기 콘택홀(12) 내에 상기 제 1 텅스텐층(41)을 연속적이고 균일하게 증착시킬 수가 있다. 이는 고 단차비를 갖는 미세한 콘택홀(12) 내에 도 3h의 매립을 위한 제 2 텅스텐층(43)을 완전 매립시킬 수 있게 해준다.
도 3h를 참조하면, 그런 다음, 통상적인 화학 기상 증착 공정을 이용하여 상기 텅스텐층(41) 상에 상기 제 2 텅스텐 층(43)을 상기 콘택홀(12)을 매립시키기에 충분한 두께로 증착시킨다. 이때, 상기 제 2 텅스텐 층(43)은 단원자 증착 공정에 의해 증착된 제 1 텅스텐 층(41)에 비하여 상당히 빠른 속도로 증착된다.
따라서, 상기 콘택홀(12) 내의 제 1 텅스텐 층(41)이 연속적이고 균일하게 증착되어 있으므로 상기 고 단차비를 갖는 미세한 콘택홀(12) 내에 상기 제 2 텅스텐 층(43)을 완전히 매립시킬 수가 있다. 따라서, 본 발명은 금속 배선의 전기적인 단선이나 일렉트로마이그레이션 또는 스트레스마이그레이션에 대한 신뢰도 저하를 방지할 수 있다.
도 3i를 참조하면, 평탄화 공정, 통상적으로 화학적 기계적 연마(CMP) 공정을 이용하여 상기 콘택홀(12) 외측의 텅스텐층(43)을 완전히 제거시키고 상기 콘택홀(12) 내의 제 2 텅스텐층(43)을 상기 층간 절연막(11)에 평탄화시킨다. 마지막으로, 상기 제 2 텅스텐층(43)과 함께 층간 절연막(11) 상에 금속 배선을 형성한다. 일 예로 금속배선으로서 알루미늄(Al) 층(45)을 증착시키고 사진식각공정을 이용하여 상기 알루미늄(Al) 층(45)을 원하는 금속 배선의 패턴으로 형성시킨다.
한편, 본 발명은 설명의 편의상 콘택홀을 기준으로 설명하였으나, 콘택홀 이외에 비아홀에도 동일하게 적용시킬 수가 있음은 자명한 사실이다.
이상에서 설명한 바와 같이, 본 발명은 고 단차비를 갖는 미세한 콘택홀 내에 장벽 금속층인 WSiN층을 원자층 증착 공정에 의해 증착시키고, 핵 생성 단계에서 상기 콘택홀 내의 WSiN층 상에 핵 생성을 위한 제 1 텅스텐(W) 층을 증착시킨다. 이후, 통상의 화학 기상 증착 공정을 이용하여 상기 콘택홀 내에 매립을 위한 제 2 텅스텐층을 매립시킨다.
따라서, 본 발명은 상기 WSiN층을 고 단차비를 갖는 미세한 콘택홀에 연속적이고 균일하게 증착시킬 수가 있고, 또한 상기 WSiN층 상에 핵 생성을 위한 제 1 텅스텐층을 연속적이고 균일하게 증착시킬 수가 있다. 이는 상기 콘택홀에 매립용 제 2 텅스텐층을 완전히 매립시키는 것을 가능하게 한다.
따라서, 본 발명은 상기 콘택홀에서 전기적인 단선이 발생하거나 일렉트로마이그레이션 또는 스트레스마이그레이션의 금속 배선 신뢰도를 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1 은 종래 기술에 의한 반도체 소자의 콘택홀에 보이드(Void)가 형성된 콘택 불량 현상의 예를 나타낸 단면도.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 3a 내지 도 3i는 본 발명에 의한 반도체 소자 제조 방법을 나타낸 단면공정도.

Claims (12)

  1. 반도체 기판의 층간 절연막 내에 콘택홀을 형성시키는 단계;
    SiH4의 반응 가스 주입, 퍼징 가스 주입, WF6의 반응 가스 주입, 퍼징 가스 주입, NH3의 반응 가스 주입 및 퍼징 가스 주입의 1 싸이클을 상기 콘택홀의 내면 및 상기 층간 절연막의 표면 상에 연속적으로 진행시켜 원하는 두께까지 장벽 금속층을 증착시키는 단계;
    상기 장벽 금속층 상에 상기 1 싸이클을 연속적으로 진행시켜 원하는 두께까지 핵 생성을 위한 제 1 텅스텐 층을 증착시키는 단계; 및
    상기 제 1 텅스텐 층 상에 상기 콘택홀의 매립을 위한 제 2 텅스텐 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 장벽 금속층과 상기 제 1 텅스텐 층을 하나의 동일한 반응 챔버에서 증착시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 3 항 또는 제 4 항에 있어서, 상기 WSiN층을 20~100Å의 두께로 증착시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 4 항에 있어서, 상기 SiH4의 반응 가스를 50~100 SCCM의 유량으로, 상기 WF6의 반응 가스를 10~50 SCCM의 유량으로, 상기 NH3의 반응 가스를 30~80 SCCM의 유량으로 각각 주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서, 상기 SiH4의 반응 가스와 상기 WF6의 반응 가스를 4:1~ 7:1의 비율로 주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 WSiN층을 200~600℃에서 증착시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 삭제
  10. 제 9 항에 있어서, 상기 제 1 텅스텐 층을 20~100Å의 두께로 증착시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 4 항 또는 제 9 항에 있어서, 상기 퍼징 가스로서 알곤 가스와, 알곤 가스 및 수소 가스의 혼합 가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 반도체 기판;
    SiH4의 반응 가스 주입, 퍼징 가스 주입, WF6의 반응 가스 주입, 퍼징 가스 주입, NH3의 반응 가스 주입 및 퍼징 가스 주입의 1 싸이클을 상기 반도체 기판 상의 층간 절연막 내부에 형성된 콘택홀과 상기 층간 절연막 상부에 연속적으로 진행시켜 형성된 장벽 금속층;
    상기 장벽 금속층 상부에 상기 1 싸이클을 연속적으로 진행시켜 핵 생성을 위해 형성된 제 1 텅스텐층; 및
    상기 제 1 텅스텐층 상부에 상기 콘택홀의 매립을 위해 형성된 제 2 텅스텐층을 포함하는 것을 특징으로 하는 반도체 소자.
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