JP3208124B2 - 半導体装置、半導体装置の製造方法、および半導体装置の製造装置 - Google Patents
半導体装置、半導体装置の製造方法、および半導体装置の製造装置Info
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- JP3208124B2 JP3208124B2 JP01269999A JP1269999A JP3208124B2 JP 3208124 B2 JP3208124 B2 JP 3208124B2 JP 01269999 A JP01269999 A JP 01269999A JP 1269999 A JP1269999 A JP 1269999A JP 3208124 B2 JP3208124 B2 JP 3208124B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の製造方法、半導体装置の製造装置に関するもの
である。
体装置の製造方法、半導体装置の製造装置に関するもの
である。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、隣接する
配線層の間隔は縮小され、配線層間の容量増大が無視で
きなくなっている。配線層間容量が増大すると、配線遅
延によって半導体装置の動作速度低下する。これを防ぐ
ために、銅（Ｃｕ）を使用して低抵抗の配線層を形成す
る技術が近年盛んに検討されている。図２５から図３０
を参照しながら、Ｃｕを使用して配線層を形成した半導
体装置の従来技術を説明する。
配線層の間隔は縮小され、配線層間の容量増大が無視で
きなくなっている。配線層間容量が増大すると、配線遅
延によって半導体装置の動作速度低下する。これを防ぐ
ために、銅（Ｃｕ）を使用して低抵抗の配線層を形成す
る技術が近年盛んに検討されている。図２５から図３０
を参照しながら、Ｃｕを使用して配線層を形成した半導
体装置の従来技術を説明する。
【０００３】図３０に示すように、この半導体装置は、
半導体基板１と、半導体基板１の表面に形成された下部
配線層２と、下部配線層２を覆うように半導体基板１上
に堆積された二酸化ケイ素（ＳｉＯ2）膜３とを備えて
いる。ＳｉＯ2膜３上には四窒化三ケイ素（Ｓｉ3Ｎ4）
膜４が堆積されており、Ｓｉ3Ｎ4膜４上にはＳｉＯ2膜
５が堆積されている。ＳｉＯ2膜３、Ｓｉ3Ｎ4膜４およ
びＳｉＯ2膜５によって層間絶縁膜が形成されている。
この層間絶縁膜には、下部配線層２に達するスルーホー
ル６と、スルーホール６に連結する溝状凹部（配線溝）
７とが形成されており、配線溝７内にはスルーホール６
を介して下部配線層に電気的に接触する上部配線層１３
が設けられている。
半導体基板１と、半導体基板１の表面に形成された下部
配線層２と、下部配線層２を覆うように半導体基板１上
に堆積された二酸化ケイ素（ＳｉＯ2）膜３とを備えて
いる。ＳｉＯ2膜３上には四窒化三ケイ素（Ｓｉ3Ｎ4）
膜４が堆積されており、Ｓｉ3Ｎ4膜４上にはＳｉＯ2膜
５が堆積されている。ＳｉＯ2膜３、Ｓｉ3Ｎ4膜４およ
びＳｉＯ2膜５によって層間絶縁膜が形成されている。
この層間絶縁膜には、下部配線層２に達するスルーホー
ル６と、スルーホール６に連結する溝状凹部（配線溝）
７とが形成されており、配線溝７内にはスルーホール６
を介して下部配線層に電気的に接触する上部配線層１３
が設けられている。
【０００４】上部配線層１３は、スルーホール６および
配線溝７の内側面および底面を覆うようチタン（Ｔｉ）
膜８と、Ｔｉ膜８上に堆積された窒化チタン（ＴｉＮ）
膜９と、ＴｉＮ膜９上に堆積されたＣｕ膜１０と、Ｃｕ
膜１０上に堆積されたＣｕ膜１１とを含んでいる。
配線溝７の内側面および底面を覆うようチタン（Ｔｉ）
膜８と、Ｔｉ膜８上に堆積された窒化チタン（ＴｉＮ）
膜９と、ＴｉＮ膜９上に堆積されたＣｕ膜１０と、Ｃｕ
膜１０上に堆積されたＣｕ膜１１とを含んでいる。
【０００５】このような半導体装置の製造方法は以下の
通りである。
通りである。
【０００６】まず、図２５に示すように、半導体基板１
上に下部配線層２を形成する。次に、図２６に示すよう
に、ＳｉＯ2膜３、Ｓｉ3Ｎ4膜４、ＳｉＯ2膜５を順に堆
積した後に、リソグラフィー法およびドライエッチング
法を２回ずつ交互に適用することによって、ＳｉＯ2膜
３およびＳｉ3Ｎ4膜４の内部にスルーホール６を、Ｓｉ
Ｏ2膜５の内部に配線溝７を形成する。次に、図２７に
示すように、ドライエッチング法によりスルーホール６
の底部のクリーニングを行なった後に、物理的気相成長
法によりＴｉ膜８を堆積し、続いて化学的気相成長法に
よりＴｉＮ膜９を堆積する。
上に下部配線層２を形成する。次に、図２６に示すよう
に、ＳｉＯ2膜３、Ｓｉ3Ｎ4膜４、ＳｉＯ2膜５を順に堆
積した後に、リソグラフィー法およびドライエッチング
法を２回ずつ交互に適用することによって、ＳｉＯ2膜
３およびＳｉ3Ｎ4膜４の内部にスルーホール６を、Ｓｉ
Ｏ2膜５の内部に配線溝７を形成する。次に、図２７に
示すように、ドライエッチング法によりスルーホール６
の底部のクリーニングを行なった後に、物理的気相成長
法によりＴｉ膜８を堆積し、続いて化学的気相成長法に
よりＴｉＮ膜９を堆積する。
【０００７】次に、図２８に示すように、ＴｉＮ膜９の
表面をＮ2プラズマに暴露し、ＴｉＮ膜９の密度を向上
させる。この後、図２９に示すように、ＴｉＮ膜９の表
面に物理的気相成長法によりＣｕ膜１０を堆積する。た
だし、Ｃｕ膜１０の堆積は半導体基板１の中央部のみと
する。この理由については後述する。
表面をＮ2プラズマに暴露し、ＴｉＮ膜９の密度を向上
させる。この後、図２９に示すように、ＴｉＮ膜９の表
面に物理的気相成長法によりＣｕ膜１０を堆積する。た
だし、Ｃｕ膜１０の堆積は半導体基板１の中央部のみと
する。この理由については後述する。
【０００８】ＴｉＮ膜９およびＣｕ膜１０の表面を硫酸
（Ｈ2ＳＯ4）で洗浄してから、電解メッキ法によりＣｕ
膜１０の表面にＣｕ膜１１を堆積する。最後に、ＳｉＯ
2膜５上のＴｉ膜８、ＴｉＮ膜９、Ｃｕ膜１０、および
Ｃｕ膜１１を化学機械的研磨（ＣＭＰ）法により除去す
ることにより、図３０のような半導体装置を作製する。
（Ｈ2ＳＯ4）で洗浄してから、電解メッキ法によりＣｕ
膜１０の表面にＣｕ膜１１を堆積する。最後に、ＳｉＯ
2膜５上のＴｉ膜８、ＴｉＮ膜９、Ｃｕ膜１０、および
Ｃｕ膜１１を化学機械的研磨（ＣＭＰ）法により除去す
ることにより、図３０のような半導体装置を作製する。
【０００９】Ｃｕ膜１０の堆積を半導体基板１の中央部
のみに限定する理由を説明する。一般的に、化学機械的
研磨により金属層を除去できるのは半導体基板１の中央
部のみであり、半導体基板１の周辺部では研磨後にも金
属層が残る。半導体基板１の周辺部でＣｕ膜が残ると、
以後の工程でこのＣｕ膜が剥離して、半導体装置の製造
装置を汚染する。そこで、Ｃｕ膜の堆積を半導体基板１
の中央部のみに制限することによって、半導体基板１の
周辺部でＣｕ膜の残りが発生しないようにする方法が広
く使用されている。
のみに限定する理由を説明する。一般的に、化学機械的
研磨により金属層を除去できるのは半導体基板１の中央
部のみであり、半導体基板１の周辺部では研磨後にも金
属層が残る。半導体基板１の周辺部でＣｕ膜が残ると、
以後の工程でこのＣｕ膜が剥離して、半導体装置の製造
装置を汚染する。そこで、Ｃｕ膜の堆積を半導体基板１
の中央部のみに制限することによって、半導体基板１の
周辺部でＣｕ膜の残りが発生しないようにする方法が広
く使用されている。
【００１０】
【発明が解決しようとする課題】以上のような方法で半
導体装置を製造すると、以下のような問題が発生する。
導体装置を製造すると、以下のような問題が発生する。
【００１１】まず、ＴｉＮ膜９は、Ｃｕ膜１０およびＣ
ｕ膜１１に含まれるＣｕ原子の拡散を防止する能力が十
分でないために、ＴｉＮ膜９を通じてＣｕ原子がＳｉＯ
2膜３およびＳｉＯ2膜５に到達するという問題がある。
ＳｉＯ2膜３およびＳｉＯ2膜５に到達したＣｕ原子は、
ＳｉＯ2膜３およびＳｉＯ2膜５の内部で可動イオンを形
成し、スルーホール６の間および上部配線層１３の間の
リーク電流を増大させる。これは、半導体装置の動作不
良の原因となる。
ｕ膜１１に含まれるＣｕ原子の拡散を防止する能力が十
分でないために、ＴｉＮ膜９を通じてＣｕ原子がＳｉＯ
2膜３およびＳｉＯ2膜５に到達するという問題がある。
ＳｉＯ2膜３およびＳｉＯ2膜５に到達したＣｕ原子は、
ＳｉＯ2膜３およびＳｉＯ2膜５の内部で可動イオンを形
成し、スルーホール６の間および上部配線層１３の間の
リーク電流を増大させる。これは、半導体装置の動作不
良の原因となる。
【００１２】また、図２９に示すように、電解メッキ法
によるＣｕ膜１１の堆積の際に、Ｃｕ膜１０に隣接する
ＴｉＮ膜９の表面にもＣｕ膜１２が堆積されるいう問題
がある。Ｃｕ膜１２は、下地であるＴｉＮ膜９との密着
性に乏しく、化学機械的研磨の際に容易に剥離して、半
導体装置の歩留まりを著しく低下させる。
によるＣｕ膜１１の堆積の際に、Ｃｕ膜１０に隣接する
ＴｉＮ膜９の表面にもＣｕ膜１２が堆積されるいう問題
がある。Ｃｕ膜１２は、下地であるＴｉＮ膜９との密着
性に乏しく、化学機械的研磨の際に容易に剥離して、半
導体装置の歩留まりを著しく低下させる。
【００１３】本発明は、上記問題に鑑みてなされたもの
であり、その目的は、Ｃｕを使用して配線層を形成した
場合でも動作不良や歩留まりの低下を起こさない半導体
装置、半導体装置の製造方法、および半導体装置の製造
装置を提供することを目的としている。
であり、その目的は、Ｃｕを使用して配線層を形成した
場合でも動作不良や歩留まりの低下を起こさない半導体
装置、半導体装置の製造方法、および半導体装置の製造
装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明による半導体装置
は、基板と、前記基板に支持される第１導電体膜と、前
記第１導電体膜を覆うように前記基板上に形成された絶
縁膜と、前記絶縁膜に形成された凹部と、前記絶縁膜の
凹部内に形成され、前記第１導電体膜と電気的に接触す
る第２導電体膜とを備えた半導体装置であって、前記第
２導電体膜は、前記絶縁膜の凹部の内部に形成されたシ
リコン含有窒化チタン層と、前記シリコン含有窒化チタ
ン層上に形成された金属膜とを有する。
は、基板と、前記基板に支持される第１導電体膜と、前
記第１導電体膜を覆うように前記基板上に形成された絶
縁膜と、前記絶縁膜に形成された凹部と、前記絶縁膜の
凹部内に形成され、前記第１導電体膜と電気的に接触す
る第２導電体膜とを備えた半導体装置であって、前記第
２導電体膜は、前記絶縁膜の凹部の内部に形成されたシ
リコン含有窒化チタン層と、前記シリコン含有窒化チタ
ン層上に形成された金属膜とを有する。
【００１５】本発明による他の半導体装置は、基板と、
前記基板に支持される第１導電体膜と、前記第１導電体
膜を覆うように前記基板上に形成された絶縁膜と、前記
絶縁膜に形成された凹部と、前記絶縁膜の凹部内に形成
され、前記第１導電体膜と電気的に接触する第２導電体
膜とを備えた半導体装置であって、前記第２導電体膜
は、前記絶縁膜の凹部の内部に形成された窒化チタン層
と、前記窒化チタン層上に形成されたシリコン含有窒化
チタン層と、前記シリコン含有窒化チタン層上に形成さ
れたシリコン含有金属層と、前記シリコン含有金属層上
に形成された金属膜とを有する。
前記基板に支持される第１導電体膜と、前記第１導電体
膜を覆うように前記基板上に形成された絶縁膜と、前記
絶縁膜に形成された凹部と、前記絶縁膜の凹部内に形成
され、前記第１導電体膜と電気的に接触する第２導電体
膜とを備えた半導体装置であって、前記第２導電体膜
は、前記絶縁膜の凹部の内部に形成された窒化チタン層
と、前記窒化チタン層上に形成されたシリコン含有窒化
チタン層と、前記シリコン含有窒化チタン層上に形成さ
れたシリコン含有金属層と、前記シリコン含有金属層上
に形成された金属膜とを有する。
【００１６】本発明による更に他の半導体装置は、基板
と、前記基板に支持される第１導電体膜と、前記第１導
電体膜を覆うように前記基板上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、前記絶縁膜の凹部内に
形成され、前記第１導電体膜と電気的に接触する第２導
電体膜とを備えた半導体装置であって、前記第２導電体
膜は、前記絶縁膜の凹部の内部に形成された窒化チタン
層と、前記窒化チタン層上に形成されたシリコン含有窒
化チタン層と、前記シリコン含有窒化チタン層上に形成
された金属層とを有する。
と、前記基板に支持される第１導電体膜と、前記第１導
電体膜を覆うように前記基板上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、前記絶縁膜の凹部内に
形成され、前記第１導電体膜と電気的に接触する第２導
電体膜とを備えた半導体装置であって、前記第２導電体
膜は、前記絶縁膜の凹部の内部に形成された窒化チタン
層と、前記窒化チタン層上に形成されたシリコン含有窒
化チタン層と、前記シリコン含有窒化チタン層上に形成
された金属層とを有する。
【００１７】本発明による更に他の半導体装置は、基板
と、前記基板に支持される第１導電体膜と、前記第１導
電体膜を覆うように前記基板上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、前記絶縁膜の凹部内に
形成され、前記第１導電体膜と電気的に接触する第２導
電体膜とを備えた半導体装置であって、前記第２導電体
膜は、前記絶縁膜の凹部の内部に形成された窒化チタン
層と、前記窒化チタン層上に形成されたシリコン含有窒
化チタン層と、前記シリコン含有窒化チタン層上に形成
されたシリコン含有金属層と、前記シリコン含有金属層
上に形成された金属膜とを有する。
と、前記基板に支持される第１導電体膜と、前記第１導
電体膜を覆うように前記基板上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、前記絶縁膜の凹部内に
形成され、前記第１導電体膜と電気的に接触する第２導
電体膜とを備えた半導体装置であって、前記第２導電体
膜は、前記絶縁膜の凹部の内部に形成された窒化チタン
層と、前記窒化チタン層上に形成されたシリコン含有窒
化チタン層と、前記シリコン含有窒化チタン層上に形成
されたシリコン含有金属層と、前記シリコン含有金属層
上に形成された金属膜とを有する。
【００１８】本発明による更に他の半導体装置は、基板
と、前記基板に支持される第１導電体膜と、前記第１導
電体膜を覆うように前記基板上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、前記絶縁膜の凹部内に
形成され、前記第１導電体膜と電気的に接触する第２導
電体膜とを備えた半導体装置であって、前記第２導電体
膜は、前記絶縁膜の凹部の内部に形成されたチタン層
と、前記チタン層上に形成された窒化チタン層と、前記
窒化チタン層上に形成されたシリコン含有窒化チタン層
と、前記シリコン含有窒化チタン層上に形成されたシリ
コン含有金属層と、前記シリコン含有金属層上に形成さ
れた金属膜とを有する。
と、前記基板に支持される第１導電体膜と、前記第１導
電体膜を覆うように前記基板上に形成された絶縁膜と、
前記絶縁膜に形成された凹部と、前記絶縁膜の凹部内に
形成され、前記第１導電体膜と電気的に接触する第２導
電体膜とを備えた半導体装置であって、前記第２導電体
膜は、前記絶縁膜の凹部の内部に形成されたチタン層
と、前記チタン層上に形成された窒化チタン層と、前記
窒化チタン層上に形成されたシリコン含有窒化チタン層
と、前記シリコン含有窒化チタン層上に形成されたシリ
コン含有金属層と、前記シリコン含有金属層上に形成さ
れた金属膜とを有する。
【００１９】好ましい実施形態では、前記シリコン含有
窒化チタン層のうち前記絶縁膜の凹部の底面上に形成さ
れた部分の厚さが、前記シリコン含有窒化チタン層のう
ち前記絶縁膜の凹部の内側壁上に形成された部分の厚さ
よりも小さい。
窒化チタン層のうち前記絶縁膜の凹部の底面上に形成さ
れた部分の厚さが、前記シリコン含有窒化チタン層のう
ち前記絶縁膜の凹部の内側壁上に形成された部分の厚さ
よりも小さい。
【００２０】好ましい実施形態では、前記シリコン含有
窒化チタン層のうち前記絶縁膜の凹部の底面上に形成さ
れた部分の抵抗が、前記シリコン含有窒化チタン層のう
ち前記絶縁膜の凹部の内側壁上に形成された部分の抵抗
よりも小さい。
窒化チタン層のうち前記絶縁膜の凹部の底面上に形成さ
れた部分の抵抗が、前記シリコン含有窒化チタン層のう
ち前記絶縁膜の凹部の内側壁上に形成された部分の抵抗
よりも小さい。
【００２１】好ましい実施形態では、前記金属層は銅か
ら形成されている。
ら形成されている。
【００２２】好ましい実施形態では、前記シリコン含有
窒化チタン層に含まれるシリコンの濃度が５原子％以上
である。
窒化チタン層に含まれるシリコンの濃度が５原子％以上
である。
【００２３】好ましい実施形態では、前記シリコン含有
窒化チタン層のうち前記絶縁膜の凹部の内側壁上に形成
された部分の厚さが、１ｎｍ以上かつ５０ｎｍ以下であ
る。
窒化チタン層のうち前記絶縁膜の凹部の内側壁上に形成
された部分の厚さが、１ｎｍ以上かつ５０ｎｍ以下であ
る。
【００２４】好ましい実施形態では、前記絶縁膜の凹部
は、前記第１導電体膜に達するスルーホールと、前記ス
ルーホールに連結された配線状溝とを含んでいる。
は、前記第１導電体膜に達するスルーホールと、前記ス
ルーホールに連結された配線状溝とを含んでいる。
【００２５】本発明による半導体装置の製造方法は、基
板上に第１導電体膜を形成する工程と、前記第１導電体
膜を覆う絶縁膜を前記基板上に堆積する工程と、少なく
とも一部が前記第１導電体膜に達する凹部を前記絶縁膜
に形成する工程と、前記絶縁膜の凹部の内部に第２導電
体膜を形成する工程とを包含する半導体装置の製造方法
であって、前記第２導電体膜を形成する工程は、前記絶
縁膜の凹部の内側壁および底面を覆うシリコン含有窒化
チタン層を化学的気相成長法によって堆積する工程と、
前記シリコン含有窒化チタン層の表面にイオンを照射す
る工程と、前記シリコン含有窒化チタン層の表面に金属
層を堆積する工程とを含む。
板上に第１導電体膜を形成する工程と、前記第１導電体
膜を覆う絶縁膜を前記基板上に堆積する工程と、少なく
とも一部が前記第１導電体膜に達する凹部を前記絶縁膜
に形成する工程と、前記絶縁膜の凹部の内部に第２導電
体膜を形成する工程とを包含する半導体装置の製造方法
であって、前記第２導電体膜を形成する工程は、前記絶
縁膜の凹部の内側壁および底面を覆うシリコン含有窒化
チタン層を化学的気相成長法によって堆積する工程と、
前記シリコン含有窒化チタン層の表面にイオンを照射す
る工程と、前記シリコン含有窒化チタン層の表面に金属
層を堆積する工程とを含む。
【００２６】本発明による他の半導体装置の製造方法
は、基板上に第１導電体膜を形成する工程と、前記第１
導電体膜を覆う絶縁膜を前記基板上に堆積する工程と、
少なくとも一部が前記第１導電体膜に達する凹部を前記
絶縁膜に形成する工程と、前記絶縁膜の凹部の内部に第
２導電体膜を形成する工程とを包含する半導体装置の製
造方法であって、前記第２導電体膜を形成する工程は、
前記絶縁膜の凹部の内側壁および底面を覆うチタン層を
堆積する工程と、前記チタン層の表面にシリコン含有窒
化チタン層を化学的気相成長法によって堆積する工程
と、前記シリコン含有窒化チタン層の表面にイオンを照
射する工程と、前記シリコン含有窒化チタン層の表面に
金属層を堆積する工程とを含む。
は、基板上に第１導電体膜を形成する工程と、前記第１
導電体膜を覆う絶縁膜を前記基板上に堆積する工程と、
少なくとも一部が前記第１導電体膜に達する凹部を前記
絶縁膜に形成する工程と、前記絶縁膜の凹部の内部に第
２導電体膜を形成する工程とを包含する半導体装置の製
造方法であって、前記第２導電体膜を形成する工程は、
前記絶縁膜の凹部の内側壁および底面を覆うチタン層を
堆積する工程と、前記チタン層の表面にシリコン含有窒
化チタン層を化学的気相成長法によって堆積する工程
と、前記シリコン含有窒化チタン層の表面にイオンを照
射する工程と、前記シリコン含有窒化チタン層の表面に
金属層を堆積する工程とを含む。
【００２７】好ましい実施形態では、前記イオンを照射
する工程は、前記シリコン含有窒化チタン層の表面をプ
ラズマに暴露する工程を含む。
する工程は、前記シリコン含有窒化チタン層の表面をプ
ラズマに暴露する工程を含む。
【００２８】前記シリコン含有窒化チタン層を堆積する
工程は、テトラキスジメチルチタン、テトラキスジエチ
ルチタン、およびテトラキスエチルメチルチタンのいず
れかを材料として使用することができる。
工程は、テトラキスジメチルチタン、テトラキスジエチ
ルチタン、およびテトラキスエチルメチルチタンのいず
れかを材料として使用することができる。
【００２９】前記シリコン含有窒化チタン層を堆積する
工程は、シラン、ジシラン、およびトリシランのいずれ
かを材料として使用することができる。
工程は、シラン、ジシラン、およびトリシランのいずれ
かを材料として使用することができる。
【００３０】前記シリコン窒化チタン層の表面をプラズ
マに暴露する工程は、窒素、アンモニア、およびヒドラ
ジンのいずれかを使用することができる。
マに暴露する工程は、窒素、アンモニア、およびヒドラ
ジンのいずれかを使用することができる。
【００３１】好ましい実施形態において、前記シリコン
含有窒化チタン層を堆積する工程は、前記シリコン含有
窒化チタン層の厚さを１ｎｍ以上かつ５０ｎｍ以下にす
る。
含有窒化チタン層を堆積する工程は、前記シリコン含有
窒化チタン層の厚さを１ｎｍ以上かつ５０ｎｍ以下にす
る。
【００３２】本発明による他の半導体装置の製造方法
は、基板上に第１導電体膜を形成する工程と、前記第１
導電体膜を覆う絶縁膜を前記基板上に堆積する工程と、
少なくとも一部が前記第１導電体膜に達する凹部を前記
絶縁膜に形成する工程と、前記絶縁膜の凹部の内部に第
２導電体膜を形成する工程とを包含する半導体装置の製
造方法であって、前記第２導電体膜を形成する工程は、
前記絶縁膜の凹部の内側壁および底面を覆う窒化チタン
層を化学的気相成長法によって堆積する工程と、前記窒
化チタン層の表面にイオンを照射する工程と、前記窒化
チタン層の表面をシリコン化合物に暴露することによっ
てシリコン含有窒化チタン層を形成する工程と、前記シ
リコン含有窒化チタン層上に金属層を堆積する工程とを
含む。
は、基板上に第１導電体膜を形成する工程と、前記第１
導電体膜を覆う絶縁膜を前記基板上に堆積する工程と、
少なくとも一部が前記第１導電体膜に達する凹部を前記
絶縁膜に形成する工程と、前記絶縁膜の凹部の内部に第
２導電体膜を形成する工程とを包含する半導体装置の製
造方法であって、前記第２導電体膜を形成する工程は、
前記絶縁膜の凹部の内側壁および底面を覆う窒化チタン
層を化学的気相成長法によって堆積する工程と、前記窒
化チタン層の表面にイオンを照射する工程と、前記窒化
チタン層の表面をシリコン化合物に暴露することによっ
てシリコン含有窒化チタン層を形成する工程と、前記シ
リコン含有窒化チタン層上に金属層を堆積する工程とを
含む。
【００３３】本発明による更に他の半導体装置の製造方
法は、基板上に第１導電体膜を形成する工程と、前記第
１導電体膜を覆う絶縁膜を前記基板上に堆積する工程
と、少なくとも一部が前記第１導電体膜に達する凹部を
前記絶縁膜に形成する工程と、前記絶縁膜の凹部の内部
に第２導電体膜を形成する工程とを包含する半導体装置
の製造方法であって、前記第２導電体膜を形成する工程
は、前記絶縁膜の凹部の内側壁および底面を覆う窒化チ
タン層を化学的気相成長法によって堆積する工程と、前
記窒化チタン層の表面にイオンを照射する工程と、前記
窒化チタン層の表面をシリコン化合物に暴露することに
よってシリコン含有窒化チタン層を形成する工程と、前
記シリコン含有窒化チタン層の表面にシリコン化合物に
暴露することによってシリコン層を形成する工程と、前
記シリコン層の表面に金属層を堆積する工程とを含む。
法は、基板上に第１導電体膜を形成する工程と、前記第
１導電体膜を覆う絶縁膜を前記基板上に堆積する工程
と、少なくとも一部が前記第１導電体膜に達する凹部を
前記絶縁膜に形成する工程と、前記絶縁膜の凹部の内部
に第２導電体膜を形成する工程とを包含する半導体装置
の製造方法であって、前記第２導電体膜を形成する工程
は、前記絶縁膜の凹部の内側壁および底面を覆う窒化チ
タン層を化学的気相成長法によって堆積する工程と、前
記窒化チタン層の表面にイオンを照射する工程と、前記
窒化チタン層の表面をシリコン化合物に暴露することに
よってシリコン含有窒化チタン層を形成する工程と、前
記シリコン含有窒化チタン層の表面にシリコン化合物に
暴露することによってシリコン層を形成する工程と、前
記シリコン層の表面に金属層を堆積する工程とを含む。
【００３４】本発明による更に他の半導体装置の製造方
法は、基板上に第１導電体膜を形成する工程と、前記第
１導電体膜を覆う絶縁膜を前記基板上に堆積する工程
と、少なくとも一部が前記第１導電体膜に達する凹部を
前記絶縁膜に形成する工程と、前記絶縁膜の凹部の内部
に第２導電体膜を形成する工程とを包含する半導体装置
の製造方法であって、前記第２導電体膜を形成する工程
は、前記絶縁膜の凹部の内側壁および底面を覆うチタン
層を堆積する工程と、前記チタン層の表面に窒化チタン
層を化学的気相成長法によって堆積する工程と、前記窒
化チタン層の表面にイオンを照射する工程と、前記窒化
チタン層の表面をシリコン化合物に暴露することによっ
てシリコン含有窒化チタン層を形成する工程と、前記シ
リコン含有窒化チタン層の表面にシリコン化合物に暴露
することによってシリコン層を形成する工程と、前記シ
リコン層の表面に金属層を堆積する工程とを含む。
法は、基板上に第１導電体膜を形成する工程と、前記第
１導電体膜を覆う絶縁膜を前記基板上に堆積する工程
と、少なくとも一部が前記第１導電体膜に達する凹部を
前記絶縁膜に形成する工程と、前記絶縁膜の凹部の内部
に第２導電体膜を形成する工程とを包含する半導体装置
の製造方法であって、前記第２導電体膜を形成する工程
は、前記絶縁膜の凹部の内側壁および底面を覆うチタン
層を堆積する工程と、前記チタン層の表面に窒化チタン
層を化学的気相成長法によって堆積する工程と、前記窒
化チタン層の表面にイオンを照射する工程と、前記窒化
チタン層の表面をシリコン化合物に暴露することによっ
てシリコン含有窒化チタン層を形成する工程と、前記シ
リコン含有窒化チタン層の表面にシリコン化合物に暴露
することによってシリコン層を形成する工程と、前記シ
リコン層の表面に金属層を堆積する工程とを含む。
【００３５】好ましい実施形態においては、前記イオン
を照射する工程は、前記窒化チタン層の表面をプラズマ
に暴露する工程を含む。
を照射する工程は、前記窒化チタン層の表面をプラズマ
に暴露する工程を含む。
【００３６】前記窒化チタン層を堆積する工程は、テト
ラキスジメチルチタン、テトラキスジエチルチタン、お
よびテトラキスエチルメチルチタンのいずれかを材料と
して使用することができる。
ラキスジメチルチタン、テトラキスジエチルチタン、お
よびテトラキスエチルメチルチタンのいずれかを材料と
して使用することができる。
【００３７】前記シリコン含有窒化チタン層を形成する
工程は、前記シリコン化合物としてシラン、ジシラン、
およびトリシランのいずれかを材料として使用すること
ができる。
工程は、前記シリコン化合物としてシラン、ジシラン、
およびトリシランのいずれかを材料として使用すること
ができる。
【００３８】前記窒化チタン層をプラズマに暴露する工
程は、窒素、アンモニア、およびヒドラジンのいずれか
を材料として使用することができる。
程は、窒素、アンモニア、およびヒドラジンのいずれか
を材料として使用することができる。
【００３９】好ましい実施形態では、前記シリコン含有
窒化チタン層の表面をシリコン化合物に暴露することに
よってシリコン層を形成する工程において、前記シリコ
ン含有窒化チタン層の表面を３００℃以上に加熱し、か
つ、前記シリコン含有窒化チタン層の表面を前記シリコ
ン化合物に暴露する時間を１５秒以上に設定する。
窒化チタン層の表面をシリコン化合物に暴露することに
よってシリコン層を形成する工程において、前記シリコ
ン含有窒化チタン層の表面を３００℃以上に加熱し、か
つ、前記シリコン含有窒化チタン層の表面を前記シリコ
ン化合物に暴露する時間を１５秒以上に設定する。
【００４０】好ましい実施形態においては、前記窒化チ
タンを堆積する工程は、前記窒化チタン層の厚さを１ｎ
ｍ以上かつ５０ｎｍ以下にする。
タンを堆積する工程は、前記窒化チタン層の厚さを１ｎ
ｍ以上かつ５０ｎｍ以下にする。
【００４１】好ましい実施形態においては、前記金属層
を堆積する工程は、気相成長法によって前記シリコン含
有窒化チタン層の所定領域上に第１の金属層を堆積する
工程と、前記第１の金属層上にメッキ法によって第２の
金属層を堆積する工程とを包含する。
を堆積する工程は、気相成長法によって前記シリコン含
有窒化チタン層の所定領域上に第１の金属層を堆積する
工程と、前記第１の金属層上にメッキ法によって第２の
金属層を堆積する工程とを包含する。
【００４２】好ましい実施形態では、前記第２の金属層
が銅である。
が銅である。
【００４３】本発明による半導体装置の製造装置は、真
空チャンバと、前記真空チャンバの内部に設置されたサ
セプタと、前記サセプタの内部に設置された加熱機構
と、前記真空チャンバの内部に設置された排気口と、前
記真空チャンバの内部に設置された導入口と、前記真空
チャンバの内部に設置された電極とを有する化学的気相
成膜室と、前記サセプタおよび前記電極に接続された電
源とを備え、前記導入口からチタンを含む有機化合物、
窒素化合物、およびシリコン化合物を導入するこのがで
きる。
空チャンバと、前記真空チャンバの内部に設置されたサ
セプタと、前記サセプタの内部に設置された加熱機構
と、前記真空チャンバの内部に設置された排気口と、前
記真空チャンバの内部に設置された導入口と、前記真空
チャンバの内部に設置された電極とを有する化学的気相
成膜室と、前記サセプタおよび前記電極に接続された電
源とを備え、前記導入口からチタンを含む有機化合物、
窒素化合物、およびシリコン化合物を導入するこのがで
きる。
【００４４】好ましい実施形態では、前記チタンを含む
有機化合物と前記シリコン化合物を同時に前記真空チャ
ンバの内部に導入することができるように構成されてい
る。
有機化合物と前記シリコン化合物を同時に前記真空チャ
ンバの内部に導入することができるように構成されてい
る。
【００４５】好ましい実施形態では、前記チタンを含む
有機化合物としてテトラキスジメチルチタン、テトラキ
スジエチルチタン、およびテトラキスエチルメチルチタ
ンのいずれかを使用することができる。
有機化合物としてテトラキスジメチルチタン、テトラキ
スジエチルチタン、およびテトラキスエチルメチルチタ
ンのいずれかを使用することができる。
【００４６】好ましい実施形態では、前記窒素化合物と
して窒素、アンモニア、およびヒドラジンのいずれかを
使用することができる。
して窒素、アンモニア、およびヒドラジンのいずれかを
使用することができる。
【００４７】好ましい実施形態では、前記シリコン化合
物としてシラン、ジシラン、およびトリシランのいずれ
かを使用することができる。
物としてシラン、ジシラン、およびトリシランのいずれ
かを使用することができる。
【００４８】好ましい実施形態では、前記化学的気相成
膜室に接続されたチタン堆積室を備え、前記化学的気相
成膜室と前記チタン堆積室との間が減圧搬送室で連結さ
れている。
膜室に接続されたチタン堆積室を備え、前記化学的気相
成膜室と前記チタン堆積室との間が減圧搬送室で連結さ
れている。
【００４９】好ましい実施形態では、前記化学的気相成
膜室に接続された銅堆積室を備え、前記化学的気相成膜
室と前記銅堆積室との間が減圧搬送室で連結されてい
る。
膜室に接続された銅堆積室を備え、前記化学的気相成膜
室と前記銅堆積室との間が減圧搬送室で連結されてい
る。
【００５０】好ましい実施形態では、前記化学的気相成
膜室に接続されたチタン成膜室と銅堆積室とを備え、前
記化学的気相成膜室と前記チタン堆積室と前記銅堆積室
との間が減圧搬送室で連結されている。
膜室に接続されたチタン成膜室と銅堆積室とを備え、前
記化学的気相成膜室と前記チタン堆積室と前記銅堆積室
との間が減圧搬送室で連結されている。
【００５１】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００５２】（実施形態１） 図１〜７を参照しながら、本発明の第１の実施形態を説
明する。
明する。
【００５３】本実施形態の半導体装置は、図７に示すよ
うに、不図示のトランジスタなどの集積回路素子が形成
された半導体基板（単結晶シリコン基板）１０１と、半
導体基板１０１の表面に形成された下部配線層（第１導
電体膜）１０２と、下部配線層１０２を覆うように半導
体基板１０１上に堆積された二酸化ケイ素（ＳｉＯ2）
膜１０３とを備えている。本願明細書では、「半導体基
板１０１」は、単結晶シリコン基板、その表面に形成さ
れたトランジスタ等の集積回路素子、および集積回路素
子を覆うように単結晶シリコン基板の表面に形成された
絶縁膜などからなる構造を一括して表現している。下部
配線層１０２は、タングステン（Ｗ）、アルミニウム
（Ａｌ）、銅（Ｃｕ）などの導電性材料を用いて形成さ
れている。
うに、不図示のトランジスタなどの集積回路素子が形成
された半導体基板（単結晶シリコン基板）１０１と、半
導体基板１０１の表面に形成された下部配線層（第１導
電体膜）１０２と、下部配線層１０２を覆うように半導
体基板１０１上に堆積された二酸化ケイ素（ＳｉＯ2）
膜１０３とを備えている。本願明細書では、「半導体基
板１０１」は、単結晶シリコン基板、その表面に形成さ
れたトランジスタ等の集積回路素子、および集積回路素
子を覆うように単結晶シリコン基板の表面に形成された
絶縁膜などからなる構造を一括して表現している。下部
配線層１０２は、タングステン（Ｗ）、アルミニウム
（Ａｌ）、銅（Ｃｕ）などの導電性材料を用いて形成さ
れている。
【００５４】ＳｉＯ2膜１０３上には四窒化三ケイ素
（Ｓｉ3Ｎ4）膜１０４が堆積されており、Ｓｉ3Ｎ4膜１
０４上にはＳｉＯ 2 膜１０５が堆積されている。ＳｉＯ2
膜１０３、Ｓｉ3Ｎ4膜１０４およびＳｉＯ2膜１０５に
よって層間絶縁膜が形成されている。この層間絶縁膜に
は、表面に凹部が形成されている。凹部は、下部配線層
１０２に達するスルーホール１０６と、スルーホール１
０６に連結する溝状凹部（配線溝）１０７とから形成さ
れており、配線溝１０７内にはスルーホール１０６を介
して下部配線層１０２に電気的に接触する上部配線層１
１３が設けられている。配線溝１０７の溝幅は、例えば
約１００〜２０００ｎｍであり、深さは例えば約１００
〜１０００ｎｍである。また、本実施形態では、スルー
ホール１０６の内径を配線溝１０７の溝幅に等しく設定
している。複数のスルーホール１０６が、例えば、０．
１〜２μｍ程度の間隔をおいて、各配線溝１０７内に形
成される。
（Ｓｉ3Ｎ4）膜１０４が堆積されており、Ｓｉ3Ｎ4膜１
０４上にはＳｉＯ 2 膜１０５が堆積されている。ＳｉＯ2
膜１０３、Ｓｉ3Ｎ4膜１０４およびＳｉＯ2膜１０５に
よって層間絶縁膜が形成されている。この層間絶縁膜に
は、表面に凹部が形成されている。凹部は、下部配線層
１０２に達するスルーホール１０６と、スルーホール１
０６に連結する溝状凹部（配線溝）１０７とから形成さ
れており、配線溝１０７内にはスルーホール１０６を介
して下部配線層１０２に電気的に接触する上部配線層１
１３が設けられている。配線溝１０７の溝幅は、例えば
約１００〜２０００ｎｍであり、深さは例えば約１００
〜１０００ｎｍである。また、本実施形態では、スルー
ホール１０６の内径を配線溝１０７の溝幅に等しく設定
している。複数のスルーホール１０６が、例えば、０．
１〜２μｍ程度の間隔をおいて、各配線溝１０７内に形
成される。
【００５５】上部配線層１１３は、スルーホール１０６
および配線溝１０７の内側面および底面を覆うようチタ
ン（Ｔｉ）膜１０８と、Ｔｉ膜１０８上に堆積された窒
化チタン（ＴｉＮ）膜１０９と、ＴｉＮ膜１０９上に形
成されたシリコン（Ｓｉ）を含むＴｉＮ（ＴｉＳｉＮ）
膜１１０、ＴｉＳｉＮ膜１１０の表面に堆積されたＣｕ
膜１１１、Ｃｕ膜１１１上に堆積されたＣｕ膜１１２と
を含んでいる。
および配線溝１０７の内側面および底面を覆うようチタ
ン（Ｔｉ）膜１０８と、Ｔｉ膜１０８上に堆積された窒
化チタン（ＴｉＮ）膜１０９と、ＴｉＮ膜１０９上に形
成されたシリコン（Ｓｉ）を含むＴｉＮ（ＴｉＳｉＮ）
膜１１０、ＴｉＳｉＮ膜１１０の表面に堆積されたＣｕ
膜１１１、Ｃｕ膜１１１上に堆積されたＣｕ膜１１２と
を含んでいる。
【００５６】ＴｉＮ膜１０９は、スルーホール１０６お
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。同様に、ＴｉＳｉＮ膜１１０も、
スルーホール１０６および配線溝１０７の内側壁上に形
成された垂直部分（半導体基板１０１に実質的に垂直な
面上に形成された部分）１１０ａと、スルーホール１０
６および配線溝１０７の底面上に形成された水平部分
（半導体基板１０１に実質的に平行な面上に形成され部
分）１１０ｂとに、必要に応じて区別する。
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。同様に、ＴｉＳｉＮ膜１１０も、
スルーホール１０６および配線溝１０７の内側壁上に形
成された垂直部分（半導体基板１０１に実質的に垂直な
面上に形成された部分）１１０ａと、スルーホール１０
６および配線溝１０７の底面上に形成された水平部分
（半導体基板１０１に実質的に平行な面上に形成され部
分）１１０ｂとに、必要に応じて区別する。
【００５７】なお、下層配線層は第１層レベル配線に限
定されず、Ｎ層レベル配線（Ｎは３以上の整数）のうち
の第ｉ層レベル（ｉは１≦ｉ＜Ｎの整数）であれば良
い。このとき、上層配線は第ｊ層レベル（ｊはｉ＜ｊ≦
Ｎの整数）であればよい。
定されず、Ｎ層レベル配線（Ｎは３以上の整数）のうち
の第ｉ層レベル（ｉは１≦ｉ＜Ｎの整数）であれば良
い。このとき、上層配線は第ｊ層レベル（ｊはｉ＜ｊ≦
Ｎの整数）であればよい。
【００５８】以上のような構成とすることにより、従来
の技術と比較してスルーホール１０６の間および上部配
線層１１３の間のリーク電流を低下させることができ
る。その理由は以下の通りである。
の技術と比較してスルーホール１０６の間および上部配
線層１１３の間のリーク電流を低下させることができ
る。その理由は以下の通りである。
【００５９】本実施形態においては、配線溝１０７の側
壁は、ＴｉＳｉＮ膜１１０により被覆されている。Ｔｉ
ＳｉＮ膜に含まれるＳｉは、Ｓｉ−Ｎという結合形態を
とっている。Ｓｉ−Ｎ結合とＣｕ原子の反応性は極めて
低いので、Ｓｉ−Ｎ結合を含むＴｉＳｉＮ膜は、ＴｉＮ
膜よりもＣｕ原子の拡散を防止する能力が高くなる。そ
のため、Ｃｕ膜１１１およびＣｕ膜１１２を構成するＣ
ｕ原子がＳｉＯ2膜１０３およびＳｉＯ2膜１０５に到達
しにくくなり、ＳｉＯ2膜１０３およびＳｉＯ2膜１０５
に含まれるＣｕ原子の濃度が増加しないので、スルーホ
ール１０６の間および上部配線層１１３の間のリーク電
流を従来の技術と比較して低下させることができる。
壁は、ＴｉＳｉＮ膜１１０により被覆されている。Ｔｉ
ＳｉＮ膜に含まれるＳｉは、Ｓｉ−Ｎという結合形態を
とっている。Ｓｉ−Ｎ結合とＣｕ原子の反応性は極めて
低いので、Ｓｉ−Ｎ結合を含むＴｉＳｉＮ膜は、ＴｉＮ
膜よりもＣｕ原子の拡散を防止する能力が高くなる。そ
のため、Ｃｕ膜１１１およびＣｕ膜１１２を構成するＣ
ｕ原子がＳｉＯ2膜１０３およびＳｉＯ2膜１０５に到達
しにくくなり、ＳｉＯ2膜１０３およびＳｉＯ2膜１０５
に含まれるＣｕ原子の濃度が増加しないので、スルーホ
ール１０６の間および上部配線層１１３の間のリーク電
流を従来の技術と比較して低下させることができる。
【００６０】ここで、ＴｉＳｉＮ膜１１０ａに含まれる
Ｓｉの濃度について説明する。ＴｉＳｉＮ膜１１０ａに
含まれるＳｉの濃度が５原子％より小さくなると、Ｃｕ
膜１１１から供給されるＣｕ原子の拡散を防止する性能
が低下し、スルーホール１０６の間および上部配線層１
１３の間のリーク電流が増大する。以上の理由から、Ｔ
ｉＳｉＮ膜１１０ａに含まれるＳｉの濃度は、５原子％
以上に設定するのが望ましい。
Ｓｉの濃度について説明する。ＴｉＳｉＮ膜１１０ａに
含まれるＳｉの濃度が５原子％より小さくなると、Ｃｕ
膜１１１から供給されるＣｕ原子の拡散を防止する性能
が低下し、スルーホール１０６の間および上部配線層１
１３の間のリーク電流が増大する。以上の理由から、Ｔ
ｉＳｉＮ膜１１０ａに含まれるＳｉの濃度は、５原子％
以上に設定するのが望ましい。
【００６１】次に、ＴｉＳｉＮ膜１１０ａの厚さについ
て説明する。ＴｉＳｉＮ膜１１０ａの厚さが１ｎｍより
小さくなると、Ｃｕ膜１１１から供給されるＣｕ原子の
拡散を防止する性能が低下し、スルーホール１０６の間
および上部配線層１１３の間のリーク電流が増大する。
一方、ＴｉＳｉＮ膜１１０ａの厚さが５０ｎｍより大き
くなると、上部配線層１１３の断面積をＣｕ膜１１１お
よびＣｕ膜１１２の断面積が占める割合が低下するため
に、上部配線層１１３の配線抵抗が増大し、半導体装置
の動作速度を低下させる。以上の理由から、ＴｉＳｉＮ
膜１１０ａの厚さは、１ｎｍ以上かつ５０ｎｍ以下に設
定するのが望ましい。
て説明する。ＴｉＳｉＮ膜１１０ａの厚さが１ｎｍより
小さくなると、Ｃｕ膜１１１から供給されるＣｕ原子の
拡散を防止する性能が低下し、スルーホール１０６の間
および上部配線層１１３の間のリーク電流が増大する。
一方、ＴｉＳｉＮ膜１１０ａの厚さが５０ｎｍより大き
くなると、上部配線層１１３の断面積をＣｕ膜１１１お
よびＣｕ膜１１２の断面積が占める割合が低下するため
に、上部配線層１１３の配線抵抗が増大し、半導体装置
の動作速度を低下させる。以上の理由から、ＴｉＳｉＮ
膜１１０ａの厚さは、１ｎｍ以上かつ５０ｎｍ以下に設
定するのが望ましい。
【００６２】次に、ＴｉＳｉＮ膜１１０ｂの厚さについ
て説明する。ＴｉＳｉＮ膜の抵抗率（３０００μΩｃｍ
程度）は、ＴｉＮ膜の抵抗率（２００μΩｃｍ程度）よ
りも高い。このため、ＴｉＳｉＮ膜１１０ｂの厚さを大
きくしすぎると、下部配線層１０２と上部配線層１１３
の間の接続抵抗が高くなり、半導体装置の動作速度を低
下させる。以上の理由から、ＴｉＳｉＮ膜１１０ｂの厚
さは、ＴｉＳｉＮ膜１１０ａの厚さよりも薄くするのが
望ましい。
て説明する。ＴｉＳｉＮ膜の抵抗率（３０００μΩｃｍ
程度）は、ＴｉＮ膜の抵抗率（２００μΩｃｍ程度）よ
りも高い。このため、ＴｉＳｉＮ膜１１０ｂの厚さを大
きくしすぎると、下部配線層１０２と上部配線層１１３
の間の接続抵抗が高くなり、半導体装置の動作速度を低
下させる。以上の理由から、ＴｉＳｉＮ膜１１０ｂの厚
さは、ＴｉＳｉＮ膜１１０ａの厚さよりも薄くするのが
望ましい。
【００６３】本実施形態における半導体装置の製造方法
は以下の通りである。
は以下の通りである。
【００６４】まず、図１に示すように、不図示のトラン
ジスタなどの集積回路素子が形成された半導体基板１０
１を用意し、半導体基板１０１上に下部配線層１０２を
形成する。下部配線層１０２の形成は、例えば、スパッ
タリング法によりＡｌ膜を半導体基板１０１の表面に堆
積した後、リソグラフィー法およびドライエッチング法
により所定の形状に加工することにより行なう。
ジスタなどの集積回路素子が形成された半導体基板１０
１を用意し、半導体基板１０１上に下部配線層１０２を
形成する。下部配線層１０２の形成は、例えば、スパッ
タリング法によりＡｌ膜を半導体基板１０１の表面に堆
積した後、リソグラフィー法およびドライエッチング法
により所定の形状に加工することにより行なう。
【００６５】次に、図２に示すように、プラズマ励起方
式の化学的気相成長法によりＳｉＯ2膜（膜厚：約１０
０〜２０００ｎｍ）１０３、Ｓｉ3Ｎ4膜（膜厚：約５〜
５０ｎｍ）１０４、ＳｉＯ2膜（膜厚：約１００〜１０
００ｎｍ）１０５を順に堆積した後に、リソグラフィー
法およびドライエッチング法を２回ずつ交互に適用する
ことによって、ＳｉＯ2膜１０３およびＳｉ3Ｎ4膜１０
４の内部にスルーホール１０６を、ＳｉＯ2膜１０５の
内部に配線溝１０７を形成する。
式の化学的気相成長法によりＳｉＯ2膜（膜厚：約１０
０〜２０００ｎｍ）１０３、Ｓｉ3Ｎ4膜（膜厚：約５〜
５０ｎｍ）１０４、ＳｉＯ2膜（膜厚：約１００〜１０
００ｎｍ）１０５を順に堆積した後に、リソグラフィー
法およびドライエッチング法を２回ずつ交互に適用する
ことによって、ＳｉＯ2膜１０３およびＳｉ3Ｎ4膜１０
４の内部にスルーホール１０６を、ＳｉＯ2膜１０５の
内部に配線溝１０７を形成する。
【００６６】次に、図３に示すように、アルゴン（Ａ
ｒ）や水素（Ｈ2）などを用いたドライエッチング法に
よりスルーホール１０６の底面のクリーニングを行なっ
た後に、物理的気相成長法によりＴｉ膜（膜厚：約０．
５〜１０ｎｍ）１０８を堆積し、続いて化学的気相成長
法により厚さ２０ｎｍのＴｉＮ膜１０９を堆積する。化
学的気相成長法によるＴｉＮ膜１０９の堆積は次のよう
にして行なう。Ｔｉ膜１０８の堆積が済んだ半導体基板
１０１を真空チャンバ内で３５０℃に加熱する。半導体
基板１０１が定常温度に到達したら、真空チャンバの内
部にヘリウム（Ｈｅ）で希釈したテトラキスジメチルチ
タン（ＴＤＭＡＴ）を導入する。この際、真空チャンバ
の内部におけるＴＤＭＡＴの分圧が３Ｐａとなるよう
に、ＴＤＭＡＴの導入量を調整する。導入されたＴＤＭ
ＡＴはＴｉ膜１０８の表面で熱分解反応を起こし、Ｔｉ
Ｎ膜１０９が堆積される。
ｒ）や水素（Ｈ2）などを用いたドライエッチング法に
よりスルーホール１０６の底面のクリーニングを行なっ
た後に、物理的気相成長法によりＴｉ膜（膜厚：約０．
５〜１０ｎｍ）１０８を堆積し、続いて化学的気相成長
法により厚さ２０ｎｍのＴｉＮ膜１０９を堆積する。化
学的気相成長法によるＴｉＮ膜１０９の堆積は次のよう
にして行なう。Ｔｉ膜１０８の堆積が済んだ半導体基板
１０１を真空チャンバ内で３５０℃に加熱する。半導体
基板１０１が定常温度に到達したら、真空チャンバの内
部にヘリウム（Ｈｅ）で希釈したテトラキスジメチルチ
タン（ＴＤＭＡＴ）を導入する。この際、真空チャンバ
の内部におけるＴＤＭＡＴの分圧が３Ｐａとなるよう
に、ＴＤＭＡＴの導入量を調整する。導入されたＴＤＭ
ＡＴはＴｉ膜１０８の表面で熱分解反応を起こし、Ｔｉ
Ｎ膜１０９が堆積される。
【００６７】次に、図４に示すように、ＴｉＮ膜１０９
の表面を、窒素（Ｎ2）プラズマに暴露する。プラズマ
の内部にはＮ2イオンなどの陽イオンが含まれている。
これらの陽イオンが半導体基板１０１に向かって垂直方
向に加速されるように、プラズマの発生条件を調節す
る。これにより、半導体基板１０１に平行な面上に堆積
されたＴｉＮ膜１０９ｂは、陽イオンの衝撃を受けるた
めに、緻密化し、その密度が向上する。一方、半導体基
板１０１にほぼ垂直な面上に堆積されたＴｉＮ膜１０９
ａは、陽イオンの衝撃を受けないために、その密度が向
上しない。プラズマ暴露は、たとえば、平行平板型プラ
ズマ生成装置等を用い、そのチャンバー内でＮ2ガスの
圧力を約１０〜１０００Ｐａ程度に設定し、２００〜２
０００Ｗの電力を与えることによって形成したプラズマ
を用いることができる。
の表面を、窒素（Ｎ2）プラズマに暴露する。プラズマ
の内部にはＮ2イオンなどの陽イオンが含まれている。
これらの陽イオンが半導体基板１０１に向かって垂直方
向に加速されるように、プラズマの発生条件を調節す
る。これにより、半導体基板１０１に平行な面上に堆積
されたＴｉＮ膜１０９ｂは、陽イオンの衝撃を受けるた
めに、緻密化し、その密度が向上する。一方、半導体基
板１０１にほぼ垂直な面上に堆積されたＴｉＮ膜１０９
ａは、陽イオンの衝撃を受けないために、その密度が向
上しない。プラズマ暴露は、たとえば、平行平板型プラ
ズマ生成装置等を用い、そのチャンバー内でＮ2ガスの
圧力を約１０〜１０００Ｐａ程度に設定し、２００〜２
０００Ｗの電力を与えることによって形成したプラズマ
を用いることができる。
【００６８】次に、図５に示すように、ＴｉＮ膜１０９
の表面を、シラン（ＳｉＨ4）に暴露する。この処理
は、Ｎ2プラズマへの暴露が終了した半導体基板１０１
を真空チャンバ内で加熱し、真空チャンバの内部にＳｉ
Ｈ4を導入することにより行なう。この際、真空チャン
バ内のＳｉＨ4の分圧が３Ｐａとなるように、ＳｉＨ4の
導入量を調節する。これにより、ＴｉＮ膜１０９ａの表
面にはＴｉＳｉＮ膜１１０ａが、ＴｉＮ膜１０９ｂの表
面にはＴｉＳｉＮ膜１１０ｂが形成されるが、後に詳し
く説明するように、ＴｉＳｉＮ膜１１０ｂの厚さはＴｉ
ＳｉＮ膜１１０ａの厚さよりも小さくなる。
の表面を、シラン（ＳｉＨ4）に暴露する。この処理
は、Ｎ2プラズマへの暴露が終了した半導体基板１０１
を真空チャンバ内で加熱し、真空チャンバの内部にＳｉ
Ｈ4を導入することにより行なう。この際、真空チャン
バ内のＳｉＨ4の分圧が３Ｐａとなるように、ＳｉＨ4の
導入量を調節する。これにより、ＴｉＮ膜１０９ａの表
面にはＴｉＳｉＮ膜１１０ａが、ＴｉＮ膜１０９ｂの表
面にはＴｉＳｉＮ膜１１０ｂが形成されるが、後に詳し
く説明するように、ＴｉＳｉＮ膜１１０ｂの厚さはＴｉ
ＳｉＮ膜１１０ａの厚さよりも小さくなる。
【００６９】次に、図６に示すように、ＴｉＳｉＮ膜１
１０の表面に物理的気相成長法によりＣｕ膜（膜厚：約
５〜２００ｎｍ）１１１を堆積する。ただし、Ｃｕ膜１
１１の堆積は半導体基板１０１の中央部のみとする。Ｃ
ｕ膜１１１を堆積した後に、ＴｉＳｉＮ膜１１０ｂおよ
びＣｕ膜１１１の表面を硫酸（Ｈ2ＳＯ4）で洗浄してか
ら、電解メッキ法によりＣｕ膜１１１の表面にＣｕ膜
（膜厚：約１００〜１０００ｎｍ）１１２を堆積する。
この際、ＴｉＳｉＮ膜１１０ｂの表面ではＣｕ膜は成長
しない。この理由については後に詳しく説明する。
１０の表面に物理的気相成長法によりＣｕ膜（膜厚：約
５〜２００ｎｍ）１１１を堆積する。ただし、Ｃｕ膜１
１１の堆積は半導体基板１０１の中央部のみとする。Ｃ
ｕ膜１１１を堆積した後に、ＴｉＳｉＮ膜１１０ｂおよ
びＣｕ膜１１１の表面を硫酸（Ｈ2ＳＯ4）で洗浄してか
ら、電解メッキ法によりＣｕ膜１１１の表面にＣｕ膜
（膜厚：約１００〜１０００ｎｍ）１１２を堆積する。
この際、ＴｉＳｉＮ膜１１０ｂの表面ではＣｕ膜は成長
しない。この理由については後に詳しく説明する。
【００７０】最後に、ＳｉＯ2膜１０５上のＴｉ膜１０
８、ＴｉＮ膜１０９、ＴｉＳｉＮ膜１１０ｂ、Ｃｕ膜１
１１およびＣｕ膜１１２を化学機械的研磨法により除去
することにより、図７に示す半導体装置が作製される。
この後、更に上層の配線を形成するための工程が適宜実
行される。
８、ＴｉＮ膜１０９、ＴｉＳｉＮ膜１１０ｂ、Ｃｕ膜１
１１およびＣｕ膜１１２を化学機械的研磨法により除去
することにより、図７に示す半導体装置が作製される。
この後、更に上層の配線を形成するための工程が適宜実
行される。
【００７１】次に、ＳｉＨ4暴露によりＴｉＮ膜１０９
ａの表面にＴｉＳｉＮ膜１１０ａが形成される反応を説
明する。
ａの表面にＴｉＳｉＮ膜１１０ａが形成される反応を説
明する。
【００７２】図８、図９（ａ）および（ｂ）ならびに図
１０（ａ）および（ｂ）は、この反応の様子をＸ線光電
子分光法（ＸＰＳ）により分析した結果を示す。図８は
ＴｉＮ膜１０９ａに含まれるＳｉ原子の濃度を表面から
の深さの関数として表示している。図８から明らかなよ
うに、ＳｉＨ4への暴露を行なった場合には、ＴｉＮ膜
１０９ａには多量のＳｉが含まれている。Ｓｉ原子の濃
度が連続的に変化しているために厚さの定義は困難であ
るが、便宜上Ｓｉ濃度が５原子％以上となる部分をＴｉ
ＳｉＮ膜と呼ぶことにすると、ＳｉＨ４への暴露により
厚さ１０ｎｍのＴｉＳｉＮ膜１１０ａが形成されること
になる。
１０（ａ）および（ｂ）は、この反応の様子をＸ線光電
子分光法（ＸＰＳ）により分析した結果を示す。図８は
ＴｉＮ膜１０９ａに含まれるＳｉ原子の濃度を表面から
の深さの関数として表示している。図８から明らかなよ
うに、ＳｉＨ4への暴露を行なった場合には、ＴｉＮ膜
１０９ａには多量のＳｉが含まれている。Ｓｉ原子の濃
度が連続的に変化しているために厚さの定義は困難であ
るが、便宜上Ｓｉ濃度が５原子％以上となる部分をＴｉ
ＳｉＮ膜と呼ぶことにすると、ＳｉＨ４への暴露により
厚さ１０ｎｍのＴｉＳｉＮ膜１１０ａが形成されること
になる。
【００７３】図９（ａ）および図９（ｂ）は、それぞ
れ、ＳｉＨ4暴露を受けることによって形成されたＴｉ
ＳｉＮ膜１１０ａ、およびＳｉＨ4暴露を受けていない
ＴｉＮ膜１０９ａに含まれるＴｉ原子ＸＰＳのスペクト
ル（Ｔｉ２ｐ）を示している。図１０（ａ）および図１
０（ｂ）は、それぞれ、ＳｉＨ4暴露を受けることによ
って形成されたＴｉＳｉＮ膜１１０ａ、およびＳｉＨ4
暴露を受けていないＴｉＮ膜１０９ａに含まれるＳｉ原
子ＸＰＳのスペクトル（Ｓｉ２ｐ）を示している。
れ、ＳｉＨ4暴露を受けることによって形成されたＴｉ
ＳｉＮ膜１１０ａ、およびＳｉＨ4暴露を受けていない
ＴｉＮ膜１０９ａに含まれるＴｉ原子ＸＰＳのスペクト
ル（Ｔｉ２ｐ）を示している。図１０（ａ）および図１
０（ｂ）は、それぞれ、ＳｉＨ4暴露を受けることによ
って形成されたＴｉＳｉＮ膜１１０ａ、およびＳｉＨ4
暴露を受けていないＴｉＮ膜１０９ａに含まれるＳｉ原
子ＸＰＳのスペクトル（Ｓｉ２ｐ）を示している。
【００７４】図１０（ａ）から明らかなように、ＳｉＨ
4暴露により形成されたＴｉＳｉＮ膜１１０ａの表面お
よび内部には、Ｓｉ−Ｎ結合の存在が認められる。Ｓｉ
Ｈ4暴露なしの場合、Ｓｉ−Ｎ結合は観測されてない
（図１０（ｂ））。Ｓｉ−Ｎ結合はＴｉ−Ｎ結合と比較
してＣｕに対する反応性が低いので、Ｓｉ−Ｎ結合を含
むＴｉＳｉＮ膜は、ＴｉＮ膜と比較してＣｕ原子の拡散
を防ぐ能力が向上する。なお、図１０（ａ）および
（ｂ）から、ＳｉＨ4暴露によってＴｉ−Ｏ結合が減少
することがわかる。
4暴露により形成されたＴｉＳｉＮ膜１１０ａの表面お
よび内部には、Ｓｉ−Ｎ結合の存在が認められる。Ｓｉ
Ｈ4暴露なしの場合、Ｓｉ−Ｎ結合は観測されてない
（図１０（ｂ））。Ｓｉ−Ｎ結合はＴｉ−Ｎ結合と比較
してＣｕに対する反応性が低いので、Ｓｉ−Ｎ結合を含
むＴｉＳｉＮ膜は、ＴｉＮ膜と比較してＣｕ原子の拡散
を防ぐ能力が向上する。なお、図１０（ａ）および
（ｂ）から、ＳｉＨ4暴露によってＴｉ−Ｏ結合が減少
することがわかる。
【００７５】ＴｉＮ膜１０９ｂの表面でも同様の反応が
起こる。この反応の様子をＸＰＳにより評価した結果を
図１１、図１２（ａ）および（ｂ）ならび図１３（ａ）
および（ｂ）に示す。図１１はＳｉＨ4暴露を受けたＴ
ｉＮ膜１０９ｂに含まれるＳｉ原子の濃度を表面からの
深さの関数として表示したものである。図１１から明ら
かなように、ＳｉＨ4暴露を行なった場合には、ＴｉＮ
膜１０９ｂには多量のＳｉが含まれている。しかしなが
ら、ＴｉＮ膜１０９ａの場合と異なっているのは、Ｓｉ
原子の濃度は表面からの深さとともに急激に低下すると
いう点である。すでに述べたような定義に従えば、Ｓｉ
Ｈ4暴露により形成されるＴｉＳｉＮ膜１１０ｂの厚さ
は４ｎｍであり、ＴｉＮ膜１０９ａの場合と比較して４
０％の値となっている。これは、Ｎ2プラズマへの暴露
により、ＴｉＮ膜１０９ｂの密度が向上していることに
起因する。
起こる。この反応の様子をＸＰＳにより評価した結果を
図１１、図１２（ａ）および（ｂ）ならび図１３（ａ）
および（ｂ）に示す。図１１はＳｉＨ4暴露を受けたＴ
ｉＮ膜１０９ｂに含まれるＳｉ原子の濃度を表面からの
深さの関数として表示したものである。図１１から明ら
かなように、ＳｉＨ4暴露を行なった場合には、ＴｉＮ
膜１０９ｂには多量のＳｉが含まれている。しかしなが
ら、ＴｉＮ膜１０９ａの場合と異なっているのは、Ｓｉ
原子の濃度は表面からの深さとともに急激に低下すると
いう点である。すでに述べたような定義に従えば、Ｓｉ
Ｈ4暴露により形成されるＴｉＳｉＮ膜１１０ｂの厚さ
は４ｎｍであり、ＴｉＮ膜１０９ａの場合と比較して４
０％の値となっている。これは、Ｎ2プラズマへの暴露
により、ＴｉＮ膜１０９ｂの密度が向上していることに
起因する。
【００７６】図１２（ａ）および図１２（ｂ）は、それ
ぞれ、ＳｉＨ4暴露を受けることによって形成されたＴ
ｉＳｉＮ膜１１０ｂ、およびＳｉＨ4暴露を受けいいな
いＴｉＮ膜１０９ｂに含まれるＴｉ原子ＸＰＳのスペク
トル（Ｔｉ２ｐ）を示している。図１３（ａ）および図
１３（ｂ）は、それぞれ、ＳｉＨ4暴露を受けることに
よって形成されたＴｉＳｉＮ膜１１０ｂ、およびＳｉＨ
4暴露を受けていないＴｉＮ膜１０９ｂに含まれるＳｉ
原子ＸＰＳのスペクトル（Ｓｉ２ｐ）を示している。
ぞれ、ＳｉＨ4暴露を受けることによって形成されたＴ
ｉＳｉＮ膜１１０ｂ、およびＳｉＨ4暴露を受けいいな
いＴｉＮ膜１０９ｂに含まれるＴｉ原子ＸＰＳのスペク
トル（Ｔｉ２ｐ）を示している。図１３（ａ）および図
１３（ｂ）は、それぞれ、ＳｉＨ4暴露を受けることに
よって形成されたＴｉＳｉＮ膜１１０ｂ、およびＳｉＨ
4暴露を受けていないＴｉＮ膜１０９ｂに含まれるＳｉ
原子ＸＰＳのスペクトル（Ｓｉ２ｐ）を示している。
【００７７】図１２（ｂ）から明らかなように、ＳｉＨ
4暴露を受けていないＴｉＮ膜１０９ｂの表面ではＴｉ
−Ｏ結合が支配的な結合となっている。これは、大気中
の酸素との反応によりＴｉＮ膜１０９ｂの表面に酸化チ
タン（ＴｉＯ2）が形成されるためである。一方、Ｓｉ
Ｈ4暴露により形成されたＴｉＳｉＮ膜１１０ｂの表面
では、Ｓｉ−Ｎ結合が支配的な結合となっており（図１
３（ａ））、Ｔｉ−Ｎ結合の存在も認められる。
4暴露を受けていないＴｉＮ膜１０９ｂの表面ではＴｉ
−Ｏ結合が支配的な結合となっている。これは、大気中
の酸素との反応によりＴｉＮ膜１０９ｂの表面に酸化チ
タン（ＴｉＯ2）が形成されるためである。一方、Ｓｉ
Ｈ4暴露により形成されたＴｉＳｉＮ膜１１０ｂの表面
では、Ｓｉ−Ｎ結合が支配的な結合となっており（図１
３（ａ））、Ｔｉ−Ｎ結合の存在も認められる。
【００７８】次に、電解メッキの際、ＴｉＳｉＮ膜１１
０ｂの表面ではＣｕ膜の成長が起こらない理由を説明す
る。
０ｂの表面ではＣｕ膜の成長が起こらない理由を説明す
る。
【００７９】図１２（ｂ）が示すように、ＳｉＨ4暴露
を受けていないＴｉＮ膜１０９ｂの表面にはＴｉＯ2が
形成されている。しかしながら、このＴｉＯ2は電解メ
ッキの前に行なうＨ2ＳＯ4洗浄によって完全に除去され
るので、電解メッキの際にはＴｉＮとメッキ液が接触す
ることになる。ＴｉＮは良好な電子伝導体であり、メッ
キ液に含まれるＣｕイオンに容易に電子を供与すること
ができるので、結果としてＴｉＮ膜１０９ｂの表面には
Ｃｕ膜の異常成長が発生する。一方、ＳｉＨ4暴露によ
り形成されたＴｉＳｉＮ膜１１０ｂの表面ではＳｉ−Ｎ
結合が支配的な結合となっている。Ｓｉ3Ｎ4がＨ2ＳＯ4
に不溶なことから明らかなように、Ｓｉ−Ｎ結合はＨ2
ＳＯ4に対する反応性が極めて低いので、ＴｉＳｉＮ膜
１１０ｂがＨ2ＳＯ4洗浄により除去されることはない。
また、Ｓｉ−Ｎ結合はいわゆる共有結合であり、結合を
形成する価電子は内核により強く束縛されているので、
この価電子がＣｕイオンの還元反応に関与することはな
い。すなわち、ＴｉＳｉＮ膜１１０ｂの表面のからは、
メッキ液に含まれるＣｕイオンに電子を供与することが
できないので、Ｃｕ膜の異常成長は発生しない。
を受けていないＴｉＮ膜１０９ｂの表面にはＴｉＯ2が
形成されている。しかしながら、このＴｉＯ2は電解メ
ッキの前に行なうＨ2ＳＯ4洗浄によって完全に除去され
るので、電解メッキの際にはＴｉＮとメッキ液が接触す
ることになる。ＴｉＮは良好な電子伝導体であり、メッ
キ液に含まれるＣｕイオンに容易に電子を供与すること
ができるので、結果としてＴｉＮ膜１０９ｂの表面には
Ｃｕ膜の異常成長が発生する。一方、ＳｉＨ4暴露によ
り形成されたＴｉＳｉＮ膜１１０ｂの表面ではＳｉ−Ｎ
結合が支配的な結合となっている。Ｓｉ3Ｎ4がＨ2ＳＯ4
に不溶なことから明らかなように、Ｓｉ−Ｎ結合はＨ2
ＳＯ4に対する反応性が極めて低いので、ＴｉＳｉＮ膜
１１０ｂがＨ2ＳＯ4洗浄により除去されることはない。
また、Ｓｉ−Ｎ結合はいわゆる共有結合であり、結合を
形成する価電子は内核により強く束縛されているので、
この価電子がＣｕイオンの還元反応に関与することはな
い。すなわち、ＴｉＳｉＮ膜１１０ｂの表面のからは、
メッキ液に含まれるＣｕイオンに電子を供与することが
できないので、Ｃｕ膜の異常成長は発生しない。
【００８０】ここで、ＴｉＮ膜１０９を堆積する際のＴ
ｉＮ膜１０９の厚さについて説明する。ＴｉＮ膜１０９
の厚さが１ｎｍ以下になると、ＳｉＨ4暴露を行なって
も十分な厚さのＴｉＳｉＮ膜１１０が形成されないため
に、Ｃｕ原子の拡散を防止する性能が低下し、スルーホ
ール１０６の間および上部配線層１１３の間のリーク電
流が増大する。一方、ＴｉＮ膜１０９の厚さが５０ｎｍ
以上になると、上部配線層１１３の断面積をＣｕ膜１１
１およびＣｕ膜１１２の断面積が占める割合が低下する
ために、上部配線層１１３の配線抵抗が増大し、半導体
装置の動作速度を低下させる。以上の理由から、ＴｉＮ
膜１０９を堆積する際のＴｉＮ膜１０９の厚さは、１ｎ
ｍ以上かつ５０ｎｍ以下に設定するのが望ましい。
ｉＮ膜１０９の厚さについて説明する。ＴｉＮ膜１０９
の厚さが１ｎｍ以下になると、ＳｉＨ4暴露を行なって
も十分な厚さのＴｉＳｉＮ膜１１０が形成されないため
に、Ｃｕ原子の拡散を防止する性能が低下し、スルーホ
ール１０６の間および上部配線層１１３の間のリーク電
流が増大する。一方、ＴｉＮ膜１０９の厚さが５０ｎｍ
以上になると、上部配線層１１３の断面積をＣｕ膜１１
１およびＣｕ膜１１２の断面積が占める割合が低下する
ために、上部配線層１１３の配線抵抗が増大し、半導体
装置の動作速度を低下させる。以上の理由から、ＴｉＮ
膜１０９を堆積する際のＴｉＮ膜１０９の厚さは、１ｎ
ｍ以上かつ５０ｎｍ以下に設定するのが望ましい。
【００８１】次に、ＴｉＳｉＮ膜１１０を形成する際の
半導体基板１０１の温度の設定方法を説明する。半導体
基板１０１の温度が３００℃より低くなると、ＴｉＮ膜
１０９とＳｉＨ4からＴｉＳｉＮ膜１１０が形成される
反応の速度が低下するために、ＴｉＳｉＮ膜１１０の形
成に要する時間が著しく長くなる。一方、半導体基板１
０１の温度が５００℃よりも高くなると、下部配線層１
０２、ＳｉＯ2膜１０３、およびＳｉＯ2膜１０５の変質
などが発生する。以上の理由から、ＴｉＳｉＮ膜１１０
を形成する際の半導体基板１０１の温度は、３００℃以
上かつ５００℃以下に設定するのが望ましい。
半導体基板１０１の温度の設定方法を説明する。半導体
基板１０１の温度が３００℃より低くなると、ＴｉＮ膜
１０９とＳｉＨ4からＴｉＳｉＮ膜１１０が形成される
反応の速度が低下するために、ＴｉＳｉＮ膜１１０の形
成に要する時間が著しく長くなる。一方、半導体基板１
０１の温度が５００℃よりも高くなると、下部配線層１
０２、ＳｉＯ2膜１０３、およびＳｉＯ2膜１０５の変質
などが発生する。以上の理由から、ＴｉＳｉＮ膜１１０
を形成する際の半導体基板１０１の温度は、３００℃以
上かつ５００℃以下に設定するのが望ましい。
【００８２】次に、ＴｉＳｉＮ膜１１０を形成する際の
ＳｉＨ4の分圧の設定方法について説明する。ＳｉＨ4の
分圧が１Ｐａより低くなると、ＴｉＮ膜１０９とＳｉＨ
4からＴｉＳｉＮ膜１１０が形成される反応の速度が低
下するために、ＴｉＳｉＮ膜１１０の形成に要する時間
が著しく長くなる。以上の理由から、ＴｉＳｉＮ膜１１
０を形成する際のＳｉＨ4の分圧は、１Ｐａ以上に設定
するのが望ましい。
ＳｉＨ4の分圧の設定方法について説明する。ＳｉＨ4の
分圧が１Ｐａより低くなると、ＴｉＮ膜１０９とＳｉＨ
4からＴｉＳｉＮ膜１１０が形成される反応の速度が低
下するために、ＴｉＳｉＮ膜１１０の形成に要する時間
が著しく長くなる。以上の理由から、ＴｉＳｉＮ膜１１
０を形成する際のＳｉＨ4の分圧は、１Ｐａ以上に設定
するのが望ましい。
【００８３】以下、図１４を参照しながら、上記半導体
装置の製造に使用する装置を説明する。この装置は、真
空チャンバ１１４と、真空チャンバ１１４の内部に設置
されたサセプタ１１５と、サセプタ１１５の内部に設置
された加熱機構１１６と、真空チャンバ１１４に設置さ
れた排気口１１７、真空チャンバ１１４に設置されたＴ
ＤＭＡＴ導入口１１８と、真空チャンバ１１４に設置さ
れたＮ2導入口１１９と、真空チャンバ１１４に設置さ
れたＳｉＨ4導入口１２０、真空チャンバ１１４の内部
においてサセプタ１１５と対向して設置された上部電極
１２１と、セプタ１１５および上部電極１２１に接続さ
れた高周波電源１２２とを備えている。
装置の製造に使用する装置を説明する。この装置は、真
空チャンバ１１４と、真空チャンバ１１４の内部に設置
されたサセプタ１１５と、サセプタ１１５の内部に設置
された加熱機構１１６と、真空チャンバ１１４に設置さ
れた排気口１１７、真空チャンバ１１４に設置されたＴ
ＤＭＡＴ導入口１１８と、真空チャンバ１１４に設置さ
れたＮ2導入口１１９と、真空チャンバ１１４に設置さ
れたＳｉＨ4導入口１２０、真空チャンバ１１４の内部
においてサセプタ１１５と対向して設置された上部電極
１２１と、セプタ１１５および上部電極１２１に接続さ
れた高周波電源１２２とを備えている。
【００８４】この半導体装置の製造装置の動作は以下の
通りである。
通りである。
【００８５】まず、真空チャンバ１１４の内部を大気開
放し、Ｔｉ膜１０８の堆積が済んだ半導体基板１０１を
サセプタ１１５の上に設置した後に、排気口１１７を通
じて真空チャンバ１１４の内部を排気する。排気が完了
したら、加熱機構１１６を作動させ、サセプタ１１５を
通じて半導体基板１０１を加熱する。半導体基板１０１
の温度の定常温度が３５０℃になるように、加熱機構１
１６の出力を調節する。半導体基板１０１の温度が定常
温度に到達したら、ＴＤＭＡＴ導入口１１８からＨｅで
希釈したＴＤＭＡＴを導入する。これによりＴｉ膜１０
８の表面でＴＤＭＡＴが熱分解反応を起こし、ＴｉＮ膜
１０９が堆積される。所定の時間が経過したら、ＴＤＭ
ＡＴ導入口１１８からのＴＤＭＡＴの導入を停止し、代
わってＮ2導入口１１９からＮ2を真空チャンバ１１４の
内部に導入する。真空チャンバ１１４の内部でＮ２の分
圧が安定したら、高周波電源１２２からサセプタ１１５
および上部電極１２１に電力を供給し、真空チャンバ１
１４の内部でＮ2プラズマを発生させる。これにより、
半導体基板１０１に平行な平面上に堆積されたＴｉＮ膜
１０９ａは、陽イオンの衝撃を受けるために、その密度
が向上する。所定の時間が経過したら、高周波電源１２
２を停止させ、Ｎ2導入口１１９からのＮ2の導入を停止
する。次に、ＳｉＨ4導入口１２０からＳｉＨ4を導入す
る。これによりＴｉＮ膜１０９の表面にＴｉＳｉＮ膜１
１０が形成される。最後に、加熱機構１１６の動作を停
止させ、真空チャンバ１１４を大気開放した後に、半導
体基板１０１を排出する。
放し、Ｔｉ膜１０８の堆積が済んだ半導体基板１０１を
サセプタ１１５の上に設置した後に、排気口１１７を通
じて真空チャンバ１１４の内部を排気する。排気が完了
したら、加熱機構１１６を作動させ、サセプタ１１５を
通じて半導体基板１０１を加熱する。半導体基板１０１
の温度の定常温度が３５０℃になるように、加熱機構１
１６の出力を調節する。半導体基板１０１の温度が定常
温度に到達したら、ＴＤＭＡＴ導入口１１８からＨｅで
希釈したＴＤＭＡＴを導入する。これによりＴｉ膜１０
８の表面でＴＤＭＡＴが熱分解反応を起こし、ＴｉＮ膜
１０９が堆積される。所定の時間が経過したら、ＴＤＭ
ＡＴ導入口１１８からのＴＤＭＡＴの導入を停止し、代
わってＮ2導入口１１９からＮ2を真空チャンバ１１４の
内部に導入する。真空チャンバ１１４の内部でＮ２の分
圧が安定したら、高周波電源１２２からサセプタ１１５
および上部電極１２１に電力を供給し、真空チャンバ１
１４の内部でＮ2プラズマを発生させる。これにより、
半導体基板１０１に平行な平面上に堆積されたＴｉＮ膜
１０９ａは、陽イオンの衝撃を受けるために、その密度
が向上する。所定の時間が経過したら、高周波電源１２
２を停止させ、Ｎ2導入口１１９からのＮ2の導入を停止
する。次に、ＳｉＨ4導入口１２０からＳｉＨ4を導入す
る。これによりＴｉＮ膜１０９の表面にＴｉＳｉＮ膜１
１０が形成される。最後に、加熱機構１１６の動作を停
止させ、真空チャンバ１１４を大気開放した後に、半導
体基板１０１を排出する。
【００８６】（実施形態２） 図１５から図２０を参照しながら、本発明による半導体
装置の第２の実施形態を説明する。図１５から図２０で
は、図１から図７に示した構成と同一の構成要素には同
一の符号を付け、その構成要素の詳細な説明を省略す
る。
装置の第２の実施形態を説明する。図１５から図２０で
は、図１から図７に示した構成と同一の構成要素には同
一の符号を付け、その構成要素の詳細な説明を省略す
る。
【００８７】本半導体装置は、図２０に示されるよう
に、不図示のトランジスタなどの集積回路素子が形成さ
れた半導体基板１０１と、半導体基板１０１の表面に形
成された下部配線層１０２と、下部配線層１０２を覆う
ように半導体基板１０１上に堆積されたＳｉＯ2膜１０
３とを備えている。
に、不図示のトランジスタなどの集積回路素子が形成さ
れた半導体基板１０１と、半導体基板１０１の表面に形
成された下部配線層１０２と、下部配線層１０２を覆う
ように半導体基板１０１上に堆積されたＳｉＯ2膜１０
３とを備えている。
【００８８】ＳｉＯ2膜１０３上にはＳｉ3Ｎ4膜１０４
が堆積されており、Ｓｉ3Ｎ4膜１０４上にはＳｉＯ2膜
５が堆積されている。ＳｉＯ2膜１０３、Ｓｉ3Ｎ4膜１
０４およびＳｉＯ2膜１０５によって層間絶縁膜が形成
されている。この層間絶縁膜には、下部配線層１０２に
達するスルーホール１０６と、スルーホール１０６に連
結する配線溝１０７とが形成されており、配線溝１０７
内にはスルーホール１０６を介して下部配線層１０２に
電気的に接触する上部配線層１１３が設けられている。
上部配線層１１３は、スルーホール１０６および配線溝
１０７の内側面および底面を覆うようチタン（Ｔｉ）膜
１０８と、Ｔｉ膜１０８上に堆積されたＴｉＳｉＮ膜１
２３と、ＴｉＳｉＮ膜１２３上にに堆積されたＣｕ膜１
１１、Ｃｕ膜１１１上に堆積されたＣｕ膜１１２とを含
んでいる。
が堆積されており、Ｓｉ3Ｎ4膜１０４上にはＳｉＯ2膜
５が堆積されている。ＳｉＯ2膜１０３、Ｓｉ3Ｎ4膜１
０４およびＳｉＯ2膜１０５によって層間絶縁膜が形成
されている。この層間絶縁膜には、下部配線層１０２に
達するスルーホール１０６と、スルーホール１０６に連
結する配線溝１０７とが形成されており、配線溝１０７
内にはスルーホール１０６を介して下部配線層１０２に
電気的に接触する上部配線層１１３が設けられている。
上部配線層１１３は、スルーホール１０６および配線溝
１０７の内側面および底面を覆うようチタン（Ｔｉ）膜
１０８と、Ｔｉ膜１０８上に堆積されたＴｉＳｉＮ膜１
２３と、ＴｉＳｉＮ膜１２３上にに堆積されたＣｕ膜１
１１、Ｃｕ膜１１１上に堆積されたＣｕ膜１１２とを含
んでいる。
【００８９】ＴｉＳｉＮ膜１２３は、スルーホール１０
６および配線溝１０７の内側壁上に形成された垂直部分
（半導体基板１０１に実質的に垂直な面上に形成された
部分）１２３ａと、スルーホール１０６および配線溝１
０７の底面上に形成された水平部分（半導体基板１０１
に実質的に平行な面上に形成され部分）１２３ｂとに、
必要に応じて区別する。
６および配線溝１０７の内側壁上に形成された垂直部分
（半導体基板１０１に実質的に垂直な面上に形成された
部分）１２３ａと、スルーホール１０６および配線溝１
０７の底面上に形成された水平部分（半導体基板１０１
に実質的に平行な面上に形成され部分）１２３ｂとに、
必要に応じて区別する。
【００９０】本実施形態の構成が、第１の実施形態の構
成と異なるのは、図１９に示すように、Ｔｉ膜１０８と
ＴｉＳｉＮ膜１２３の間にＴｉＮ膜が介在していないと
いう点にある。すでに述べたように、ＴｉＳｉＮ膜はＴ
ｉＮ膜よりもＣｕ原子の拡散を防止する能力が高いの
で、本実施形態のような構成とすることにより、スルー
ホール１０６の間および上部配線層１１３の間のリーク
電流を第１の実施形態の場合よりもさらに低減すること
が可能になる。なお、本実施形態の場合のように、Ｔｉ
膜１０８とＴｉＳｉＮ膜１２３の間にＴｉＮ膜が介在し
ない場合においても、第１の実施形態で述べたように、
ＴｉＳｉＮ膜１２３ａに含まれるＳｉの濃度は、５原子
％以上に設定するのが望ましい。また、ＴｉＳｉＮ膜１
２３ａの厚さは、１ｎｍ以上かつ５０ｎｍ以下に設定す
るのが望ましい。また、ＴｉＳｉＮ膜１２３ｂの厚さ
は、ＴｉＳｉＮ膜１２３ａの厚さよりも小さく設定する
のが望ましい。
成と異なるのは、図１９に示すように、Ｔｉ膜１０８と
ＴｉＳｉＮ膜１２３の間にＴｉＮ膜が介在していないと
いう点にある。すでに述べたように、ＴｉＳｉＮ膜はＴ
ｉＮ膜よりもＣｕ原子の拡散を防止する能力が高いの
で、本実施形態のような構成とすることにより、スルー
ホール１０６の間および上部配線層１１３の間のリーク
電流を第１の実施形態の場合よりもさらに低減すること
が可能になる。なお、本実施形態の場合のように、Ｔｉ
膜１０８とＴｉＳｉＮ膜１２３の間にＴｉＮ膜が介在し
ない場合においても、第１の実施形態で述べたように、
ＴｉＳｉＮ膜１２３ａに含まれるＳｉの濃度は、５原子
％以上に設定するのが望ましい。また、ＴｉＳｉＮ膜１
２３ａの厚さは、１ｎｍ以上かつ５０ｎｍ以下に設定す
るのが望ましい。また、ＴｉＳｉＮ膜１２３ｂの厚さ
は、ＴｉＳｉＮ膜１２３ａの厚さよりも小さく設定する
のが望ましい。
【００９１】以下、図面を参照しながら、この半導体装
置の製造方法を説明する。
置の製造方法を説明する。
【００９２】まず、図１５に示すように、半導体基板１
０１の表面に下部配線層１０２を形成する。次に、図１
６に示すように、ＳｉＯ2膜（膜厚：約１００〜２００
０ｎｍ）１０３、Ｓｉ3Ｎ4膜（膜厚：約５〜５０ｎｍ）
１０４、ＳｉＯ2膜（膜厚：約１００〜１０００ｎｍ）
１０５を順に堆積した後に、リソグラフィー法およびド
ライエッチング法を２回ずつ交互に適用することによっ
て、ＳｉＯ2膜１０３およびＳｉ3Ｎ4膜１０４の内部に
スルーホール１０６を、ＳｉＯ2膜１０５の内部に配線
溝１０７を形成する。次に、図１７に示すように、ドラ
イエッチング法によりスルーホール１０６の底部の清浄
化を行なった後に、物理的気相成長法によりＴｉ膜（膜
厚：約０．５〜１０ｎｍ）１０８を、続いて化学的気相
成長法によりＴｉＳｉＮ膜（膜厚：約１〜５０ｎｍ）１
２３を堆積する。
０１の表面に下部配線層１０２を形成する。次に、図１
６に示すように、ＳｉＯ2膜（膜厚：約１００〜２００
０ｎｍ）１０３、Ｓｉ3Ｎ4膜（膜厚：約５〜５０ｎｍ）
１０４、ＳｉＯ2膜（膜厚：約１００〜１０００ｎｍ）
１０５を順に堆積した後に、リソグラフィー法およびド
ライエッチング法を２回ずつ交互に適用することによっ
て、ＳｉＯ2膜１０３およびＳｉ3Ｎ4膜１０４の内部に
スルーホール１０６を、ＳｉＯ2膜１０５の内部に配線
溝１０７を形成する。次に、図１７に示すように、ドラ
イエッチング法によりスルーホール１０６の底部の清浄
化を行なった後に、物理的気相成長法によりＴｉ膜（膜
厚：約０．５〜１０ｎｍ）１０８を、続いて化学的気相
成長法によりＴｉＳｉＮ膜（膜厚：約１〜５０ｎｍ）１
２３を堆積する。
【００９３】化学的気相成長法によるＴｉＳｉＮ膜１２
３の堆積方法は以下のようにして行なう。Ｔｉ膜１０８
の堆積が済んだ半導体基板１０１を、真空チャンバ内で
３５０℃に加熱する。半導体基板１０１が定常温度に到
達したら、真空チャンバの内部にＨｅで希釈したＴＤＭ
ＡＴおよびＳｉＨ4を同時に導入する。このとき、ＴＤ
ＭＡＴの分圧は６Ｐａ、ＳｉＨ４の分圧は１Ｐａとなる
ように、ＴＤＭＡＴおよびＳｉＨ4の導入量を調節す
る。導入されたＴＤＭＡＴはＴｉ膜１０８の表面でＳｉ
Ｈ4と反応し、ＴｉＳｉＮ膜１２３が堆積される。本実
施形態では、堆積するＴｉＳｉＮ膜１２３の厚さを２０
ｎｍとしている。
３の堆積方法は以下のようにして行なう。Ｔｉ膜１０８
の堆積が済んだ半導体基板１０１を、真空チャンバ内で
３５０℃に加熱する。半導体基板１０１が定常温度に到
達したら、真空チャンバの内部にＨｅで希釈したＴＤＭ
ＡＴおよびＳｉＨ4を同時に導入する。このとき、ＴＤ
ＭＡＴの分圧は６Ｐａ、ＳｉＨ４の分圧は１Ｐａとなる
ように、ＴＤＭＡＴおよびＳｉＨ4の導入量を調節す
る。導入されたＴＤＭＡＴはＴｉ膜１０８の表面でＳｉ
Ｈ4と反応し、ＴｉＳｉＮ膜１２３が堆積される。本実
施形態では、堆積するＴｉＳｉＮ膜１２３の厚さを２０
ｎｍとしている。
【００９４】次に、図１８に示すように、ＴｉＳｉＮ膜
１２３の表面を、Ｎ2プラズマに暴露する。この際、半
導体基板１０１に平行な平面上に堆積されたＴｉＳｉＮ
膜１２３ｂは、陽イオンの衝撃を効果的に受けるため
に、その密度が向上する。一方、半導体基板１０１に垂
直な平面上に堆積されたＴｉＳｉＮ膜１２３ａは、陽イ
オンの衝撃をほとんど受けないために、その密度が変化
しない。Ｎ2プラズマへの暴露がＴｉＳｉＮ膜１２３ａ
およびＴｉＳｉＮ膜１２３ｂに与える影響については、
後に詳しく説明する。
１２３の表面を、Ｎ2プラズマに暴露する。この際、半
導体基板１０１に平行な平面上に堆積されたＴｉＳｉＮ
膜１２３ｂは、陽イオンの衝撃を効果的に受けるため
に、その密度が向上する。一方、半導体基板１０１に垂
直な平面上に堆積されたＴｉＳｉＮ膜１２３ａは、陽イ
オンの衝撃をほとんど受けないために、その密度が変化
しない。Ｎ2プラズマへの暴露がＴｉＳｉＮ膜１２３ａ
およびＴｉＳｉＮ膜１２３ｂに与える影響については、
後に詳しく説明する。
【００９５】次に、図１９に示すように、ＴｉＳｉＮ膜
１２３の表面に物理的気相成長法によりＣｕ膜（膜厚：
約５〜２００ｎｍ）１１１を堆積する。ただし、Ｃｕ膜
１１１の堆積は半導体基板１０１の中央部のみとする。
Ｃｕ膜１１１を堆積した後に、Ｃｕ膜１１１およびＴｉ
ＳｉＮ膜１２３ｂの表面をＨ2ＳＯ4で洗浄してから、電
解メッキ法によりＣｕ膜（膜厚：約１００〜１０００ｎ
ｍ）１１２を堆積する。この際、ＴｉＳｉＮ膜１２３ｂ
の表面ではＣｕ膜は成長しない。最後に、ＳｉＯ2膜１
０５上のＴｉ膜１０８、ＴｉＮ膜１０９、ＴｉＳｉＮ膜
１２３、Ｃｕ膜１１１およびＣｕ膜１１２を化学機械的
研磨法により除去することにより、図２０のような半導
体装置が実現される。
１２３の表面に物理的気相成長法によりＣｕ膜（膜厚：
約５〜２００ｎｍ）１１１を堆積する。ただし、Ｃｕ膜
１１１の堆積は半導体基板１０１の中央部のみとする。
Ｃｕ膜１１１を堆積した後に、Ｃｕ膜１１１およびＴｉ
ＳｉＮ膜１２３ｂの表面をＨ2ＳＯ4で洗浄してから、電
解メッキ法によりＣｕ膜（膜厚：約１００〜１０００ｎ
ｍ）１１２を堆積する。この際、ＴｉＳｉＮ膜１２３ｂ
の表面ではＣｕ膜は成長しない。最後に、ＳｉＯ2膜１
０５上のＴｉ膜１０８、ＴｉＮ膜１０９、ＴｉＳｉＮ膜
１２３、Ｃｕ膜１１１およびＣｕ膜１１２を化学機械的
研磨法により除去することにより、図２０のような半導
体装置が実現される。
【００９６】ここで、Ｎ2プラズマに暴露した後のＴｉ
ＳｉＮ膜１２３ａおよびＴｉＳｉＮ膜１２３ｂの厚さを
透過電子顕微鏡（ＴＥＭ）で測定した結果を図２１に示
す。図２１から明らかなように、ＴｉＳｉＮ膜１２３ｂ
の厚さは、ＴｉＳｉＮ膜１２３ａの厚さよりも小さくな
っている。これは、ＴｉＳｉＮ膜１２３ｂがＮ2プラズ
マへの暴露により陽イオンの衝撃を受けるために、その
密度が向上するためである。
ＳｉＮ膜１２３ａおよびＴｉＳｉＮ膜１２３ｂの厚さを
透過電子顕微鏡（ＴＥＭ）で測定した結果を図２１に示
す。図２１から明らかなように、ＴｉＳｉＮ膜１２３ｂ
の厚さは、ＴｉＳｉＮ膜１２３ａの厚さよりも小さくな
っている。これは、ＴｉＳｉＮ膜１２３ｂがＮ2プラズ
マへの暴露により陽イオンの衝撃を受けるために、その
密度が向上するためである。
【００９７】次に、ＴｉＳｉＮ膜１２３ａおよびＴｉＳ
ｉＮ膜１２３ｂの組成および化学構造をＸＰＳにより分
析した結果を図２２（ａ）および（ｂ）から図２３
（ａ）および（ｂ）に示す。図２２（ａ）および（ｂ）
は、それぞれ、ＴｉＳｉＮ膜１２３ａおよびＴｉＳｉＮ
膜１２３ｂに含まれるＴｉ原子のＸＰＳスペクトル（Ｔ
ｉ２ｐ）を測定したものである。図２３（ａ）および
（ｂ）は、それぞれ、ＴｉＳｉＮ膜１２３ａおよびＴｉ
ＳｉＮ膜１２３ｂに含まれるＳｉ原子のＸＰＳスペクト
ル（Ｓｉ２ｐ）を測定したものである。図２３（ａ）お
よび（ｂ）から明らかなように、ＴｉＳｉＮ膜１２３ａ
およびＴｉＳｉＮ膜１２３ｂに含まれるＳｉはＳｉ−Ｎ
という結合形態をとっている。このため、ＴｉＳｉＮ膜
１２３ａはＣｕ原子の拡散を有効に防止することができ
る。また、ＴｉＳｉＮ膜１２３ｂの表面では、Ｓｉ−Ｎ
結合が支配的となっているため、ＴｉＳｉＮ膜１２３ｂ
の表面ではＣｕ膜の異常成長が発生しない。
ｉＮ膜１２３ｂの組成および化学構造をＸＰＳにより分
析した結果を図２２（ａ）および（ｂ）から図２３
（ａ）および（ｂ）に示す。図２２（ａ）および（ｂ）
は、それぞれ、ＴｉＳｉＮ膜１２３ａおよびＴｉＳｉＮ
膜１２３ｂに含まれるＴｉ原子のＸＰＳスペクトル（Ｔ
ｉ２ｐ）を測定したものである。図２３（ａ）および
（ｂ）は、それぞれ、ＴｉＳｉＮ膜１２３ａおよびＴｉ
ＳｉＮ膜１２３ｂに含まれるＳｉ原子のＸＰＳスペクト
ル（Ｓｉ２ｐ）を測定したものである。図２３（ａ）お
よび（ｂ）から明らかなように、ＴｉＳｉＮ膜１２３ａ
およびＴｉＳｉＮ膜１２３ｂに含まれるＳｉはＳｉ−Ｎ
という結合形態をとっている。このため、ＴｉＳｉＮ膜
１２３ａはＣｕ原子の拡散を有効に防止することができ
る。また、ＴｉＳｉＮ膜１２３ｂの表面では、Ｓｉ−Ｎ
結合が支配的となっているため、ＴｉＳｉＮ膜１２３ｂ
の表面ではＣｕ膜の異常成長が発生しない。
【００９８】図２４はＴｉＳｉＮ膜１２３ａおよびＴｉ
ＳｉＮ膜１２３ｂに含まれるＳｉ原子の濃度を表面から
の深さの関数として表示したものである。図２４から明
らかなように、ＴｉＳｉＮ膜１２３ａ、ＴｉＳｉＮ膜１
２３ｂともに表面および内部に多量のＳｉを含んでい
る。ＴｉＳｉＮ膜１２３ａに含まれるＳｉの濃度は、第
１の実施形態におけるＴｉＳｉＮ膜１２３ａに含まれて
いるＳｉの濃度よりも大きい。このため、本実施形態の
ような方法で半導体装置を製造すると、スルーホール１
０６の間および上部配線層１１３の間のリーク電流を、
第１の実施形態の場合よりもさらに低減することが可能
となる。
ＳｉＮ膜１２３ｂに含まれるＳｉ原子の濃度を表面から
の深さの関数として表示したものである。図２４から明
らかなように、ＴｉＳｉＮ膜１２３ａ、ＴｉＳｉＮ膜１
２３ｂともに表面および内部に多量のＳｉを含んでい
る。ＴｉＳｉＮ膜１２３ａに含まれるＳｉの濃度は、第
１の実施形態におけるＴｉＳｉＮ膜１２３ａに含まれて
いるＳｉの濃度よりも大きい。このため、本実施形態の
ような方法で半導体装置を製造すると、スルーホール１
０６の間および上部配線層１１３の間のリーク電流を、
第１の実施形態の場合よりもさらに低減することが可能
となる。
【００９９】ここで、ＴｉＳｉＮ膜１２３を堆積する際
の半導体基板１０１の温度の設定方法について説明す
る。半導体基板１０１の温度が２５０℃より低くなる
と、ＴＤＭＡＴとＳｉＨ4が反応する速度が低下するた
めに、ＴｉＳｉＮ膜１２３の堆積に要する時間が著しく
長くなる。一方、半導体基板１０１の温度が４５０℃よ
り高くなると、ＴＤＭＡＴの熱分解反応がいわゆる供給
律速状態に移行するために、ＴｉＮ膜１０９の段差被覆
性が低下する。以上の理由から、ＴｉＳｉＮ膜１２３を
堆積する際の半導体基板１０１の温度は、２５０℃以上
かつ４５０℃以下に設定するのが望ましい。
の半導体基板１０１の温度の設定方法について説明す
る。半導体基板１０１の温度が２５０℃より低くなる
と、ＴＤＭＡＴとＳｉＨ4が反応する速度が低下するた
めに、ＴｉＳｉＮ膜１２３の堆積に要する時間が著しく
長くなる。一方、半導体基板１０１の温度が４５０℃よ
り高くなると、ＴＤＭＡＴの熱分解反応がいわゆる供給
律速状態に移行するために、ＴｉＮ膜１０９の段差被覆
性が低下する。以上の理由から、ＴｉＳｉＮ膜１２３を
堆積する際の半導体基板１０１の温度は、２５０℃以上
かつ４５０℃以下に設定するのが望ましい。
【０１００】次に、ＴｉＳｉＮ膜１２３を形成する際の
ＴＤＭＡＴおよびＳｉＨ4の分圧の設定方法について説
明する。ＴＤＭＡＴの分圧が３Ｐａより、また、ＳｉＨ
４の分圧が０．５Ｐａより低くなると、ＴＤＭＡＴおよ
びＳｉＨ4からＴｉＳｉＮ膜１２３が形成される反応の
速度が低下するために、ＴｉＳｉＮ膜１２３の形成に要
する時間が著しく長くなる。以上の理由から、ＴｉＳｉ
Ｎ膜１２３を形成する際のＴＤＭＡＴの分圧は３Ｐａ以
上、ＳｉＨ4の分圧は０．５Ｐａ以上に設定するのが望
ましい。
ＴＤＭＡＴおよびＳｉＨ4の分圧の設定方法について説
明する。ＴＤＭＡＴの分圧が３Ｐａより、また、ＳｉＨ
４の分圧が０．５Ｐａより低くなると、ＴＤＭＡＴおよ
びＳｉＨ4からＴｉＳｉＮ膜１２３が形成される反応の
速度が低下するために、ＴｉＳｉＮ膜１２３の形成に要
する時間が著しく長くなる。以上の理由から、ＴｉＳｉ
Ｎ膜１２３を形成する際のＴＤＭＡＴの分圧は３Ｐａ以
上、ＳｉＨ4の分圧は０．５Ｐａ以上に設定するのが望
ましい。
【０１０１】次に、ＴｉＳｉＮ膜１２３を堆積する際の
ＴｉＳｉＮ膜１２３の厚さの設定方法について説明す
る。ＴｉＳｉＮ膜１２３の厚さが１ｎｍ以下になると、
Ｎ2プラズマに暴露した後のＴｉＳｉＮ膜１２３ａの厚
さが不十分となり、Ｃｕ原子の拡散を防止する性能が低
下するので、スルーホール１０６の間および上部配線層
１１３の間のリーク電流が増大する。一方、ＴｉＳｉＮ
膜１２３の厚さが５０ｎｍ以上になると、上部配線層１
１３の断面積をＣｕ膜１１１およびＣｕ膜１１２の断面
積が占める割合が低下するために、上部配線層１１３の
配線抵抗が増大し、半導体装置の動作速度を低下させ
る。以上の理由から、ＴｉＳｉＮ膜１２３を堆積する際
のＴｉＳｉＮ膜１２３の厚さは、１ｎｍ以上かつ５０ｎ
ｍ以下に設定するのが望ましい。
ＴｉＳｉＮ膜１２３の厚さの設定方法について説明す
る。ＴｉＳｉＮ膜１２３の厚さが１ｎｍ以下になると、
Ｎ2プラズマに暴露した後のＴｉＳｉＮ膜１２３ａの厚
さが不十分となり、Ｃｕ原子の拡散を防止する性能が低
下するので、スルーホール１０６の間および上部配線層
１１３の間のリーク電流が増大する。一方、ＴｉＳｉＮ
膜１２３の厚さが５０ｎｍ以上になると、上部配線層１
１３の断面積をＣｕ膜１１１およびＣｕ膜１１２の断面
積が占める割合が低下するために、上部配線層１１３の
配線抵抗が増大し、半導体装置の動作速度を低下させ
る。以上の理由から、ＴｉＳｉＮ膜１２３を堆積する際
のＴｉＳｉＮ膜１２３の厚さは、１ｎｍ以上かつ５０ｎ
ｍ以下に設定するのが望ましい。
【０１０２】本実施形態における半導体装置の製造は、
図１４で示した半導体装置の製造装置を以下のように動
作させることによって行なうことができる。まず、真空
チャンバ１１４の内部を大気開放し、Ｔｉ膜１０８の堆
積が済んだ半導体基板１０１をサセプタ１１５の上に設
置した後に、排気口１１７を通じて真空チャンバ１１４
の内部を排気する。排気が完了したら、加熱機構１１６
を作動させ、サセプタ１１５を通じて半導体基板１０１
を加熱する。半導体基板１０１の温度の定常温度が３５
０℃になるように、加熱機構１１６の出力を調節する。
半導体基板１０１の温度が定常温度に到達したら、ＴＤ
ＭＡＴ導入口１１８からＨｅで希釈したＴＤＭＡＴを、
ＳｉＨ４導入口１２０からＳｉＨ4を導入する。これに
よりＴｉ膜１０８の表面でＴＤＭＡＴがＳｉＨ4と反応
し、ＴｉＳｉＮ膜１２３が堆積される。所定の時間が経
過したら、ＴＤＭＡＴおよびＳｉＨ4の導入を停止し、
代わってＮ２導入口１１９からＮ2を真空チャンバ１１
４の内部に導入する。真空チャンバ１１４の内部でＮ2
の分圧が安定したら、高周波電源１２２からサセプタ１
１５および上部電極１２１に電力を供給し、真空チャン
バ１１４の内部でＮ２プラズマを発生させる。これによ
り、半導体基板１０１に平行な平面上に堆積されたＴｉ
ＳｉＮ膜１２３ａは、陽イオンの衝撃を受け、その密度
が向上する。所定の時間が経過したら、高周波電源１２
２を停止させ、Ｎ2導入口１１９からのＮ2の導入を停止
する。最後に、加熱機構１１６の動作を停止させ、真空
チャンバ１１４を大気開放した後に、半導体基板１０１
を排出する。
図１４で示した半導体装置の製造装置を以下のように動
作させることによって行なうことができる。まず、真空
チャンバ１１４の内部を大気開放し、Ｔｉ膜１０８の堆
積が済んだ半導体基板１０１をサセプタ１１５の上に設
置した後に、排気口１１７を通じて真空チャンバ１１４
の内部を排気する。排気が完了したら、加熱機構１１６
を作動させ、サセプタ１１５を通じて半導体基板１０１
を加熱する。半導体基板１０１の温度の定常温度が３５
０℃になるように、加熱機構１１６の出力を調節する。
半導体基板１０１の温度が定常温度に到達したら、ＴＤ
ＭＡＴ導入口１１８からＨｅで希釈したＴＤＭＡＴを、
ＳｉＨ４導入口１２０からＳｉＨ4を導入する。これに
よりＴｉ膜１０８の表面でＴＤＭＡＴがＳｉＨ4と反応
し、ＴｉＳｉＮ膜１２３が堆積される。所定の時間が経
過したら、ＴＤＭＡＴおよびＳｉＨ4の導入を停止し、
代わってＮ２導入口１１９からＮ2を真空チャンバ１１
４の内部に導入する。真空チャンバ１１４の内部でＮ2
の分圧が安定したら、高周波電源１２２からサセプタ１
１５および上部電極１２１に電力を供給し、真空チャン
バ１１４の内部でＮ２プラズマを発生させる。これによ
り、半導体基板１０１に平行な平面上に堆積されたＴｉ
ＳｉＮ膜１２３ａは、陽イオンの衝撃を受け、その密度
が向上する。所定の時間が経過したら、高周波電源１２
２を停止させ、Ｎ2導入口１１９からのＮ2の導入を停止
する。最後に、加熱機構１１６の動作を停止させ、真空
チャンバ１１４を大気開放した後に、半導体基板１０１
を排出する。
【０１０３】（実施形態３） 図３１から図３７を参照しながら、本発明による半導体
装置の第３の実施形態を説明する。図３１から図３７で
は、図１から図７に示した構成と同一の構成要素には同
一の符号を付け、その構成要素の詳細な説明を省略す
る。
装置の第３の実施形態を説明する。図３１から図３７で
は、図１から図７に示した構成と同一の構成要素には同
一の符号を付け、その構成要素の詳細な説明を省略す
る。
【０１０４】本半導体装置は、図３７に示されるよう
に、不図示のトランジスタなどの集積回路素子が形成さ
れた半導体基板１０１と、半導体基板１０１の表面に形
成された下部配線層１０２と、下部配線層１０２を覆う
ように半導体基板１０１上に堆積されたＳｉＯ2膜１０
３とを備えている。
に、不図示のトランジスタなどの集積回路素子が形成さ
れた半導体基板１０１と、半導体基板１０１の表面に形
成された下部配線層１０２と、下部配線層１０２を覆う
ように半導体基板１０１上に堆積されたＳｉＯ2膜１０
３とを備えている。
【０１０５】ＳｉＯ2膜１０３上にはＳｉ3Ｎ4膜１０４
が堆積されており、Ｓｉ3Ｎ4膜１０４上にはＳｉＯ2膜
１０５が堆積されている。ＳｉＯ2膜１０３、Ｓｉ3Ｎ4
膜１０４およびＳｉＯ2膜１０５によって層間絶縁膜が
形成されている。この層間絶縁膜には、下部配線層１０
２に達するスルーホール１０６と、スルーホール１０６
に連結する配線溝１０７とが形成されており、配線溝１
０７内にはスルーホール１０６を介して下部配線層１０
２に電気的に接触する上部配線層１１３が設けられてい
る。
が堆積されており、Ｓｉ3Ｎ4膜１０４上にはＳｉＯ2膜
１０５が堆積されている。ＳｉＯ2膜１０３、Ｓｉ3Ｎ4
膜１０４およびＳｉＯ2膜１０５によって層間絶縁膜が
形成されている。この層間絶縁膜には、下部配線層１０
２に達するスルーホール１０６と、スルーホール１０６
に連結する配線溝１０７とが形成されており、配線溝１
０７内にはスルーホール１０６を介して下部配線層１０
２に電気的に接触する上部配線層１１３が設けられてい
る。
【０１０６】上部配線層１１３は、スルーホール１０６
および配線溝１０７の内側面および底面を覆うようチタ
ン（Ｔｉ）膜１０８と、Ｔｉ膜１０８上に堆積されたＴ
ｉＮ膜１０９と、ＴｉＮ膜１０９上に堆積されたＴｉＳ
ｉＮ膜１１０と、ＴｉＳｉＮ膜１１０上に形成された堆
積されたＣｕ膜１１１、Ｃｕ膜１１１上に堆積されたＣ
ｕ膜１１２とを含んでおり、ＴｉＳｉＮ膜１１０とＣｕ
膜１１１との界面には、ケイ化銅（Ｃｕ3Ｓｉ）膜１２
５が形成されている。
および配線溝１０７の内側面および底面を覆うようチタ
ン（Ｔｉ）膜１０８と、Ｔｉ膜１０８上に堆積されたＴ
ｉＮ膜１０９と、ＴｉＮ膜１０９上に堆積されたＴｉＳ
ｉＮ膜１１０と、ＴｉＳｉＮ膜１１０上に形成された堆
積されたＣｕ膜１１１、Ｃｕ膜１１１上に堆積されたＣ
ｕ膜１１２とを含んでおり、ＴｉＳｉＮ膜１１０とＣｕ
膜１１１との界面には、ケイ化銅（Ｃｕ3Ｓｉ）膜１２
５が形成されている。
【０１０７】ＴｉＮ膜１０９は、スルーホール１０６お
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。同様に、ＴｉＳｉＮ膜１１０は、
スルーホール１０６および配線溝１０７の内側壁上に形
成された垂直部分（半導体基板１０１に実質的に垂直な
面上に形成された部分）１１０ａと、スルーホール１０
６および配線溝１０７の底面上に形成された水平部分
（半導体基板１０１に実質的に平行な面上に形成され部
分）１１０ｂとに、必要に応じて区別する。
よび配線溝１０７の内側壁上に形成された垂直部分（半
導体基板１０１に実質的に垂直な面上に形成された部
分）１０９ａと、スルーホール１０６および配線溝１０
７の底面上に形成された水平部分（半導体基板１０１に
実質的に平行な面上に形成され部分）１０９ｂとに、必
要に応じて区別する。同様に、ＴｉＳｉＮ膜１１０は、
スルーホール１０６および配線溝１０７の内側壁上に形
成された垂直部分（半導体基板１０１に実質的に垂直な
面上に形成された部分）１１０ａと、スルーホール１０
６および配線溝１０７の底面上に形成された水平部分
（半導体基板１０１に実質的に平行な面上に形成され部
分）１１０ｂとに、必要に応じて区別する。
【０１０８】以上の構成を採用することによって、従来
に比較して、スルーホール１０６の間、および上部配線
層１１３の間のリーク電流を低減することができ、ま
た、スルーホール１０６および上部配線層１１３のエレ
クトロマイグレーション耐性を改善することができる。
これは、ＴｉＳｉＮ膜１１０とＣｕ膜１１１との界面に
設けたＣｕ3Ｓｉ膜１２５によって、ＴｉＳｉＮ膜１１
０とＣｕ膜１１１との間の密着性が向上し、Ｃｕ原子の
移動が生じにくくなるためである。
に比較して、スルーホール１０６の間、および上部配線
層１１３の間のリーク電流を低減することができ、ま
た、スルーホール１０６および上部配線層１１３のエレ
クトロマイグレーション耐性を改善することができる。
これは、ＴｉＳｉＮ膜１１０とＣｕ膜１１１との界面に
設けたＣｕ3Ｓｉ膜１２５によって、ＴｉＳｉＮ膜１１
０とＣｕ膜１１１との間の密着性が向上し、Ｃｕ原子の
移動が生じにくくなるためである。
【０１０９】以下、図面を参照しながら、この半導体装
置の製造方法を説明する。
置の製造方法を説明する。
【０１１０】まず、図３１に示すように、半導体基板１
０１の表面に下部配線層１０２を形成する。次に、図３
２に示すように、ＳｉＯ2膜（膜厚：約１００〜２００
０ｎｍ）１０３、Ｓｉ3Ｎ4膜（膜厚：約５〜５０ｎｍ）
１０４、ＳｉＯ2膜（膜厚：約１００〜１０００ｎｍ）
１０５を順に堆積した後に、リソグラフィー法およびド
ライエッチング法を２回ずつ交互に適用することによっ
て、ＳｉＯ2膜１０３およびＳｉ3Ｎ4膜１０４の内部に
スルーホール１０６を、ＳｉＯ2膜１０５の内部に配線
溝１０７を形成する。次に、図３３に示すように、ドラ
イエッチング法によりスルーホール１０６の底部の清浄
化を行なった後に、物理的気相成長法によりＴｉ膜（膜
厚：約０．５〜１０ｎｍ）１０８を、続いて化学的気相
成長法によりＴｉＮ膜１０９を堆積する。その後、Ｔｉ
Ｎ膜１０９の表面を、Ｎ2プラズマに暴露する。この
際、半導体基板１０１に平行な平面上に堆積されたＴｉ
Ｎ膜１０９ｂは、陽イオンの衝撃を効果的に受けるため
に、その密度が向上する。一方、半導体基板１０１に垂
直な平面上に堆積されたＴｉＮ膜１０９ａは、陽イオン
の衝撃をほとんど受けないために、その密度が変化しな
い。
０１の表面に下部配線層１０２を形成する。次に、図３
２に示すように、ＳｉＯ2膜（膜厚：約１００〜２００
０ｎｍ）１０３、Ｓｉ3Ｎ4膜（膜厚：約５〜５０ｎｍ）
１０４、ＳｉＯ2膜（膜厚：約１００〜１０００ｎｍ）
１０５を順に堆積した後に、リソグラフィー法およびド
ライエッチング法を２回ずつ交互に適用することによっ
て、ＳｉＯ2膜１０３およびＳｉ3Ｎ4膜１０４の内部に
スルーホール１０６を、ＳｉＯ2膜１０５の内部に配線
溝１０７を形成する。次に、図３３に示すように、ドラ
イエッチング法によりスルーホール１０６の底部の清浄
化を行なった後に、物理的気相成長法によりＴｉ膜（膜
厚：約０．５〜１０ｎｍ）１０８を、続いて化学的気相
成長法によりＴｉＮ膜１０９を堆積する。その後、Ｔｉ
Ｎ膜１０９の表面を、Ｎ2プラズマに暴露する。この
際、半導体基板１０１に平行な平面上に堆積されたＴｉ
Ｎ膜１０９ｂは、陽イオンの衝撃を効果的に受けるため
に、その密度が向上する。一方、半導体基板１０１に垂
直な平面上に堆積されたＴｉＮ膜１０９ａは、陽イオン
の衝撃をほとんど受けないために、その密度が変化しな
い。
【０１１１】次に、図３５に示すように、ＴｉＮ膜１０
９の表面をＳｉＨ4に暴露する。この際、半導体基板の
温度を３００℃以上に加熱し、ＴｉＮ膜１０９の表面を
ＳｉＨ4に暴露する時間を１５秒以上にすると、ＴｉＮ
膜１０９ａの表面にはＴｉＳｉＮ膜１１０ａが形成さ
れ、ＴｉＮ膜１０９ｂの表面にはＴｉＳｉＮ膜１１０ｂ
が形成される。また、そのとき、ＴｉＳｉＮ膜１１０の
表面にはＳｉ膜（厚さ：１〜１０ｎｍ）１２４が成長す
る。
９の表面をＳｉＨ4に暴露する。この際、半導体基板の
温度を３００℃以上に加熱し、ＴｉＮ膜１０９の表面を
ＳｉＨ4に暴露する時間を１５秒以上にすると、ＴｉＮ
膜１０９ａの表面にはＴｉＳｉＮ膜１１０ａが形成さ
れ、ＴｉＮ膜１０９ｂの表面にはＴｉＳｉＮ膜１１０ｂ
が形成される。また、そのとき、ＴｉＳｉＮ膜１１０の
表面にはＳｉ膜（厚さ：１〜１０ｎｍ）１２４が成長す
る。
【０１１２】次に、Ｓｉ膜１２４の表面に物理的気相成
長法によってＣｕ膜（膜厚：約５〜２００ｎｍ）１１１
を堆積する。ただし、Ｃｕ膜１１１の堆積は半導体基板
１０１の中央部のみとする。Ｓｉ膜１２４とＣｕ膜１１
１とは直ちに反応し、図３６に示すように、Ｃｕ３Ｓｉ
膜１２５が形成される。次に、Ｃｕ膜１１１およびＳｉ
膜１２４の表面をＨ2ＳＯ4で洗浄してから、電解メッキ
法によりＣｕ膜（膜厚：約１００〜１０００ｎｍ）１１
２を堆積する。この際、Ｓｉ膜１２４の表面のうち露出
領域の上にはＣｕ膜は成長しない。これは、大気中での
搬送によってＳｉ膜１２４の露出表面に絶縁性の高いＳ
ｉＯ2膜が形成され、その部分ではＣｕイオンの還元反
応が起こらないためである。
長法によってＣｕ膜（膜厚：約５〜２００ｎｍ）１１１
を堆積する。ただし、Ｃｕ膜１１１の堆積は半導体基板
１０１の中央部のみとする。Ｓｉ膜１２４とＣｕ膜１１
１とは直ちに反応し、図３６に示すように、Ｃｕ３Ｓｉ
膜１２５が形成される。次に、Ｃｕ膜１１１およびＳｉ
膜１２４の表面をＨ2ＳＯ4で洗浄してから、電解メッキ
法によりＣｕ膜（膜厚：約１００〜１０００ｎｍ）１１
２を堆積する。この際、Ｓｉ膜１２４の表面のうち露出
領域の上にはＣｕ膜は成長しない。これは、大気中での
搬送によってＳｉ膜１２４の露出表面に絶縁性の高いＳ
ｉＯ2膜が形成され、その部分ではＣｕイオンの還元反
応が起こらないためである。
【０１１３】最後に、ＳｉＯ2膜１０５上に位置するＴ
ｉ膜１０８、ＴｉＮ膜１０９、ＴｉＳｉＮ膜１１０、Ｃ
ｕ3Ｓｉ膜１２５、Ｃｕ膜１１１およびＣｕ膜１１２を
化学機械的研磨法により除去することにより、図３７に
示す半導体装置が作製される。
ｉ膜１０８、ＴｉＮ膜１０９、ＴｉＳｉＮ膜１１０、Ｃ
ｕ3Ｓｉ膜１２５、Ｃｕ膜１１１およびＣｕ膜１１２を
化学機械的研磨法により除去することにより、図３７に
示す半導体装置が作製される。
【０１１４】ここで、Ｓｉ膜１２４とＣｕ膜１１１の堆
積は、真空中で連続して行うことが好ましい。これは、
Ｃｕ膜１１１を堆積する前にＳｉ膜１２４を大気に暴露
すると、Ｓｉ膜１２４の表面にＳｉＯ2膜形成されるた
め、Ｓｉ膜１２４とＣｕ膜１１１との反応が阻害されて
しまうからである。このような連続膜堆積は、図３８に
示す半導体装置の製造装置を用いて実現できる。図３８
の装置は、例えば図１４に示すような構成を持つ化学的
気相成膜室１２６と、成膜室１２６に接続された銅堆積
室１２７を備え、成膜室１２６と銅堆積室１２７との間
が減圧搬送室１２８で連結されている。
積は、真空中で連続して行うことが好ましい。これは、
Ｃｕ膜１１１を堆積する前にＳｉ膜１２４を大気に暴露
すると、Ｓｉ膜１２４の表面にＳｉＯ2膜形成されるた
め、Ｓｉ膜１２４とＣｕ膜１１１との反応が阻害されて
しまうからである。このような連続膜堆積は、図３８に
示す半導体装置の製造装置を用いて実現できる。図３８
の装置は、例えば図１４に示すような構成を持つ化学的
気相成膜室１２６と、成膜室１２６に接続された銅堆積
室１２７を備え、成膜室１２６と銅堆積室１２７との間
が減圧搬送室１２８で連結されている。
【０１１５】以上、本発明を３つの実施形態について説
明したきたが、本発明はこれらの実施形態に限定される
ものではない。例えば、上述の実施形態では、スルーホ
ール１０６および配線溝１０７を連続して形成した後
に、これらの内部をＣｕ膜１１２などの金属材料で埋め
込む「デュアルダマシン法」を適用しているが、スルー
ホール１０６あるいは配線溝１０７のいずれか一方を形
成した後にこれらの内部をＣｕ膜１１２などの金属材料
で埋め込む「シングルダマシン法」を代わりに適用する
ことができる。また、上述の実施形態では、配線層の間
を絶縁する材料としてＳｉＯ2およびＳｉ3Ｎ4を使用し
ているが、これらの代わりに他の材料を用いることも可
能である。そのような材料の例としては、フッ素（Ｆ）
などの不純物を含むＳｉＯ2や絶縁性を有する有機化合
物が挙げられる。また、上述の実施形態では、ＳｉＯ2
膜１０５の表面およびスルーホール１０６の内部にＴｉ
膜１０８を堆積しているが、下部配線層１０２を形成す
る導電性材料の種類によってはＴｉ膜１０８の堆積が不
要となる。ただし、スルーホール１０６や配線溝１０７
に埋め込む金属材料が銅の場合には、Ｔｉ膜１０８を堆
積する方が好ましい。これは、Ｔｉ膜１０８によって埋
め込んだ銅の結晶配向性が向上し、エレクトロマイグレ
ーション耐性が向上するためである。この場合、Ｔｉ膜
１０８の堆積とＴｉＮ膜１０９の堆積あるいはＴｉＳｉ
Ｎ膜１２３の堆積は真空中で連続的に行うのが好まし
い。これは、例えば図３９の製造装置を用いて実現でき
る。図３９の装置は、前述の成膜室１２６に接続された
チタン堆積室１２９を備え、成膜室１２６とチタン堆積
室１２９との間が減圧搬送室１２８で連結されている。
なお、図示されてはいないが、成膜室１２６が銅堆積室
１２７およびチタン堆積室１２９の両方と減圧搬送室１
２８に連結される構成を採用してもよい。
明したきたが、本発明はこれらの実施形態に限定される
ものではない。例えば、上述の実施形態では、スルーホ
ール１０６および配線溝１０７を連続して形成した後
に、これらの内部をＣｕ膜１１２などの金属材料で埋め
込む「デュアルダマシン法」を適用しているが、スルー
ホール１０６あるいは配線溝１０７のいずれか一方を形
成した後にこれらの内部をＣｕ膜１１２などの金属材料
で埋め込む「シングルダマシン法」を代わりに適用する
ことができる。また、上述の実施形態では、配線層の間
を絶縁する材料としてＳｉＯ2およびＳｉ3Ｎ4を使用し
ているが、これらの代わりに他の材料を用いることも可
能である。そのような材料の例としては、フッ素（Ｆ）
などの不純物を含むＳｉＯ2や絶縁性を有する有機化合
物が挙げられる。また、上述の実施形態では、ＳｉＯ2
膜１０５の表面およびスルーホール１０６の内部にＴｉ
膜１０８を堆積しているが、下部配線層１０２を形成す
る導電性材料の種類によってはＴｉ膜１０８の堆積が不
要となる。ただし、スルーホール１０６や配線溝１０７
に埋め込む金属材料が銅の場合には、Ｔｉ膜１０８を堆
積する方が好ましい。これは、Ｔｉ膜１０８によって埋
め込んだ銅の結晶配向性が向上し、エレクトロマイグレ
ーション耐性が向上するためである。この場合、Ｔｉ膜
１０８の堆積とＴｉＮ膜１０９の堆積あるいはＴｉＳｉ
Ｎ膜１２３の堆積は真空中で連続的に行うのが好まし
い。これは、例えば図３９の製造装置を用いて実現でき
る。図３９の装置は、前述の成膜室１２６に接続された
チタン堆積室１２９を備え、成膜室１２６とチタン堆積
室１２９との間が減圧搬送室１２８で連結されている。
なお、図示されてはいないが、成膜室１２６が銅堆積室
１２７およびチタン堆積室１２９の両方と減圧搬送室１
２８に連結される構成を採用してもよい。
【０１１６】また、上述の実施形態では、ＴｉＮ膜１０
９およびＴｉＳｉＮ膜１２３の原材料としてＴＤＭＡＴ
を使用しているが、チタンを含む有機化合物であれば代
わりに使用することができる。そのような化合物の例と
しては、テトラキスジエチルチタン（ＴＤＥＡＴ）やテ
トラキスエチルメチルチタン（ＴＥＭＡＴ）が挙げられ
る。また、上述の実施形態では、ＴｉＮ膜１０９および
ＴｉＳｉＮ膜１２３をＮ2中で発生させたプラズマに暴
露しているが、窒素化合物であれば代わりに使用するこ
とができる。そのような気体の例としては、アンモニア
（ＮＨ3）やヒドラジン（Ｎ2Ｈ4）が挙げられる。
９およびＴｉＳｉＮ膜１２３の原材料としてＴＤＭＡＴ
を使用しているが、チタンを含む有機化合物であれば代
わりに使用することができる。そのような化合物の例と
しては、テトラキスジエチルチタン（ＴＤＥＡＴ）やテ
トラキスエチルメチルチタン（ＴＥＭＡＴ）が挙げられ
る。また、上述の実施形態では、ＴｉＮ膜１０９および
ＴｉＳｉＮ膜１２３をＮ2中で発生させたプラズマに暴
露しているが、窒素化合物であれば代わりに使用するこ
とができる。そのような気体の例としては、アンモニア
（ＮＨ3）やヒドラジン（Ｎ2Ｈ4）が挙げられる。
【０１１７】また、上述の実施形態では、ＴｉＳｉＮ膜
１１０の形成およびＴｉＳｉＮ膜１２３の堆積にＳｉＨ
4を使用しているが、シリコン化合物であれば代わりに
使用することができる。そのような化合物の例として
は、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）が
挙げられる。また、上述の実施形態では、Ｃｕ膜１１１
の堆積に物理的気相成長法を使用しているが、例えば化
学的気相成長法によりＣｕ膜１１１の堆積を行なうこと
もできる。また、上述の実施形態では、Ｃｕ膜１１２の
堆積に電解メッキ法を使用しているが、スルーホール１
０６および配線溝１０７を埋め込むことができる堆積方
法であれば代わりに使用することができる。そのような
堆積方法の例としては、無電解メッキ法が挙げられる。
１１０の形成およびＴｉＳｉＮ膜１２３の堆積にＳｉＨ
4を使用しているが、シリコン化合物であれば代わりに
使用することができる。そのような化合物の例として
は、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）が
挙げられる。また、上述の実施形態では、Ｃｕ膜１１１
の堆積に物理的気相成長法を使用しているが、例えば化
学的気相成長法によりＣｕ膜１１１の堆積を行なうこと
もできる。また、上述の実施形態では、Ｃｕ膜１１２の
堆積に電解メッキ法を使用しているが、スルーホール１
０６および配線溝１０７を埋め込むことができる堆積方
法であれば代わりに使用することができる。そのような
堆積方法の例としては、無電解メッキ法が挙げられる。
【０１１８】また、薄膜に対してイオン衝撃を与える方
法として、上記実施形態では薄膜へのプラズマ照射を行
ったが、他の方法、例えばイオン注入法を用いても良
い。
法として、上記実施形態では薄膜へのプラズマ照射を行
ったが、他の方法、例えばイオン注入法を用いても良
い。
【０１１９】
【発明の効果】本発明によれば、スルーホールの側壁お
よび配線層の側壁はシリコン含有窒化チタン層によって
被覆されている。シリコン含有窒化チタン層は、窒化チ
タンと比較して銅原子の拡散を防止する能力が高いの
で、以上のような構成とすることにより、絶縁膜に含ま
れる銅原子の濃度を低くすることができる。従って、従
来の技術と比較して、スルーホールの間および上部配線
層の間のリーク電流を低くすることができる。
よび配線層の側壁はシリコン含有窒化チタン層によって
被覆されている。シリコン含有窒化チタン層は、窒化チ
タンと比較して銅原子の拡散を防止する能力が高いの
で、以上のような構成とすることにより、絶縁膜に含ま
れる銅原子の濃度を低くすることができる。従って、従
来の技術と比較して、スルーホールの間および上部配線
層の間のリーク電流を低くすることができる。
【図１】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図２】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図３】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図４】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図５】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図６】本発明による半導体装置の製造方法の第１の実
施形態を説明するための工程断面図である。
施形態を説明するための工程断面図である。
【図７】本発明による半導体装置の第１の実施形態の断
面図である。
面図である。
【図８】本発明の第１の実施形態において、半導体基板
に垂直な平面上に形成されたシリコン含有窒化チタン層
に含まれるシリコンの濃度を、表面からの深さの関数と
して示すグラフである。
に垂直な平面上に形成されたシリコン含有窒化チタン層
に含まれるシリコンの濃度を、表面からの深さの関数と
して示すグラフである。
【図９】（ａ）および（ｂ）は、本発明の第１の実施形
態において、半導体基板に垂直な平面上に形成されたシ
リコン含有窒化チタン層の表面および内部を、Ｘ線光電
子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示している。
態において、半導体基板に垂直な平面上に形成されたシ
リコン含有窒化チタン層の表面および内部を、Ｘ線光電
子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示している。
【図１０】（ａ）および（ｂ）は、本発明の第１の実施
形態において、半導体基板に垂直な平面上に形成された
シリコン含有窒化チタン層の表面および内部を、Ｘ線光
電子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示している。
形態において、半導体基板に垂直な平面上に形成された
シリコン含有窒化チタン層の表面および内部を、Ｘ線光
電子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示している。
【図１１】本発明の第１の実施形態において、半導体基
板に平行な平面上に形成されたシリコン含有窒化チタン
層に含まれるシリコンの濃度を表面からの深さの関数と
して示すグラフである。
板に平行な平面上に形成されたシリコン含有窒化チタン
層に含まれるシリコンの濃度を表面からの深さの関数と
して示すグラフである。
【図１２】（ａ）および（ｂ）は、本発明の第１の実施
形態において、半導体基板に平行な平面上に形成された
シリコン含有窒化チタン層の表面および内部を、Ｘ線光
電子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示している。
形態において、半導体基板に平行な平面上に形成された
シリコン含有窒化チタン層の表面および内部を、Ｘ線光
電子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＴｉ原子ＸＰＳ
スペクトル（Ｔｉ２ｐ）を示している。
【図１３】（ａ）および（ｂ）は、本発明の第１の実施
形態において、半導体基板に平行な平面上に形成された
シリコン含有窒化チタン層の表面および内部を、Ｘ線光
電子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示している。
形態において、半導体基板に平行な平面上に形成された
シリコン含有窒化チタン層の表面および内部を、Ｘ線光
電子分光法により分析した結果を示すグラフである。
（ａ）は、ＳｉＨ4暴露を受けることによって形成され
たシリコン含有窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示し、（ｂ）はＳｉＨ4暴露
を受けていない窒化チタン層に含まれるＳｉ原子ＸＰＳ
スペクトル（Ｓｉ２ｐ）を示している。
【図１４】本発明による半導体装置の製造装置の実施形
態の断面図である。
態の断面図である。
【図１５】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１６】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１７】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１８】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図１９】本発明による半導体装置の製造方法の第２の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図２０】本発明による半導体装置の第２の実施形態を
説明するための断面図である。
説明するための断面図である。
【図２１】本発明の第２の実施形態において、半導体基
板に垂直な平面上に堆積されたシリコン含有窒化チタン
層と、半導体基板に平行な平面上に堆積されたシリコン
含有窒化チタン層の厚さを、比較して示すグラフであ
る。
板に垂直な平面上に堆積されたシリコン含有窒化チタン
層と、半導体基板に平行な平面上に堆積されたシリコン
含有窒化チタン層の厚さを、比較して示すグラフであ
る。
【図２２】（ａ）および（ｂ）は、本発明の第２の実施
形態において、半導体基板に垂直な平面上に形成された
シリコン含有窒化チタン層の表面および内部と、半導体
基板に平行な平面上に形成されたシリコン含有窒化チタ
ン層の表面および内部を、Ｘ線光電子分光法により測定
されたＴｉ原子のＸＰＳスペクトル（Ｔｉ２ｐ）を示す
グラフである。
形態において、半導体基板に垂直な平面上に形成された
シリコン含有窒化チタン層の表面および内部と、半導体
基板に平行な平面上に形成されたシリコン含有窒化チタ
ン層の表面および内部を、Ｘ線光電子分光法により測定
されたＴｉ原子のＸＰＳスペクトル（Ｔｉ２ｐ）を示す
グラフである。
【図２３】（ａ）および（ｂ）は、それぞれ、本発明の
第２の実施形態において、半導体基板に垂直な平面上に
形成されたシリコン含有窒化チタン層の表面および内部
と、半導体基板に平行な平面上に形成されたシリコン含
有窒化チタン層の表面および内部を、Ｘ線光電子分光法
により測定されたＳｉ原子のＸＰＳスペクトル（Ｓｉ２
ｐ）を示すグラフである。
第２の実施形態において、半導体基板に垂直な平面上に
形成されたシリコン含有窒化チタン層の表面および内部
と、半導体基板に平行な平面上に形成されたシリコン含
有窒化チタン層の表面および内部を、Ｘ線光電子分光法
により測定されたＳｉ原子のＸＰＳスペクトル（Ｓｉ２
ｐ）を示すグラフである。
【図２４】本発明の第２の実施形態において、半導体基
板に平行な平面上に形成されたシリコン含有窒化チタン
層に含まれるシリコンの濃度と、半導体基板に垂直な平
面上に形成されたシリコン含有窒化チタン層に含まれる
シリコンの濃度を、表面からの深さの関数として示すグ
ラフである。
板に平行な平面上に形成されたシリコン含有窒化チタン
層に含まれるシリコンの濃度と、半導体基板に垂直な平
面上に形成されたシリコン含有窒化チタン層に含まれる
シリコンの濃度を、表面からの深さの関数として示すグ
ラフである。
【図２５】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２６】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２７】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２８】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２９】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図３０】従来の半導体装置を示す断面図である。
【図３１】本発明による半導体装置の製造方法の第３の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図３２】本発明による半導体装置の製造方法の第３の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図３３】本発明による半導体装置の製造方法の第３の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図３４】本発明による半導体装置の製造方法の第３の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図３５】本発明による半導体装置の製造方法の第３の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図３６】本発明による半導体装置の製造方法の第３の
実施形態を説明するための工程断面図である。
実施形態を説明するための工程断面図である。
【図３７】本発明による半導体装置の第２の実施形態を
説明するための断面図である。
説明するための断面図である。
【図３８】本発明による半導体装置の製造方法に使用す
る装置の構成図である。
る装置の構成図である。
【図３９】本発明による半導体装置の製造方法に使用す
る装置の構成図である。
る装置の構成図である。
１ 半導体基板 ２ 下部配線層 ３ 二酸化ケイ素膜 ４ 四窒化三ケイ素膜 ５ 二酸化ケイ素膜 ６ スルーホール ７ 配線溝 ８ チタン層 ９ 窒化チタン層 １０ 銅膜 １１ 銅膜 １２ 銅膜 １３ 上部配線層 １０１ 半導体基板 １０２ 下部配線層 １０３ 二酸化ケイ素膜 １０４ 四窒化三ケイ素膜 １０５ 二酸化ケイ素膜 １０６ スルーホール １０７ 配線溝 １０８ チタン層 １０９ 窒化チタン層 １０９ａ 窒化チタン層 １０９ｂ 窒化チタン層 １１０ シリコン含有窒化チタン層 １１０ａ シリコン含有窒化チタン層 １１０ｂ シリコン含有窒化チタン層 １１１ 銅膜 １１２ 銅膜 １１３ 上部配線層 １１４ 真空チャンバ １１５ サセプタ １１６ 加熱機構 １１７ 排気口 １１８ テトラキスジメチルチタン導入口 １１９ 窒素導入口 １２０ シラン導入口 １２１ 上部電極 １２２ 高周波電源 １２３ シリコン含有窒化チタン層 １２３ａ シリコン含有窒化チタン層 １２３ｂ シリコン含有窒化チタン層 １２４ シリコン層 １２５ 珪化銅層 １２６ 化学的気相成長室 １２７ 銅堆積室 １２８ 搬送室 １２９ チタン堆積室
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−139092（ＪＰ，Ａ) 特開 平８−279511（ＪＰ，Ａ) 特開 平３−132022（ＪＰ，Ａ) 特開 平８−222568（ＪＰ，Ａ) 特開 平10−189491（ＪＰ，Ａ) 特開 平９−260306（ＪＰ，Ａ) 特開 平８−246152（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (26)
- 【請求項１】 基板上に第１導電体膜を形成する工程
と、 前記第１導電体膜を覆うように絶縁膜を前記基板上に堆
積する工程と、 前記絶縁膜に、底部の一部が前記第１導電体膜と接続す
る凹部を形成する工程と、 前記凹部の内部に第２導電体膜を形成する工程と、 を包含する半導体装置の製造方法であって、 前記第２導電体膜を形成する工程は、 前記凹部の内側壁および底面を覆うように窒化チタン膜
を化学的気相成長法によって堆積する工程と、前記窒化チタン膜の表面をプラズマに暴露して、前記凹
部の底面上に形成された 前記窒化チタン膜の表面に対し
て垂直方向のイオンを照射することにより、前記凹部の
底面上に形成された前記窒化チタン膜を緻密化する工程
と、 前記窒化チタン膜の表面をシリコン化合物に暴露するこ
とによってシリコン含有窒化チタン膜を形成する工程
と、 前記シリコン含有窒化チタン膜上に金属膜を堆積する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記凹部の底面上に形成された前記窒化
チタン膜を緻密化する工程は、前記プラズマに含まれる
陽イオンを前記基板に向かって垂直方向に加速して、前
記陽イオンを前記窒化チタン膜の表面に照射することに
よって、前記凹部の底面上に形成された前記窒化チタン
膜を前記陽イオンの衝撃により緻密化する工程を含むこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記窒化チタン膜を堆積する工程と、前
記凹部の底面上に形成された前記窒化チタン膜を緻密化
する工程と、前記窒化チタン膜の表面をシリコン化合物
に暴露する工程とを、同一の真空チャンバ内で連続して
実施することを特徴とする請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項４】 前記金属膜は第１の金属膜と第２の金属
膜とからなり、 前記金属膜を堆積する工程は、 気相成長法によって前記シリコン含有窒化チタン膜の上
に前記第１の金属膜を堆積する工程と、 前記第１の金属膜上にメッキ法によって前記第２の金属
膜を堆積する工程と、を包含することを特徴とする請求
項１〜３のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項５】 前記第１の金属膜および前記第２の金属
膜は銅よりなることを特徴とする請求項４に記載の半導
体装置の製造方法。 - 【請求項６】 基板上に第１導電体膜を形成する工程
と、 前記第１導電体膜を覆うように絶縁膜を前記基板上に堆
積する工程と、 前記絶縁膜に、底部の一部が前記第１導電体膜と接続す
る凹部を形成する工程と、 前記凹部の内部に第２導電体膜を形成する工程と、 を包含する半導体装置の製造方法であって、 前記第２導電体膜を形成する工程は、 前記凹部の内側壁および底面を覆うように窒化チタン膜
を化学的気相成長法によって堆積する工程と、前記窒化チタン膜の表面をプラズマに暴露して、前記凹
部の底面上に形成された 前記窒化チタン膜の表面に対し
て垂直方向のイオンを照射することにより、前記凹部の
底面上に形成された前記窒化チタン膜を緻密化する工程
と、 前記窒化チタン膜の表面をシリコン化合物に暴露するこ
とによって、前記窒化チタン膜の表面にシリコン含有窒
化チタン膜を形成すると共に、前記シリコン含有窒化チ
タン膜の表面にシリコン膜を形成する工程と、 前記シリコン膜上に金属膜を堆積する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項７】 前記凹部の底面上に形成された前記窒化
チタン膜を緻密化する工程は、前記プラズマに含まれる
陽イオンを前記基板に向かって垂直方向に加速して、前
記陽イオンを前記窒化チタン膜の表面に照射することに
よって、前記凹部の底面上に形成された前記窒化チタン
膜を前記陽イオンの衝撃により緻密化する工程を含むこ
とを特徴とする請求項６に記載の半導体装置の製造方
法。 - 【請求項８】 前記窒化チタン膜を堆積する工程と、前
記凹部の底面上に形成 された前記窒化チタン膜を緻密化
する工程と、前記窒化チタン膜の表面をシリコン化合物
に暴露する工程とを、同一の真空チャンバ内で連続して
実施することを特徴とする請求項６または７に記載の半
導体装置の製造方法。 - 【請求項９】 前記金属膜は第１の金属膜と第２の金属
膜とからなり、 前記金属膜を堆積する工程は、気相成長法によって前記
シリコン膜上に前記第１の金属膜を堆積する工程と、前
記第１の金属膜上にメッキ法によって前記第２の金属膜
を堆積する工程とを包含し、 前記窒化チタン膜の表面をシリコン化合物に暴露する工
程と、前記シリコン膜上に前記第１の金属膜を堆積する
工程とを、真空中で連続して実施することを特徴とする
請求項６〜８のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項１０】 前記第１の金属膜および前記第２の金
属膜は銅よりなることを特徴とする請求項９に記載の半
導体装置の製造方法。 - 【請求項１１】 前記シリコン含有窒化チタン膜のうち
前記凹部の底面上に形成された部分の厚さが、前記シリ
コン含有窒化チタン膜のうち前記凹部の内側壁上に形成
された部分の厚さよりも薄いことを特徴とする請求項１
〜１０のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１２】 前記シリコン含有窒化チタン膜のうち
前記凹部の底面上に形成された部分の抵抗が、前記シリ
コン含有窒化チタン膜のうち前記凹部の内側壁上に形成
された部分の抵抗よりも低いことを特徴とする請求項１
〜１０のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１３】 前記シリコン含有窒化チタン膜に含ま
れるシリコンの濃度は５原子％以上であることを特徴と
する請求項１〜１０のいずれか１項に記載の半導体装置
の製造方法。 - 【請求項１４】 前記シリコン含有窒化チタン膜のうち
前記凹部の底面上に形成された部分に含まれるシリコン
の濃度が、前記シリコン含有窒化チタン膜のうち前記凹
部の内側壁上に形成された部分に含まれるシリコンの濃
度よりも低いことを特徴とする請求項１〜１０のいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項１５】 基板上に第１導電体膜を形成する工程
と、 前記第１導電体膜を覆うように絶縁膜を前記基板上に堆
積する工程と、 前記絶縁膜に、底部の一部が前記第１導電体膜と接続す
る凹部を形成する工程と、 前記凹部の内部に第２導電体膜を形成する工程と、 を包含する半導体装置の製造方法であって、 前記第２導電体膜を形成する工程は、 前記凹部の内側壁および底面を覆うようにシリコン含有
窒化チタン膜を化学的気相成長法によって堆積する工程
と、前記シリコン含有窒化チタン膜の表面をプラズマに暴露
して、前記凹部の底面上に形成された 前記シリコン含有
窒化チタン膜の表面に対して垂直方向のイオンを照射す
ることにより、前記凹部の底面上に形成された前記シリ
コン含有窒化チタン膜を緻密化する工程と、 前記シリコン含有窒化チタン膜の表面に金属膜を堆積す
る工程とを含み、 前記シリコン含有窒化チタン膜のうち前記凹部の底面上
に形成された部分の厚さが、前記シリコン含有窒化チタ
ン膜のうち前記凹部の内側壁上に形成された部分の厚さ
よりも薄い ことを特徴とする半導体装置の製造方法。 - 【請求項１６】 前記凹部の底面上に形成された前記シ
リコン含有窒化チタン膜を緻密化する工程は、前記プラ
ズマに含まれる陽イオンを前記基板に向かって垂直方向
に加速して、前記陽イオンを前記シリコン含有窒化チタ
ン膜の表面に照射することによって、前記凹部の底面上
に形成された前記シリコン含有窒化チタン膜を前記陽イ
オンの衝撃により緻密化する工程を含むことを特徴とす
る請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 前記シリコン含有窒化チタン膜を堆積
する工程と、前記凹部の底面上に形成された前記シリコ
ン含有窒化チタン膜を緻密化する工程とを、同一の真空
チャンバ内で連続して実施することを特徴とする請求項
１５または１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記金属膜は第１の金属膜と第２の金
属膜とからなり、 前記金属膜を堆積する工程は、 気相成長法によって前記シリコン含有窒化チタン膜の上
に前記第１の金属膜を堆積する工程と、 前記第１の金属膜上にメッキ法によって前記第２の金属
膜を堆積する工程と、を包含することを特徴とする請求
項１５〜１７のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項１９】 前記第１の金属膜および前記第２の金
属膜は銅よりなることを特徴とする請求項１８に記載の
半導体装置の製造方法。 - 【請求項２０】 前記シリコン含有窒化チタン膜に含ま
れるシリコンの濃度は５原子％以上であることを特徴と
する請求項１５〜１９のいずれか１項に記載の半導体装
置の製造方法。 - 【請求項２１】 基板と、 前記基板に支持される第１導電体膜と、 前記第１導電体膜を覆うように前記基板上に形成された
絶縁膜と、 前記絶縁膜に形成されており、底部の一部が前記第１導
電体膜と接続する凹部と、 前記凹部内に形成された第２導電体膜と、 を備えた半導体装置であって、 前記第２導電体膜は、前記凹部の内側壁および底面を覆
うように形成されたシリコン含有窒化チタン膜と、前記
シリコン含有窒化チタン膜上に形成された金属膜とを有
し、 前記シリコン含有窒化チタン膜のうち前記凹部の底面上
に形成された部分に含まれるシリコンの濃度が、前記シ
リコン含有窒化チタン膜のうち前記凹部の内側壁上に形
成された部分に含まれるシリコンの濃度よりも低い こと
を特徴とする半導体装置。 - 【請求項２２】 前記第２導電体膜は、前記シリコン含
有窒化チタン膜の下に前記凹部の内側壁および底面を覆
うように形成された窒化チタン膜をさらに有し、 前記窒化チタン膜のうち前記凹部の底面上に形成された
部分が、前記窒化チタン膜のうち前記凹部の内側壁上に
形成された部分よりも緻密である ことを特徴とする請求
項２１に記載の半導体装置。 - 【請求項２３】 前記シリコン含有窒化チタン膜のうち
前記凹部の底面上に形成された部分の抵抗が、前記シリ
コン含有窒化チタン膜のうち前記凹部の内側壁上に形成
された部分の抵抗よりも低いことを特徴とする請求項２
１または２２に記載の半導体装置。 - 【請求項２４】 前記第２導電体膜は、前記シリコン含
有窒化チタン膜と前記金属膜との間に形成されたケイ化
金属膜をさらに有することを特徴とする請求項２１〜２
３のいずれか１項に記載の半導体装置。 - 【請求項２５】 前記シリコン含有窒化チタン膜に含ま
れるシリコンの濃度は５原子％以上であることを特徴と
する請求項２１〜２４のいずれか１項に記載の半導体装
置。 - 【請求項２６】 前記金属膜は銅よりなることを特徴と
する請求項２１〜２５のいずれか１項に記載の半導体装
置。
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-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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