KR100527588B1 - 다층 배선 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 title description 2
- 239000002184 metal Substances 0.000 title description 2
- 238000004140 cleaning Methods 0.000 claims abstract description 9
- 239000011800 void material Substances 0.000 claims abstract description 8
- 150000001875 compounds Chemical class 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 150000001412 amines Chemical class 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 2
- AVXURJPOCDRRFD-UHFFFAOYSA-N Hydroxylamine Chemical compound ON AVXURJPOCDRRFD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 abstract description 3
- 239000011148 porous material Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 31
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- CFBGXYDUODCMNS-UHFFFAOYSA-N cyclobutene Chemical compound C1CC=C1 CFBGXYDUODCMNS-UHFFFAOYSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 다층 배선 형성 방법에 관한 것으로, 특히 기존의 증착 공정과 습식 방식의 클리닝(Cleaning) 공정 등을 사용하여 비아(Via)홀 측면부위에 마이크로 보이드 갭(Micro void gap)을 형성하므로, 별도의 다공성 물질을 개발할 필요 없이 기계적 특성 등이 우수한 저유전상수 막을 형성하여 RC 딜레이(Delay)를 저하시키므로 소자의 특성을 향상시키는 특징이 있다.
Description
본 발명은 다층 배선 형성 방법에 관한 것으로, 특히 비아(Via)홀 측면부위에 마이크로 보이드 갭(Micro void gap)을 형성하여 소자의 특성을 향상시키는 다층 배선 형성 방법에 관한 것이다.
0.25㎛ 세대 이전까지 고성능 소자의 속도 증가는 주로 게이트 길이 감소에 의한 게이트 딜레이 타임(Delay time)을 줄이는 것에 의존하여 왔으나, 0.18㎛ 이후의 세대에서는 비이오엘(Back End Of Line: BEOL) 금속화에 의한 RC 딜레이가 소자 속도를 좌우하는 주된 요소가 되었다.
상기 RC 딜레이를 저하시키기 위해서는 저유전율을 가지고 있는 물질을 절연막으로 사용하는 공정이 최근 많이 연구되고 있다.
또한, 0.10㎛ 이하의 소자 개발에서 가장 이상적인 물질로 간주하는 것은 절연막 사이에 진공이나 공기 사용으로 보이드를 형성하여 매립하는 것이나, 상기 진공이나 공기 사용으로 보이드를 제조하는 것은 현실적으로 불가능하여 다공성 물질을 사용한 저유전상수 막을 개발하는 연구가 진행되고 있다.
종래 기술에 따른 다층 배선 형성 방법은 도 1a에서와 같이, 제 1 배선층(11)상에 층간 절연막(12)과 감광막(13)을 순차적으로 형성하고, 상기 감광막(13)을 비아홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.
도 1b에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(13)을 마스크로 상기 층간 절연막(12)을 선택 식각하여 비아홀(14)을 형성한다.
도 1c에서와 같이, 상기 감광막(13)을 제거하고, 상기 비아홀(14)을 포함한 층간 절연막(12) 상에 제 2 배선층(15)을 형성한다.
그러나 종래의 다층 배선 형성 방법은 다음과 같은 문제점이 있었다.
첫째, 저유전율 절연막을 사용하는 다마신(Damascene) 공정을 제안하고 있으나, 배선 금속이 알루미늄(Al)인 경우에는 시엠피(Chemical Mechanical Polishing: CMP) 공정 불안정성 등 기존 알아이이(Reactive Ion Etcher: RIE) 공정에 비해 큰 장점이 없어 RC 딜레이 증가를 해결하지 못한다.
둘째, 다공성 저유전상수 막은 기계적 강도, 식각 특성 및 매립 특성이 나쁘다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 기존의 증착 공정과 습식 방식의 클리닝 공정 등을 사용하여 비아홀 측면부위에 마이크로 보이드 갭을 형성하므로, 별도의 다공성 물질을 개발할 필요 없이 기계적 특성 등이 우수한 저유전상수 막을 형성하는 다층 배선 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다층 배선 형성 방법은 제 1 배선층 상에 산화막 계열의 제 1 절연막을 형성하는 단계와,전면에 상기 제 1 절연막보다 습식 식각 공정에 사용되는 화합물에 대한 용해도가 큰 제 2 절연막을 형성하되, 상기 제 2 절연막은 저유전 물질로 형성하는 단계와,상기 제 2 절연막 상에 다수개의 상기 제 1 절연막 계열의 절연막과 다수개의 제 2 절연막 계열의 절연막을 교번으로 형성하되, 최상층은 상기 제 1 절연막 계열의 절연막으로 형성하는 단계와,상기 다수개의 절연막들을 선택 식각하여 비아홀을 형성하는 단계와,상기 비아홀을 포함한 전면에 습식 방식의 클리닝 공정을 실시하되, 상기 용해도 차에 의해 상기 제 2 절연막 계열의 절연막에 언더-컷을 형성하는 단계와,상기 비아홀을 포함한 전면에 제 2 배선층을 형성하되, 상기 언더-컷 부위가 매립되지 않아 마이크로 보이드 갭을 발생시키는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 다층 배선 형성 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시 예에 따른 다층 배선 형성 방법은 도 2a에서와 같이, 제 1 배선층(31)상에 제 1 절연막(32)과 제 2 절연막(33)을 순차적으로 형성한다.
여기서, 상기 제 1 절연막(32)은 습식 식각 공정에 사용되는 화합물에 대한 용해도가 상기 제 2 절연막(33)보다 작다.
상기 산화막 계열의 제 1 절연막(32)은 티이오에스(Tetra Ethyl Ortho Silicate: TEOS) 또는 실리콘이 많이 함유된 산화막으로 형성하는 것이 바람직하다.
상기 제 2 절연막(33)을 50 ∼ 100Å두께로 형성하며, 상기 저유전 물질은 에스오지(Spin On Glass: SOG) 물질인 에이치에스큐(Hydrogen Silse Quiosxan: HSQ), 에프에스지(Fluoro Silicate Glass: FSG), 플레어(Flare), 실크(Silk) 또는 BCB(Bisbenzo Cyclo Butene)로 형성하는 것이 바람직하다.
도 2b에서와 같이, 상기 제 2 절연막(33)상에 제 3 절연막(34), 제 4 절연막(35), 제 5 절연막(36), 제 6 절연막(37), 제 7 절연막(38), 제 8 절연막(39), 제 9 절연막(40), 제 10 절연막(41) 및 제 11 절연막(42)을 순차적으로 형성한다.
여기서, 상기 제 3 절연막(34), 제 5 절연막(36), 제 7 절연막(38), 제 9 절연막(40) 및 제 11 절연막(42)은 습식 식각 공정에 사용되는 화합물에 대한 용해도가 상기 제 1 절연막(32)과 같다.
그리고, 상기 제 4 절연막(35), 제 6 절연막(37), 제 8 절연막(39) 및 제 10 절연막(41)은 습식 식각 공정에 사용되는 화합물에 대한 용해도가 상기 제 2 절연막(33)과 같다.
또한, 상기 다수의 절연막 중 첫 번째 절연막과 가장 윗 층에 형성되는 절연막을 상기 제 1 절연막(32)과 같이 습식 식각 공정에 사용되는 화합물에 대한 용해도가 작은 절연막을 형성하여 기계적 특성을 안정화시킨다.
도 2c에서와 같이, 상기 제 11 절연막(42) 상에 감광막(43)을 도포하고, 상기 감광막(43)을 비아홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(43)을 마스크로 상기 제 11 절연막(42), 제 10 절연막(41), 제 9 절연막(40), 제 8 절연막(39), 제 7 절연막(38), 제 6 절연막(37), 제 5 절연막(36), 제 4 절연막(35), 제 3 절연막(34), 제 2 절연막(33) 및 제 1 절연막(32)을 선택 식각하여 비아홀을 형성한다.
도 2d에서와 같이, 상기 감광막(43)을 제거하고, 상기 비아홀을 포함한 전면에 습식 방식의 클리닝(Cleaning) 공정을 실시한다.
여기서, 상기 습식 방식의 클리닝 공정은 등방성 식각 특성을 가지고 있어, 상기 클리닝 공정시 상기 비아홀 측면부위에 측면 식각이 진행된다.
이때, 상기 절연막들의 습식 식각 공정에 사용되는 화합물에 대한 용해도 차이에 의해 상기 용해도가 큰 제 2 절연막(33)에서의 측면 식각이 상기 제 1 절연막(32)보다 활발하게 진행되어 언더-컷(Under-cut) 부위(44a)가 발생된다.
여기서, 상기 습식 식각 공정은 하이드록시 아민(Hydroxy amine) 계열, 아민 계열 또는 불소(F) 계열 등의 화합물을 사용한다.
상기 제 2 절연막(33)과 같은 용해도를 갖는 제 4 절연막(35), 제 6 절연막(37), 제 8 절연막(39) 및 제 10 절연막(41)도 측면 식각이 활발하게 진행된다.
도 2e에서와 같이, 상기 비아홀을 포함한 제 11 절연막(42) 상에 제 2 배선층(45)을 형성한다.
이때, 상기 제 2 절연막(33), 제 4 절연막(35), 제 6 절연막(37), 제 8 절연막(39) 및 제 10 절연막(41)을 각각 50 ∼ 100Å의 두께로 형성하기 때문에 상기 제 2 배선층(45) 형성 공정시 상기 언더-컷 부위(44a)가 매립되지 않아 마이크로 보이드 갭(Micro void gap)(44)을 발생시킨다.
상기 제 2 배선층(45)을 텅스텐(W), 구리(Cu) 또는 알루미늄(Al) 등으로 형성한다.
본 발명의 다층 배선 형성 방법은 기존의 증착 공정과 습식 방식의 클리닝 공정 등을 사용하여 비아홀 측면부위에 마이크로 보이드 갭을 형성하므로, 별도의 다공성 물질을 개발할 필요 없이 기계적 특성 등이 우수한 저유전상수 막을 형성하여 RC 딜레이를 저하시키므로 소자의 특성을 향상시키는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 다층 배선 형성 방법을 나타내는 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 다층 배선 형성 방법을 나타내는 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 제 1 배선층 12 : 층간 절연막
32 : 제 1 절연막 33 : 제 2 절연막
34 : 제 3 절연막 35 : 제 4 절연막
36 : 제 5 절연막 37 : 제 6 절연막
38 : 제 7 절연막 39 : 제 8 절연막
40 : 제 9 절연막 41 : 제 10 절연막
42 : 제 11 절연막 13, 43 : 감광막
14 : 비아홀 44a : 언더-컷 부위
44 : 마이크로 보이드 갭 15, 45 : 제 2 배선층
Claims (4)
- 제 1 배선층 상에 산화막 계열의 제 1 절연막을 형성하는 단계;전면에 상기 제 1 절연막보다 습식 식각 공정에 사용되는 화합물에 대한 용해도가 큰 제 2 절연막을 형성하되, 상기 제 2 절연막은 저유전 물질로 형성하는 단계;상기 제 2 절연막 상에 다수개의 상기 제 1 절연막 계열의 절연막과 다수개의 제 2 절연막 계열의 절연막을 교번으로 형성하되, 최상층은 상기 제 1 절연막 계열의 절연막으로 형성하는 단계;상기 다수개의 절연막들을 선택 식각하여 비아홀을 형성하는 단계;상기 비아홀을 포함한 전면에 습식 방식의 클리닝 공정을 실시하되, 상기 용해도 차에 의해 상기 제 2 절연막 계열의 절연막에 언더-컷을 형성하는 단계;상기 비아홀을 포함한 전면에 제 2 배선층을 형성하되, 상기 언더-컷 부위가 매립되지 않아 마이크로 보이드 갭을 발생시키는 단계를 포함하여 이루어짐을 특징으로 하는 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 산화막 계열의 제 1 절연막은 TEOS 또는 실리콘이 함유된 산화막으로 형성함을 특징으로 하는 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 저유전 물질의 제 2 절연막은 50 ∼ 100Å두께의 HSQ, FSG, 플레어(Flare), 실크(Silk) 또는 BCB로 형성함을 특징으로 하는 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 클리닝 공정은 하이드록시 아민(Hydroxy amine) 계열, 아민 계열 또는 불소(F) 계열 등의 화합물을 사용함을 특징으로 하는 다층 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
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| KR20020048536A KR20020048536A (ko) | 2002-06-24 |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2000-12-18 KR KR10-2000-0077735A patent/KR100527588B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20020048536A (ko) | 2002-06-24 |
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