CN103295903B - 围栅结构的鳍式半导体器件的制造方法 - Google Patents
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Abstract
本发明实施例公开了一种围栅结构的鳍式半导体器件的制造方法，利用体衬底(Bulk？substrate)形成鳍后，通过多层掩膜及刻蚀仅暴露出鳍的下部的部分区域，通过该暴露的区域将鳍的下部刻蚀出穿孔来，并在穿孔下形成绝缘层，通过穿孔，从而进一步形成可以包围鳍的围栅结构，实现了体衬底上制造围栅结构的鳍式半导体器件，降低了成本。
Description
技术领域
本发明涉及半导体器件制造技术，更具体地说，涉及一种围栅结构的鳍式半导体器件的制造方法。
背景技术
随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了控制短沟道效应，对传统晶体管器件的某些方面采取了一些改进，例如，一方面，向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；另一方面，增强沟道的应力，但传统的SiGePMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变；再一方面，减薄栅极氧化物介质的厚度，但栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大。随着沟道尺寸的不断缩短，这些改进都不能解决愈发显著的短沟道效应。
目前，为了解决短沟道效应的问题，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。
对于围栅结构(GAA，Gate-All-Around)的Fin-FET器件，其栅极结构包围住鳍的表面，充分利用了鳍的各个表面作为沟道区，最大可能地增大了工作电流，提高器件的性能。
然而，目前的围栅结构的Fin-FET都是在SOI(SiliconOnInsulator)衬底上形成的，SOI衬底包括顶层硅、背衬底和他们之间的埋氧层，由于埋氧层的存在，在SOI衬底上制造围栅结构的Fin-FET较为容易，但不可避免的引入大的寄生参数，而且SOI衬底本身的造价较高，增加了制造成本。
发明内容
本发明实施例提供了一种围栅结构的鳍式半导体器件的制造方法，解决了在体衬底上制造该器件的问题，降低了制造成本。
为实现上述目的，本发明实施例提供了如下技术方案：
一种围栅结构的鳍式场半导体器件的制造方法，包括：
提供衬底，所述衬底为体衬底；
刻蚀所述衬底，在所述衬底中形成鳍；
在所述鳍两侧的衬底上以及鳍的上表面上形成第一掩膜层，在所述第一掩膜层上形成第二掩膜层，以及在所述鳍的侧壁形成第三掩膜层；
去除所述鳍的两侧衬底上的部分第二掩膜层，以暴露鳍底部的部分侧壁；
从暴露的鳍底部的部分侧壁进行刻蚀，在鳍的底部形成穿孔，以及去除所述第一掩膜层、第二掩膜层以及第三掩膜层；
在所述鳍两侧的衬底上及穿孔下的衬底上形成绝缘层，所述穿孔下的绝缘层的厚度小于穿孔的高度；
通过所述穿孔形成包围鳍的栅介质层，以及在栅介质层上形成栅电极。
可选地，在去除第一掩膜层、第二掩膜层和第三掩膜层之后、形成栅介质层之前，还包括步骤：在所述穿孔上的鳍中形成纳米线。
可选地，形成所述纳米线以及绝缘层的步骤包括：
填充所述穿孔以及覆盖所述鳍两侧的衬底以形成绝缘层；
在所述穿孔两端的鳍的上表面、侧壁以及两侧的绝缘层上形成第四掩膜层；
进行氧化工艺，将所述穿孔之上的鳍部分氧化，并去除穿孔之上的鳍的被氧化的部分，穿孔之上剩余的鳍为纳米线；
去除所述穿孔中的部分绝缘层，以使所述穿孔下的绝缘层的厚度小于穿孔的高度；
去除第四掩膜层；
形成栅介质层的步骤为：通过所述穿孔形成包围纳米线的栅介质层。
可选地，所述绝缘层为二氧化硅，所述第四掩膜层为氮化硅。
可选地，所述第二掩膜层相对于第一掩膜层和第三掩膜层具有选择刻蚀性。
可选地，所述第一掩膜层和第三掩膜层为二氧化硅，所述第二掩膜层为氮化硅。
可选地，形成第一掩膜层和第二掩膜层的步骤包括：
淀积氧化硅，并进行各向同性刻蚀，以在所述鳍两侧的衬底上以及鳍的上表面上形成氧化硅的第一掩膜层；
淀积氮化硅，并进行各向同性刻蚀，以在所述第一掩膜层上形成氮化硅的第二掩膜层。
可选地，在形成栅电极之后，还包括步骤：在所述栅电极两侧的鳍中形成源漏区。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例的围栅结构的鳍式半导体器件的制造方法，利用体衬底(Bulksubstrate)形成鳍后，通过多层掩膜及刻蚀仅暴露出鳍的下部的部分区域，通过该暴露的区域将鳍的下部刻蚀出穿孔来，并在穿孔下形成绝缘层，通过穿孔，从而进一步形成可以包围鳍的围栅结构(栅介质层和栅电极)，穿孔下的绝缘层实现了围栅结构同衬底的隔离，从而实现了体衬底上制造围栅结构的鳍式半导体器件，降低了制造成本。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为本发明的围栅结构的鳍式半导体器件的制造方法的流程图；
图2-图14为根据本发明实施例的围栅结构的鳍式半导体器件的各个制造过程的立体结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术所述的，传统的围栅结构的鳍式半导体器件制造工艺是利用SOI衬底进行的，而SOI衬底的成本高，增加了制造成本。
基于此，本发明提出了一种围栅结构的鳍式半导体器件的制造方法，利用体衬底(Bulksubstrate)形成鳍后，通过多层掩膜及刻蚀仅暴露出鳍的下部的部分区域，通过该暴露的区域将鳍的下部刻蚀出穿孔来，通过穿孔，从而进一步形成可以包围鳍的围栅结构(栅介质层和栅电极)。该围栅结构的鳍式半导体器件的制造方法，包括：
提供衬底，所述衬底为体衬底；
刻蚀所述衬底，在所述衬底中形成鳍；
在所述鳍两侧的衬底上以及鳍的上表面上形成第一掩膜层，在所述第一掩膜层上形成第二掩膜层，以及在所述鳍的侧壁形成第三掩膜层；
去除所述鳍的两侧衬底上的部分第二掩膜层，以暴露鳍底部的部分侧壁；
从暴露的鳍底部的部分侧壁进行刻蚀，在鳍的底部形成穿孔，以及去除所述第一掩膜层、第二掩膜层以及第三掩膜层；
在所述鳍两侧的衬底上及穿孔下的衬底上形成绝缘层，所述穿孔下的绝缘层的厚度小于穿孔的高度；
通过所述穿孔形成包围鳍的栅介质层，以及在栅介质层上形成栅电极。
上述方法还可以用于制造纳米线的围栅结构的FINFET，可以在形成穿孔及去除第一、第二和第三掩膜层后，将穿孔上的鳍去除掉一部分后，形成纳米线，进而形成包围该纳米线的栅介质层和栅电极。
以上为本发明的围栅结构的鳍式半导体器件的制造方法，提供了在体衬底上制造围栅结构的鳍式半导体器件的解决方案，降低了制造成本。
为了更好的理解本发明，以下将结合本发明的制造流程以及制造过程的结构示意图对本发明的实施例进行详细的描述。
如图1所示，图1为本发明的围栅结构的鳍式半导体器件的制造方法的流程图。
在步骤S01，提供衬底200，所述衬底为体衬底，如图2所示。
在本实施例中，所述衬底200可以包括位于晶体结构中的体硅衬底(例如晶片)。在其他实施例中，还可以包括其他元素半导体或化合物半导体，例如Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能。
在步骤S02，刻蚀所述衬底200，在所述衬底200中形成鳍202，参考图3所示。
在本实施例中，可以通过在衬底200上淀积硬掩膜(图未示出)，例如二氧化硅及其上氮化硅，而后图案化硬掩膜，而后可以利用刻蚀技术，例如RIE的方法，刻蚀掉一定厚度的衬底，从而在该体衬底200中形成鳍202。
在步骤S03，在所述鳍202两侧的衬底200上以及鳍202的上表面上依次形成第一掩膜层204和第二掩膜层206，以及在所述鳍202的侧壁形成第三掩膜层208，如图5所示。
在本发明中，所述第二掩膜层206相对于第一掩膜层204和第三掩膜层208具有选择刻蚀性，这样，在后续工艺中，可以通过图案化第二掩膜层206来暴露鳍的底部的部分侧壁，进而形成穿孔，而不损伤到鳍的其他部分。
在本实施例中，所述第一掩膜层204和第三掩膜层208可以为二氧化硅，所述第二掩膜层206可以为氮化硅，厚度可以大致为将要形成的穿孔的高度，具体地，可以通过以下步骤实现：
首先，可以采用例如PECVD、LTO等的方法淀积氧化硅，从而，在半导体衬底的表面及鳍的顶部形成较厚的氧化硅，而沿鳍的侧壁方向形成较薄的氧化硅，而后进行各向同性刻蚀，例如RIE的方法，去除鳍的侧壁上的氧化硅，从而在所述鳍两侧的衬底上以及鳍的上表面上形成氧化硅的第一掩膜层204，参考图4所示。
而后，同上述形成第一掩膜层的方法，可以淀积氮化硅，例如PECVD的方法，形成在半导体衬底的表面及鳍的顶部形成较厚而沿鳍的侧壁方向形成较薄的氮化硅，而后进行各向同性刻蚀，例如RIE的方法，从而在所述第一掩膜层上形成氮化硅的第二掩膜层206，参考图4所示。
而后，可以通过在上述器件上淀积二氧化硅后，采用干法刻蚀工艺对该二氧化硅进行反刻，从而在鳍202的侧壁形成第三掩膜层，以保护鳍的侧壁，参考图5所示。
在步骤S04，去除所述鳍202的两侧衬底200上的部分第二掩膜层206，以暴露鳍底部的部分侧壁210，参考图6所示。
可以仅暴露所述鳍202一侧底部的部分侧壁，也可以暴露所述鳍202两侧底部的部分侧壁，暴露出的两侧的侧壁可以是对称分布的。
在本实施例中，可以通过图案化所述第二掩膜层206，对称地去除鳍两侧的部分的第二掩膜层206，这样，鳍的底部与第二掩膜层相接的部分被暴露出来，两侧暴露出的侧壁210部分在鳍两侧是对称分布的，这样，在后续刻蚀工艺中，用以形成底部的穿孔。
在步骤S05，从暴露的鳍的侧壁210进行刻蚀，在鳍202的底部形成穿孔212，以及去除所述第一掩膜层204、第二掩膜层206以及第三掩膜层208，参考图7所示。
在本实施例中，可以采用湿法刻蚀，例如TMAH溶液，在所述第一掩膜层204、第二掩膜层206以及第三掩膜层208的掩蔽下，从暴露的鳍的侧壁210对鳍的底部进行刻蚀，形成穿孔212，而后进一步将所述第一掩膜层204、第二掩膜层206以及第三掩膜层208都去除，从而形成了桥式结构，如图7所示，所述穿孔两端的鳍为支撑，还可以进一步用于形成器件的源漏区，通过该穿孔212来形成围栅结构。
在步骤S06，在所述鳍两侧的衬底上及穿孔下的衬底上形成绝缘层214，所述穿孔212下的绝缘层214的厚度小于穿孔212的高度，参考图8所示。
在本实施例中，可以通过淀积厚度小于穿孔212高度的绝缘材料来形成该绝缘层214，例如SiO2。如图8所示，所述绝缘层212并未全部填满穿孔，后续工艺可以穿过穿孔形成围栅结构，并且所述绝缘层212将形成的围栅结构同下面的衬底隔离开。
在步骤S07，通过所述穿孔形成包围鳍的栅介质层，以及在栅介质层上形成栅电极212，如图9所示。
所述栅介质层可以为氧化硅、氮氧化硅或高k介质材料等，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等。
所述栅电极212可以为一层或多层结构，栅电极可以包括金属栅电极或多晶硅等，例如可以包括：Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或他们的组合。
在本实施例中，可以通过依次淀积高k介质材料和金属栅电极后，进行图案化来形成包围所述鳍的围栅结构，从而使鳍的各个表面都可以作为沟道，增大器件的工作电流。
至此，形成了本发明实施例的围栅结构的鳍式半导体器件，而后，可以根据需要，完成后续加工工艺，例如形成源漏区，在本发明中，可以在穿孔两端的鳍中，也就是围栅结构的两侧的鳍中，形成源漏区，以及可以进一步形成器件间的隔离结构和接触塞等等。
以上对本发明的实施例进行了详细的描述，在更优选的实施例中，在上述实施例形成桥式结构之后，即形成穿孔并去除第一、第二和第三掩膜层后，可以形成纳米线，而后在纳米线上形成围栅结构。
在该优选实施例中，在形成穿孔并去除第一、第二和第三掩膜层的步骤同上述实施例中S01-S05的步骤相同，在此不再赘述，之后的步骤可以包括以下具体步骤：
在步骤S051，填充所述穿孔212以及覆盖所述鳍202两侧的衬底200以形成绝缘层214，如图10所示。
在本实施例中，可以通过淀积TEOS来形成该绝缘层214。
在步骤S052，在所述穿孔212两端的鳍的上表面、侧壁以及两侧的绝缘层214上形成第四掩膜层216，如图11所示。
在本实施例中，可以通过淀积氮化硅，而后进行图案化，来形成该第四掩膜层216，所述第四掩膜层将通孔两端的鳍都掩盖住，仅暴露通孔之上的鳍的部分。
在步骤S053，进行氧化工艺，将所述穿孔之上的鳍部分氧化，并去除穿孔之上的鳍的被氧化的部分，穿孔之上剩余的鳍为纳米线，参考图12所示。
在本实施例中，具体地，首先，进行氧化工艺，由于通孔之上的鳍暴露出来，而其他部分被掩盖，只有通孔之上的鳍会被氧化，通过控制氧化工艺的条件，仅部分氧化该部分的鳍，而后，通过刻蚀工艺，例如湿法刻蚀，将该被氧化的部分去除，仅剩下未被氧化的鳍部分，穿孔之上剩余的鳍为纳米线，所述穿孔之上剩余的鳍的直径可以小于10nm。而后，去除第四掩膜层。
在步骤S61，去除所述穿孔212中的部分绝缘层214，以使所述穿孔212下的绝缘层214的厚度小于穿孔的高度，参考图12所示。
在本实施例中，可以仍以第四掩膜层为掩蔽，进一步刻蚀去除穿孔下的一定厚度的绝缘层214，使所述穿孔212下的绝缘层214的厚度小于穿孔的高度，使穿孔用于形成围栅的同时，下部还具有绝缘层。
更优地，在去除部分绝缘层后，还可以进行H2环境下的热退火，以修复纳米线的表面。
而后，去除第四掩膜层，如图12所示。
至此，形成了本实施例的纳米线以及纳米线之下的绝缘层。
而后，通过纳米线下的穿孔形成包围纳米线的栅介质层，以及栅介质层上的栅电极，从而形成围栅结构。此步骤同前述实施例的步骤S07，在此不在赘述。
而后，可以根据需要，完成后续加工工艺，例如形成源漏区，在本发明中，可以在穿孔两端的鳍中，也就是围栅结构的两侧的鳍中，形成源漏区，以及可以进一步形成器件间的隔离结构和接触塞等等。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种围栅结构的半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底为体衬底；
刻蚀所述衬底，在所述衬底中形成鳍；
在所述鳍两侧的衬底上以及鳍的上表面上形成第一掩膜层，在所述第一掩膜层上形成第二掩膜层，以及在所述鳍的侧壁形成第三掩膜层；
去除所述鳍的两侧衬底上的部分第二掩膜层，以暴露鳍底部的部分侧壁；
从暴露的鳍底部的部分侧壁进行刻蚀，在鳍的底部形成穿孔，以及去除所述第一掩膜层、第二掩膜层以及第三掩膜层；
在所述鳍两侧的衬底上及穿孔下的衬底上形成绝缘层，所述穿孔下的绝缘层的厚度小于穿孔的高度；
通过所述穿孔形成包围鳍的栅介质层，以及在栅介质层上形成栅电极。
2.根据权利要求1所述的制造方法，其特征在于，在去除第一掩膜层、第二掩膜层和第三掩膜层之后、形成栅介质层之前，还包括步骤：在所述穿孔上的鳍中形成纳米线。
3.根据权利要求2所述的制造方法，其特征在于，形成所述纳米线以及绝缘层的步骤包括：
填充所述穿孔以及覆盖所述鳍两侧的衬底以形成绝缘层；
在所述穿孔两端的鳍的上表面、侧壁以及两侧的绝缘层上形成第四掩膜层，所述第四掩膜层将穿孔两端的鳍都盖住，仅暴露穿孔之上的鳍的部分；
进行氧化工艺，将所述穿孔之上的鳍部分氧化，并去除穿孔之上的鳍的被氧化的部分，穿孔之上剩余的鳍为纳米线；
去除所述穿孔中的部分绝缘层，以使所述穿孔下的绝缘层的厚度小于穿孔的高度；
去除第四掩膜层；
形成栅介质层的步骤为：通过所述穿孔形成包围纳米线的栅介质层。
4.根据权利要求3所述的制造方法，其特征在于，所述绝缘层为二氧化硅，所述第四掩膜层为氮化硅。
5.根据权利要求1-4中任一项所述的制造方法，其特征在于，所述第二掩膜层相对于第一掩膜层和第三掩膜层具有选择刻蚀性。
6.根据权利要求5所述的制造方法，其特征在于，所述第一掩膜层和第三掩膜层为二氧化硅，所述第二掩膜层为氮化硅。
7.根据权利要求6所述的制造方法，其特征在于，形成第一掩膜层和第二掩膜层的步骤包括：
淀积二氧化硅，并进行各向同性刻蚀，以在所述鳍两侧的衬底上以及鳍的上表面上形成二氧化硅的第一掩膜层；
淀积氮化硅并进行各向同性刻蚀，以在所述第一掩膜层上形成氮化硅的第二掩膜层。
8.根据权利要求1-4中任一项所述的制造方法，在形成栅电极之后，还包括步骤：
在所述栅电极两侧的鳍中形成源漏区。
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