JP5602340B2 - 半導体装置及びその製造方法 - Google Patents
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Description
(1)半導体基板を準備する工程と、
(2)前記半導体基板の表面に酸化膜を形成する工程と、
(3)前記半導体基板内に素子分離領域を形成する工程と、
(4)前記半導体基板の、前記素子分離領域以外の部分にマスクパターンを形成する工程と、
(5)前記マスクパターンをマスクに用いて、前記酸化膜をエッチングして除去することにより前記半導体基板を露出させる工程と、
(6)前記工程(5)で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
(7)前記犠牲酸化膜を除去して、前記半導体基板を露出させる工程と、
(8)前記工程(7)で露出させた半導体基板上にゲート絶縁膜を形成する工程と、
(9)全面にポリシリコン膜を形成する工程と、
(10)前記マスクパターンをストッパに用いて、前記ポリシリコン膜にCMP処理を行う工程と、
(11)全面に金属膜を形成する工程と、
(12)前記ポリシリコン膜の少なくとも一部と、前記金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
(13)前記ゲート電極上にマスクAを形成する工程と、
(14)前記マスクAをマスクに用いて前記金属膜を除去する工程と、
(15)前記マスクパターンを除去する工程と、
(16)前記マスクAをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース/ドレイン領域を形成する工程と、
を有することを特徴とする、Fin型電界効果型トランジスタを備えた半導体装置の製造方法。
本発明のFin型電界効果型トランジスタを備えた半導体装置の製造方法は、以下の工程を有する。
(1)半導体基板を準備する工程、
(2)半導体基板の表面に酸化膜を形成する工程、
(3)半導体基板内に素子分離領域を形成する工程、
(4)半導体基板の、素子分離領域以外の部分にマスクパターンを形成する工程、
(5)マスクパターンをマスクに用いて、酸化膜をエッチングして除去することにより半導体基板を露出させる工程、
(6)工程(5)で露出させた半導体基板の部分に犠牲酸化膜を形成する工程、
(7)犠牲酸化膜を除去して、半導体基板を露出させる工程、
(8)工程(7)で露出させた半導体基板上にゲート絶縁膜を形成する工程、
(9)全面にポリシリコン膜を形成する工程、
(10)マスクパターンをストッパに用いて、ポリシリコン膜にCMP処理を行う工程、
(11)全面に金属膜を形成する工程、
(12)ポリシリコン膜の少なくとも一部と、金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程、
(13)ゲート電極上にマスクAを形成する工程、
(14)マスクAをマスクに用いて金属膜を除去する工程、
(15)マスクパターンを除去する工程、
(16)マスクAをマスクに用いて、半導体基板内に不純物を注入することにより、ソース/ドレイン領域を形成する工程。
このようにゲート電極の少なくとも一部がシリサイドから構成されることよって、低抵抗率で導電性に優れたゲート電極とすることができる。
工程(13)でマスクAを形成後、全面に保護膜を形成する工程、
全面エッチバックを行うことによって、ゲート電極上にマスクAが残留するようにマスクパターン及びマスクパターン上の保護膜を除去する工程。
マスクAとして、マスクパターンよりも厚いマスクを形成したり、エッチング耐性が高い材料を用いることにより、全面エッチバックを行った際に、ゲート電極上にマスクAを残留させると共に、マスクパターン及びマスクパターン上の保護膜を完全に除去することができる。また、保護膜は、後の工程で半導体基板内に不純物を注入する際などに、ゲート電極を保護する機能を有するものであり、シリコン窒化膜を用いることができる。
まず、シリコン半導体基板21を準備した後(工程(1))、このシリコン半導体基板21の表面酸化を行い、シリコン酸化膜22を形成する(工程(2))。次に、シリコン酸化膜22上にシリコン窒化膜を形成した後、リソグラフィー技術を用いてドライエッチングを行い、シリコン窒化膜のパターン23を形成する(図12)。
次に、全面エッチバックを行うことによって、ゲート電極上にマスクA30が残留するようにマスクパターン25及びマスクパターン25上の保護膜32を除去する(工程(15))。
本発明の半導体装置は、1以上のFinFETを有する。このFinFETは突起状の半導体領域を有し、この突起状の半導体領域を跨ぐようにゲート電極が形成され、このゲート電極と突起状の半導体領域間にはゲート絶縁膜が形成されている。そして、突起状の半導体領域のゲート電極で覆われていない部分にはソース/ドレイン領域が設けられている。
まず、シリコン半導体基板21を準備した後(工程(1))、このシリコン半導体基板21の表面酸化を行ってシリコン酸化膜22とした(工程(2))。次に、シリコン酸化膜22上の全面にシリコン窒化膜を成長させた。この後、リソグラフィー技術により、シリコン窒化膜のドライエッチングを行い、シリコン窒化膜のパターン23を形成した(図12)。
2 ゲート電極
3 ソース/ドレイン領域
4 シリコン半導体基板
5 シリコン酸化膜
6 シリコン窒化膜のパターン
7 素子分離領域
8 マスクパターン
9 突起状の半導体領域
10 ゲート絶縁膜
11 ポリシリコン膜
12 金属膜
13 マスク
14 保護膜
15 WSi膜
16 ソース/ドレイン領域
21 シリコン半導体基板
22 シリコン酸化膜
23 シリコン窒化膜のパターン
24 素子分離領域
25 マスクパターン
26 犠牲酸化膜
27 ゲート絶縁膜
28 ポリシリコン膜
29 W膜
30 マスクA
31 WSi膜
32 保護膜
33 突起状の半導体領域
34 ソース/ドレイン領域
Claims (7)
- (1)半導体基板を準備する工程と、
(2)前記半導体基板の表面に酸化膜を形成する工程と、
(3)前記半導体基板内に素子分離領域を形成する工程と、
(4)前記半導体基板の、前記素子分離領域以外の部分に、窒化シリコンから構成されるマスクパターンを形成する工程と、
(5)前記マスクパターンをマスクに用いて、前記酸化膜をエッチングして除去することにより前記半導体基板を露出させる工程と、
(6)前記工程(5)で露出させた半導体基板の部分に犠牲酸化膜を形成する工程と、
(7)前記犠牲酸化膜を除去して、前記半導体基板を露出させる工程と、
(8)前記工程(7)で露出させた半導体基板上にゲート絶縁膜を形成する工程と、
(9)全面にポリシリコン膜を形成する工程と、
(10)前記マスクパターンをストッパに用いて、前記ポリシリコン膜にCMP処理を行う工程と、
(11)全面に金属膜を形成する工程と、
(12)前記ポリシリコン膜の少なくとも一部と、前記金属膜の少なくとも一部とを反応させて、金属のシリサイド化を行うことによりゲート電極を形成する工程と、
(13)前記ゲート電極上に、窒化シリコンから構成されるマスクAを形成する工程と、
(14)前記マスクAをマスクに用いて前記金属膜を除去する工程と、
(15)前記マスクパターンを除去する工程と、
(16)前記マスクAをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース/ドレイン領域を形成する工程と、
を有し、
前記金属がWであることを特徴とする、Fin型電界効果型トランジスタを備えた半導体装置の製造方法。 - 前記工程(15)は、
全面に保護膜を形成する工程と、
全面エッチバックを行うことによって、前記ゲート電極上にマスクAが残留するように前記マスクパターン及びマスクパターン上の保護膜を除去する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(12)において、前記ポリシリコン膜の一部と、前記金属膜の一部とを反応させて、金属のシリサイド化を行うことにより、上から順にW/WSi/ポリシリコン膜の積層構造のゲート電極を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記工程(12)において、複数の前記ゲート電極を形成し、
前記工程(16)において、複数の前記ソース/ドレイン領域を形成することを特徴とする請求項1〜3の何れか1項に記載の、複数の前記Fin型電界効果型トランジスタを備えた半導体装置の製造方法。 - 請求項1〜4の何れか1項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
- (1)半導体基板の所定平面上に突起状の領域と、窒化シリコンから構成されるマスクパターンと、前記突起状の領域の上面上のマスクパターンのマスク間にゲート絶縁膜と、を有する構造を形成する工程と、
(2)前記構造の全面にポリシリコン膜を形成する工程と、
(3)前記マスクパターンをストッパに用いて、前記ポリシリコン膜にCMP処理を行う工程と、
(4)前記ポリシリコン膜の全面にタングステン膜を形成する工程と、
(5)前記ポリシリコン膜をタングステン膜と反応させることによって形成されたタングステンシリサイド層を含むゲート電極を形成する工程と、
(6)前記ゲート電極上に、窒化シリコンから構成されるマスクAを形成する工程と、
(7)前記マスクAをマスクに用いて前記タングステン膜を除去する工程と、
(8)前記マスクパターンを除去する工程と、
(9)前記マスクAをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース/ドレイン領域を形成する工程と、
を有し、
前記工程(8)は、
前記構造の全面に保護膜を形成する工程と、
エッチバックを行って、前記ゲート電極上にマスクAが残留するように、前記マスクパターンおよび前記マスクパターン上の保護膜を除去する工程と、
を有することを特徴とする、Fin型電界効果型トランジスタを備えた半導体装置の製造方法。 - (1)半導体基板の所定平面上に突起状の領域と、マスクパターンと、前記突起状の領域の上面上のマスクパターンのマスク間にゲート絶縁膜と、を有する構造を形成する工程と、
(2)前記構造の全面にポリシリコン膜を形成する工程と、
(3)前記マスクパターンをストッパに用いて、前記ポリシリコン膜にCMP処理を行う工程と、
(4)前記ポリシリコン膜の全面にタングステン膜を形成する工程と、
(5)前記ポリシリコン膜をタングステン膜と反応させることによって形成されたタングステンシリサイド層を含むゲート電極を形成する工程と、
(6)前記ゲート電極上に、マスクAを形成する工程と、
(7)前記マスクAをマスクに用いて前記タングステン膜を除去する工程と、
(8)前記マスクパターンを除去する工程と、
(9)前記マスクAをマスクに用いて、前記半導体基板内に不純物を注入することにより、ソース/ドレイン領域を形成する工程と、
を有し、
前記マスクパターンおよびマスクAは、窒化シリコンを含むことを特徴とする、Fin型電界効果型トランジスタを備えた半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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