KR100521384B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

여기에 개시되는 핀 전계효과 트랜지스터는 제1게이트 및 제2게이트를 포함한다. 제1게이트는 실리콘 핀 측면 및 그 상부에 형성된 캐팽 패턴 측면에 한정된 수직부와 상기 수직부에서 연속하며 수평방향으로 연장하는 수평부로 구성되고, 상기 제2게이트는 저저항 물질로서 캐핑 패턴 및 제1게이트의 수평부에 직접 접촉한다. 제1게이트에 의해서 채널을 용이하게 조절할 수 있고 제2게이트에 의해서 소자 동작 속도를 향상시킬 수 있다.

Description

반도체 소자 및 그 제조 방법{METHOD FOR FABRICATING A FINFET IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계효과 트랜지스터 및 그 형성 방법에 관한 것이다.
반도체 소자가 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 트랜지스터 특성을 열화시키는 여러 문제점들이 발생하고 있다. 예컨대, 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through), 드레인 기인 배리어 강하(DIBL:Drain Induced Barrier Lowering), 문턱 아래 변동(subthreshold swing) 등의 짧은 채널 효과(short channel effect), 누설 전류 증가 등의 문제가 발생되고 있다.
이와 같은 문제점들을 완화시키기 위해 3차원적인 소자에 대한 연구가 이루어지고 있으며, 대표적인 것으로, 이중 게이트 트랜지스터 또는 핀 전계효과 트랜지스터(FinFET) 기술이 제안되었다.
핀 전계효과 트랜지스터 기술은 크게 에스오아이(SOI:Silicon-On-Insulator, 이후부터는 '소이'라 칭함) 기판을 이용하는 것과 벌크(Bulk) 실리콘 기판을 이용하는 것이 있다. 예컨대, 미합중국 특허등록 제6,413,802호는 소이 기판을 이용한 핀 전계효과 트랜지스터 형성 방법을 개시하고 있으며, 미합중국 특허등록 제5,844,278호는 벌크 실리콘 기판을 이용한 핀 전계효과 트랜지스터 형성 방법을 개시하고 있다. 이들 특허들이 개시하는 핀 전계효과 트랜지스터는 게이트 전극 물질로서 폴리실리콘을 사용한다. 이 같은 폴리실리콘 게이트를 사용하는 핀 전계효과 트랜지스터는 지속적인 고집적화에 따라 RC 지연에 의한 속도 저하 문제에 직면하게 될 것이다.
이와 관련하여, 유 빈(Bin Yu) 등은 "FinFET Scaling to 10nm Gate Length" 라는 제목 하에 2002년 IEEE에, 통상적인 평면형 트랜지스터와 마찬가지로 게이트를 폴리실리콘 및 실리사이드(silicide)의 이중막으로 게이트를 형성하는 구조를 제안한 바 있다. 동 문헌에 개시된 바에 따르면, 소이 기판을 식각하여 실리콘 핀을 형성한 후, 실리콘 핀을 가로지르는(실리콘 핀의 상부 및 측면을 지나는) 폴리실리콘를 형성하고 이어서 상기 폴리실리콘 상에 니켈 실리사이드막을 형성하여 이중층으로 된 게이트를 형성한다. 따라서, 폴리실리콘 단일층에 비해서 게이트 저항은 다소 감소 하는 효과를 얻을 수 있다. 하지만, 실리콘 핀 상부에 적층되는 게이트 스택(폴리실리콘/니켈실리사이드)의 두께가 여전히 높기 때문에 게이트 전극과 소스/드레인 콘택 플러그 사이의 기생 용량(parasitic capacitance)에는 큰 변화가 없고 여전히 RC 지연 문제는 발생한다.
한편, 게이트 저항을 더욱 더 줄이기 위해서 폴리실리콘을 완전히 실리사이드화하는 방법이 자쿱 케지어스키(Jakub Kedzierski) 등에 의해 "Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation"이라는 제목 하에 2002년 IEDM에 발표된 바 있다. 동 문헌에 개시된 바에 따르면, 니켈 실리사이드 게이트가 실리콘 핀을 가로질러 형성된다. 폴리실리콘을 완전히 실리사이드화함으로써 씨모스 소자의 문턱전압을 조절하여 고성능의 씨모스 소자를 구현한다. 하지만 이 역시 게이트 스택의 높이가 여전히 높아 기생 용량에 의해 RC 지연의 문제가 발생할 수 있다. 게다가, 실리콘 핀의 측면 깊이만큼 실리사이드를 진행해야 하기 때문에, 소스/드레인 접합영역에 두꺼운 실리사이드가 형성되어 그곳에서 접합 누설 전류 특성이 열화될 수 있다. 또한, 열부담(thermal budget)에 의해 도우펀트(dopant)가 확산하는 문제가 발생할 수 있다.
따라서, 고성능, 고속도 반도체 소자 및 그 제조 방법이 절실히 요구된다.
이에 본 발명이 이루고자 하는 기술적 과제는 새로운 구조의 핀 전계효과 트랜지스터 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자는 채널 제어용 제1게이트와 워드라인용 제2게이트를 포함하는 것을 일 특징으로 한다. 실리콘 핀은 그 상부에 캐핑 패턴을 구비하며, 상기 제1게이트는 상기 실리콘 핀의 측면들 및 상기 캐핑 패턴의 측면들에 한정된다. 상기 게2게이트는 상기 실리콘 핀 상의 상기 캐핑 패턴을 지나가면서 상기 실리콘 핀 이외의 영역에서는 상기 제1게이트와 직접 접촉한다. 즉, 상기 제2게이트는 상기 캐핑 패턴 및 상기 제1게이트와 접촉한다.
상기 제2게이트는 금속, 실리사이드, 금속질화물등의 저저항 물질로 형성된다. 따라서, 게이트 적층구조의 총 두께를 낮출 수 있어 기생 용량에 의한 RC 지연문제를 해결할 수 있다. 반면 상기 제1게이트는 폴리실리콘으로 형성된다. 따라서, 채널 제어가 용이해 지고 또한 씨모스 소자의 적용에 있어서, 듀얼 게이트 형성이 용이하다.
게다가 상기 제2게이트는 상기 제1게이트와 집적 접촉하기 때문에 이들 사이의 접착 특성이 양호하여 상기 제2게이트의 들뜸 현상이 발생하지 않는다.
구체적으로 상기 기술적 과제를 달성하기 위한 본 발명의 핀 전계효과 트랜지스터는, 기판으로부터 위쪽으로 돌출하고 그 상면에 캐핑 패턴이 형성된 반도체 핀과, 상기 캐핑 패턴 및 반도체 핀의 양측면들에 형성된 수직부와 상기 수직부에서 옆으로 연장하는 수평부로 구성된 제1게이트와, 상기 제1게이트의 수평부 상부 및 상기 캐핑 패턴의 상부에 형성되며 상기 제1게이트에 비해서 비저항이 작은 제2게이트를 포함한다. 상기 제1게이트의 수직부 및 상기 반도체 핀 사이에 게이트 절연막이 개재한다. 상기 제1게이트의 수직부는 채널을 제어하며, 상기 제1게이트의 수평부는 상기 제2게이트와 양호한 접착특성을 제공하여 상기 제2게이트가 하부구조로부터 들뜨는 것을 방지한다.
일 실시예에 있어서, 상기 제1게이트는 폴리실리콘이고, 상기 제2게이트는 금속, 금속의 질화물, 금속 실리사이드, 또는 이들의 조합막으로 이루어 질 수 있다. 본 발명의 제2게이트로 사용될 수 있는 금속으로는 텅스텐, 몰리브데늄, 티타늄 등이 있으며, 금속 실리사이드로는 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드 등이 있으며, 금속의 질화물로서 텅스텐 질화막, 티타늄 질화막 등이 있으며, 여기에서 열거한 것은 단지 예시적인 것에 지나지 않는다.
일 실시예에 있어서, 상기 캐핑 패턴은 산화막으로 형성되거나, 질화막으로 형성되거나, 또는 산화막 및 질화막이 차례로 적층된 구조로 형성될 수 있다. 이때, 상기 캐핑 패턴의 두께는 상기 게이트 절연막보다 상대적으로 더 두꺼우며, 이에 따라 상기 반도체 핀의 상부는 채널로 작용하지 않는다.
일 실시예에 있어서, 상기 반도체 핀의 하부를 둘러싸는 하부절연막과, 상기 제1게이트의 수직부 및 수평부 그리고 상기 하부절연막에 의해 한정되는 영역을 채우는 상부절연막을 더 포함한다. 즉, 상기 제1게이트는 상기 반도체 핀의 측면들, 상기 캐핑 패턴의 측면들 그리고 상기 상부절연막 상에 위치한다. 결국, 상기 제2게이트가 상부절연막과 직접 접촉하지 않게 된다.
이때, 상기 하부절연막은 산화막 및 질화막이 차례로 적층된 구조이고, 상기 상부절연막은 산화막이다. 또는 상기 하부절연막은 질화막이고, 상기 상부절연막은 산화막이다.
일 실시예에 있어서, 상기 기판은 소이 기판일 수 있다. 즉, 상기 반도체 핀과 상기 기판 사이에 매몰 산화막이 위치한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자 형성 방법은, 평탄화 공정을 통해서 채널 제어를 위한 제1게이트를 반도체 핀 상의 캐핑 패턴 아래에 그리고 상기 반도체 핀의 측면들에 국한시키고 저저항의 제2게이트를 상기 제1게이트 및 상기 캐핑 패턴 상에 형성하는 것을 일 특징으로 한다.
구체적으로 본 발명에 따른 반도체 소자 형성 방법은, 위쪽으로 돌출하며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고, 상기 기판 전면을 따라 질화막 라이너를 형성하고, 상기 질화막 라이너 상에 상부절연막을 형성하고, 상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하고, 상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하고, 노출된 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키고, 노출된 반도체 핀의 측면들 상에 게이트 절연막을 형성하고, 상기 캐핑 패턴의 상부와 동일한 높이 또는 더 낮도록 상기 낮춰진 상부절연막 및 상기 노출된 반도체 핀의 측면들 상의 게이트 절연막 상에 제1게이트막을 형성하고, 상기 제1게이트막보다 비저항이 낮은 제2게이트막을 상기 제1게이트막 및 상기 캐핑 패턴 상에 형성하고, 상기 캐핑 패턴 및 상기 제1게이트막이 노출될 때까지 상기 제2게이트막을 패터닝하여 상기 반도체 핀을 가로지르는 제2게이트를 형성하고, 잔존하는 질화막 라이너가 노출될 때까지 상기 제2게이트 양측에 노출된 제1게이트막을 식각하여 제1게이트를 형성하는 것을 포함한다.
일 실시예에 있어서, 상기 제1게이트막을 형성하는 것은, 상기 반도체 핀의 측면들, 상기 낮춰진 상부절연막 및 상기 캐핑 패턴 상에 폴리실리콘을 형성하고, 상기 캐핑 패턴을 평탄화 정지층으로 하여 상기 폴리실리콘을 평탄화 식각하는 것을 포함하여 이루어진다. 이에 따라 폴리실리콘이 반도체 핀의 측면들 및 캐팽 패턴의 측면둘에 국한되고 또한 그 상부 표면은 상기 캐핑 패턴의 상부 표면 이하가 된다. 따라서 폴리실리콘의 도우핑 농도 및 도우펀트의 종류를 적절히 조절하면 채널 제어를 용이하게 달성할 수 있고, 또한 씨모스 소자를 용이하게 구현할 수 있다.
여기서, 폴리실리콘에 대한 도우펀트 주입은 경사 이온주입 공정을 이용한다. 즉, 상기 제2게이트 양측에 노출된 제1게이트막을 식각하여 제1게이트를 형성 한 후, 상기 캐핑 패턴 및 상기 낮춰진 상부절연막을 이온주입 마스크로 사용하여 상기 반도체 핀 양측면의 제1게이트에 불순물 이온(도우펀트)을 주입한다.
일 실시예에 있어서, 상기 제2게이트를 형성하는 것은, 상기 제1게이트 및 상기 캐핑 패턴 상에 저저항 금속막을 형성하고, 상기 저저항 금속막 상에 게이트 마스크를 형성하고, 상기 게이트 마스크에 의해 노출된 금속막을 식각하는 것을 포함하여 이루어진다.
일 실시예에 있어서, 상기 저저항 금속막을 형성하기 전에 금속실리사이드막을 형성하는 것을 더 포함할 수 있다. 이때, 금속실리사이드막은 예컨대, 텅스텐 실리사이드와 같이 증착 공정에 의해서 형성될 수 있다.
일 실시예에 있어서, 상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키는 것을 상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이가 상기 캐핑 패턴보다 더 낮아지도록 하는 것 보다 먼저 진행할 수 있다.
일 실시예에 있어서, 위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은, 실리콘 기판을 준비하고, 상기 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑 패턴을 형성하고, 상기 캐핑 패턴에 의해 노출된 실리콘 기판을 식각하는 것을 포함하여 이루어질 수 있다. 이때, 상기 질화막 라이너를 형성하기 전에 상기 반도체 핀의 하부 측면들을 덮는 하부절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 위쪽으로 돌출하며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은, 제1반도체기판, 매몰산화막, 제2반도체 기판이 차례로 적층되어 형성된 소이 기판을 준비하고, 상기 소이 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑 패턴을 형성하고, 상기 소이 기판의 매몰 산화막이 노출될 때까지, 상기 캐핑 패턴에 의해 노출된 소이 기판의 제2반도체 기판을 식각하는 것을 포함하여 이루어질 수 있다.
일 실시예에 있어서, 상기 질화막 라이너를 형성하기 전에 산화막 라이너를 형성하는 것을 더 포함하는 것이 바람직하다. 이때, 상기 산화막 라이너는 상기 질화막 라이너의 일부가 제거될 때, 상기 캐핑 패턴의 패드 질화막이 식각되는 것을 보호한다.
일 실시예에 있어서, 상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하는 것은, 상기 캐핑 패턴의 패드 산화막이 노출될 때까지 상기 상부절연막, 라이너 질화막 및 패드 질화막을 동시에 평탄화 식각하는 것을 더 포함하고, 이때, 상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하기 전에 열산화 공정을 진행하여 산화막으로 이루어진 캐핑 패턴을 형성하는 것을 더 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자 형성 방법은, 위쪽으로 돌출하며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고, 상기 기판 전면을 따라 질화막 라이너를 형성하고, 상기 질화막 라이너 상에 상부절연막을 형성하고, 상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하고, 상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하고, 상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키고, 노출된 반도체 핀의 측면들 상에 게이트 절연막을 형성하고, 상기 캐핑 패턴의 상부보다 더 높도록 상기 낮춰진 상부절연막 및 상기 노출된 반도체 핀의 측면들 상의 게이트 절연막 상에 폴리실리콘막을 형성하고, 상기 제1게이트막 상에 상기 반도체 핀을 가로지르는 구루브를 구비하는 희생절연막을 형성하고, 상기 구루브를 채우도록 노출된 폴리실리콘막 및 상기 희생절연막 상에 고융점 금속막을 형성하고, 실리사이드 열처리 공정을 진행하여 상기 구루브 아래의 상기 캐핑 패턴 상의 폴리실리콘을 실리사이드막으로 변환시켜 제2게이트를 형성하고, 실리사이드 반응에 참여하지 않은 금속막 및 희생절연막을 제거하고, 상기 제2게이트를 식각 마스크로 하여 실시사이드 반응에 참여하지 않은 노출된 폴리실리콘을 식각하여 상기 제2게이트 아래 그리고 상기 반도체 핀 및 캐핑 패턴 측면에 잔존하는 제1게이트를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 반도체 소자 형성 방법은, 위쪽으로 돌출하며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고, 상기 반도체 핀의 전기적 격리를 위해서 상기 반도체 핀의 바닥 측면들을 덮는 하부절연막을 형성하고, 상기 하부절연막 및 캐핑 패턴에 의해 노출된 반도체 핀의 측면들상에 게이트 절연막을 형성하고, 상기 캐핑 패턴의 상부와 동일한 높이 또는 더 낮은 높이를 가지는 제1게이트막을 상기 게이트 절연막 및 상기 하부절연막 상에 형성하고, 상기 제1게이트막보다 비저항이 낮은 제2게이트막을 상기 제1게이트막 및 캐핑 패턴 상에 형성하고, 상기 캐핑 패턴 및 상기 제1게이트막이 노출될 때까지 상기 제2게이트막을 패터닝하여 상기 반도체 핀을 가로지르는 제2게이트를 형성하고, 하부절연막이 노출될 때까지 상기 제2게이트 양측에 노출된 제1게이트막을 식각하여 제1게이트를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 반도체 소자 형성 방법은 위쪽으로 돌출하며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고, 상기 반도체 핀의 전기적 격리를 위해서 상기 반도체 핀의 바닥 측면들을 덮는 하부절연막을 형성하고, 상기 하부절연막 및 캐핑 패턴에 의해 노출된 반도체 핀의 측면상에 게이트 절연막을 형성하고, 상기 캐핑 패턴의 상부보다 더 높은 상부면을 가지는 폴리실리콘막을 상기 캐핑 패턴, 게이트 절연막 및 하부절연막 상에 형성하고, 상기 폴리실리콘막 상에 상기 반도체 핀을 가로지르는 구루브를 구비하는 희생절연막을 형성하고, 상기 구루브를 채우도록 노출된 폴리실리콘막 및 상기 희생절연막 상에 고융점 금속막을 형성하고, 실리사이드 열처리 공정을 진행하여 상기 구루브 아래의 상기 캐핑 패턴 상의 폴리실리콘을 실리사이드막으로 변환시켜 제2게이트를 형성하고, 실리사이드 반응에 참여하지 않은 금속막 및 희생절연막을 제거하고, 상기 제2게이트를 식각 마스크로 하여 실시사이드 반응에 참여하지 않은 노출된 폴리실리콘을 식각하여 상기 제2게이트 아래 그리고 상기 반도체 핀 측면 및 캐핑 패턴 측면에 잔존하는 제1게이트를 형성하는 것을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 명세서에서 '라이너(liner)'는 어떤 막질이 그 하부 구조에 의한 윤곽을 따라 균일한 두께로 형성되거나 또는 균일한 두께로 형성되어 있는 것을 의미한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한다. 도 1a는 개략적인 사시도이고, 도 1b는 도 1a에서 게이트를 따라 절단했을 때(A-A' 선을 따라 절단했을 때)의 단면도이고, 도 1c는 도 1a에서 게이트와 직교하면서 실리콘 핀을 따라 절단했을 때(B-B' 선을 따라 절단했을 때)의 단면도이다.
도 1a 내지 도 1c를 참조하여, 본 발명에 따른 반도체 소자, 특히 핀 전계효과 트랜지스터는 실리콘 핀(109), 게이트(127, 125)를 포함한다. 게이트(127, 125)는 수직부(123v) 및 수평부(123h)로 구성된 제1게이트(125)와 제2게이트(127)를 포함한다. 실리콘 핀(109)은 기판(101)으로부터 위쪽으로 돌출하여 측면들 및 상부면을 정의한다. 실리콘 핀(109)의 상부면에는 캐핑 패턴(107)이 위치한다. 제1게이트(125)의 수직부(123v)는 채널을 제어하는 기능을 하며, 실리콘 핀(109)의 측면들 및 캐핑 패턴(107)의 측면들에 위치한다. 제1게이트(125)의 수평부(123h)는 수직부(123v)에 연속하며 실질적으로 수직부(123v)와 직각을 이루면서 수평 방향으로 연장한다. 제1게이트(125)의 수평부(123h)의 상부면은 실리콘 핀(109)의 상부면 이상 캐핑 패턴(107)의 상부면 이하의 높이를 가진다. 제1게이트(125)의 수평부(123h)는 제2게이트(127)와의 양호한 접착 특성을 제공한다.
제2게이트(127)가 제1게이트(125), 더 구체적으로는, 제1게이트(125)의 수평부(123h)의 상부면 및 캐핑 패턴(107)의 상부면 위를 지나간다. 즉, 제2게이트(127)는 실리콘 핀(109) 상에서는 캐핑 패턴(107)과 접촉하고 실리콘 핀이외의 영역에서는 제1게이트(125)의 수평부(123h)에 접촉한다.
제1게이트(125)는 바람직하게는 폴리실리콘으로 사용되며, 소자 특성에 적합하도록 불순물이 도우핑될 수 있다. 예컨대, 엔모스트랜지스터의 경우 엔형(N-type)의 불순물이, 피모스트랜지스터의 경우 피형(P-type)의 불순물이 도우핑된 폴리실리콘이다. 도우핑되는 불순물의 양을 적절히 조절하면 채널 제어를 아주 용이하게 할 수 있다.
한편, 제2게이트(127)는 저저항의 금속, 금속의 질화물, 실리사이드, 또는 이들의 조합막으로 이루어진다. 금속으로는 텅스텐, 몰리브데늄, 티타늄 등이 있으며, 금속의 질화물로는 텅스텐 질화막, 티타늄 질화막 등이 있다. 실리사이드 물질로는 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드 등이 있다. 하지만, 여기에서 열거한 물질들은 단지 예시적인 것에 불과하다.
캐핑 패턴(107)은 패드 산화막 및 패드 질화막이 차례로 적층된 구조, 또는 산화막으로 이루어진다. 비록 도면에는 도시되어 있지 않지만, 제1게이트(125)의 수직부(123v) 및 실리콘 핀(109) 사이에는 게이트 절연막이 위치한다. 실리콘 핀(109)의 측면들만이 채널로 작용하도록, 캐핑 패턴(107)의 두께는 게이트 절연막의 두께보다 상대적으로 더 두꺼울 수 있다.
하부절연막(115r)이 실리콘 핀(109)의 바닥(하부 측면들)을 둘러싼다. 또한, 상부절연막(117r)이 실리콘 핀(109)과 일정 간격(119'd)을 두고 제1게이트(125)의 수직부(123v)를 둘러싸도록 하부절연막(115r) 상에 형성되어 있다. 즉, 상부절연막(117r)의 상부면이 제1게이트(125)의 수평부(123h)의 하부면과 접촉한다.
제1게이트(125), 더 구체적으로는 수직부(123v)의 불순물 도우핑은 상부절연막(117r) 및 캐핑 패턴(107)을 이온주입 마스크로 하여, 공간 영역(119')을 통해서 노출된 제1게이트(125)의 수직부(123v)에 경사이온주입을 진행하여 이루어질 수 있다. 이때, 경사 이온 주입은 경사각은 θ이다.
하부절연막(115r)은 예컨대, 실리콘 질화막으로 형성되고, 상부절연막(117r)은 실리콘 산화막으로 형성될 수 있다.
도 2 내지 도 5는 본 발명의 여러 실시예 들에 따른 핀 전계효과 트랜지스터를 개략적으로 도시하며, 도 1a에서 게이트를 따라(A-A' 선) 절단했을 때의 단면도이다.
구체적으로, 도 2를 참조하여, 본 실시예에 따른 핀 전계효과 트랜지스터는 도 1a 내지 도 1c의 하부절연막(115r) 아래에 산화막(212r)이 더 개재하는 것을 제외하고는 도 1 내지 도 1c와 동일하다. 즉, 본 실시예의 경우, 차례로 적층된 산화막(212r) 및 질화막(215r)이 하부절연막(216r)을 구성한다. 또, 제2게이트(227)는 실리사이드(227a) 및 금속(227b)이 차례로 적층된 구조이다. 또는 제2게이트(227)은 금속 단일층 또는 실리사이드 단일층일 수 있다.
다음 도 3을 참조하여, 본 실시예에 따른 핀 전계효과 트랜지스터는, 기판(301)과 실리콘 핀(309)이 매몰 산화막(302)의해서 전기적으로 절연되어 있는 것을 제외하고는 도 1a 내지 도 1c의 핀 전계효과 트랜지스터와 동일하다. 즉, 본 실시예의 핀 전계효과 트랜지스터는 소이 기판(제1실리콘-매몰산화막-제2실리콘이 차례로 적층된 구조의 기판)에 형성된 것이다.
다음 도 4를 참조하여, 본 실시예에 따른 핀 전계효과 트랜지스터는 기판(401)으로 부터 돌출하고 그 상부면에 캐핑 패턴(407)이 형성된 실리콘 핀(409) 및 게이트(425, 427)를 포함한다. 게이트(425, 427)는 제1게이트(425) 및 제2게이트(427)로 구성된다. 제1게이트(425)는 캐핑 패턴(407) 및 실리콘 핀(409)의 측면을 둘러싼다. 비록 도시하지는 않았지만, 실리콘 핀(409)과 제1게이트(425) 사이에는 게이트 절연막이 개재한다. 제2게이트(427)는 캐핑 패턴(407) 및 제1게이트(425)와 접촉한다. 하부절연막(415r)이 실리콘 핀(409)의 바닥(다닥 측면)을 둘러싼다. 실리콘 핀(409) 및 기판(401)은 전기적으로 연결된다. 제2게이트(427)는 실리사이드(427a) 및 금속(427b)이 차례로 적층된 구조이다. 또는 제2게이트(427)는 금속 또는 실리사이드의 단일층일 수 있다.
다음 도 5를 참조하여, 본 실시예에 따른 핀 전계효과 트랜지스터는 도 4의 핀 전계효과 트랜지스터와 달리 기판(501)과 실리콘 핀(509)이 매몰 산화막(502)에 의해서 서로 전기적으로 격리되어 있는 것을 제외하고는 도 4의 핀 전계효과 트랜지스터와 동일하다.
이상에서 예시적으로 설명한 여러 실시예들에서 핀 전계효과 트랜지스터가 단지 하나의 실리콘 핀을 구비하고 있으나, 2개 이상 구비할 수 있음은 당업자에 있어서 자명할 것이다.
이제부터는 이상에서 설명한 핀 전계효과 트랜지스터를 형성하는 방법에 대하여 첨부된 도면을 참조하여 설명한다.
먼저 도 6a 내지 13a 및 도 6b 내지 도 13b를 참조하여 도 1a 내지 도 1c에 도시된 핀 전계효과 트랜지스터를 형성하는 방법에 대해서 설명을 한다. 도 6a 내지 도 13a는 사시도이고, 도 6b 내지 도 13b는 도 6a 내지 도 13a에 대응하는 단면도로서 도 6a의 A-A' 선을 따라 절단했을 때의 단면도이다.
먼저 도 6a 및 도 6b를 참조하여, 기판(101) 상에 반도체 핀(107)을 한정하는 캐핑 패턴(107)을 형성한다. 기판(101)은 예컨대, 실리콘 원자를 함유하는 반도체 기판이다. 캐핑 패턴(107)은 패드 산화막(103) 및 패드 질화막(105)이 차례로 적층된 구조이다. 캐핑 패턴(107)은 기판(101)을 열산화 시키거나 또는 화학적 기상증착법 등의 박막증착 기술을 사용하여 열산화막(103)을 형성하고, 그 상부에 화학적 기상증착 방법등의 잘 알려진 박막증착 기술을 이용하여 실리콘 질화막(105)을 형성한 후 사진식각 공정을 진행함으로써 형성될 수 있다.
다음 도 7a 및 도 7b를 참조하여, 캐핑 패턴(107)을 식각 마스크로 사용하여 그것에 의해 노출된 기판을 소정 깊이 식각하여 반도체 핀, 즉 실리콘 핀(109) 및 트렌치(111)를 형성한다. 비록 도면에는 단지 하나의 실리콘 핀(109)이 도시되어 있으나, 여러 개의 실리콘 핀들이 형성됨은 당업자에 있어서 자명하다.
다음 도 8a 및 도 8b를 참조하여, 화학적 기상증착 방법을 이용하여 산화막 라이너(113)를 형성한다. 이때, 산화막 라이너(113)는 캐핑 패턴(107)의 패드 산화막(103)에 대해서 식각선택비를 가지도록 형성되는 것이 바람직하다. 예컨대, 패드 산화막(103)이 열산화막으로 형성될 경우, 산화막 라이너(113)는 화학적 기상증착 방법을 사용하여 형성되는 것이 바람직하다.
이어서, 산화막 라이너(113)보다 상대적으로 두꺼운 질화막 라이너(115)를 산화막 라이너(115) 상에 형성한다. 질화막 라이너(115) 및 산화막 라이너(113)가 하부절연막(116)을 구성한다. 질화막 라이너(115)는 잘 알려진 화학적 기상증착 방법 등을 사용하여 형성된다.
계속해서 트렌치(111)를 채우도록 질화막 라이너(115)상에 상부절연막을 형성한 후 질화막 라이너(115)가 노출될 때까지 평탄화 공정을 진행하여 평탄한 상부표면을 가지는 상부절연막(117)을 형성한다. 상부절연막은 고밀도플라즈마 산화막으로 형성될 수 있다. 평탄화 공정은 예컨대, 산화막을 선택적으로 식각하는 슬러리를 사용하는 화학적기계적연마공정(CMP)을 채택할 수 있다.
계속 해서 도 9a 및 도 9b를 참조하여,예컨대, 에치백 공정을 진행하여 평탄화된 상부절연막(117)의 높이를 낮춘다. 이때, 낮춰진 상부절연막(117r)의 높이는 실리콘 핀(109)의 상부면 이상이 되도록 한다. 에치백 공정은 질화막 라이너(115)에 대해서 산화막(117)을 선택적으로 식각할 수 있는 식각 가스를 사용한다. 또는 습식 식각 용액을 사용할 수 도 있다.
여기서, 상술한 도 8a(및 도 8b)의 평탄화 공정 및 도 9a(및 도 9b)의 에치백 공정이 하나의 공정, 즉, 한번의 에치백 공정으로 대체될 수 있다. 즉, 트렌치(111)를 채우도록 질화막 라이너(115) 상에 상부절연막을 형성한 후 에치백 공정을 진행하여 그 높이가 캐핑 패턴(107)의 상부면의 높이 이하, 실리콘 핀(109)의 상부면의 높이 이상이 되도록 한다. 또한, 에치백 공정으로 상부절연막의 높이를 낮추는 대신 습식 식각 용액을 사용하여 상부절연막의 높이를 낮출 수 도 있다.
여기서, 질화막 라이너(115)의 일부분을 먼저 제거한 후, 노출된 산화막 라이너(113)의 일부분을 제거하여 실리콘 핀(109)의 측면을 노출시키는 동시에 상부절연막(117)의 높이를 낮출 수 있다.
다음 도 10a 및 도 10b를 참조하여, 라이너 질화막(115)의 일부분 및 라이너 산화막(113)의 일부분을 제거하여 실리콘 핀(109)의 측면을 노출시킨다. 이에 따라, 상부절연막(117r) 및 실리콘 핀(109) 사이에는 간격(119d)을 갖는 공간 영역(119)이 형성된다. 즉, 공간 영역(119)은 실리콘 핀(109) 주위를 따라 형성되어 실리콘 핀(109)의 모양에 대응하는, 예컨대, 삭각 튜브 모양을 나타낼 것이다(도 1a 참조). 구체적으로 먼저 인산 등의 습식 식각 용액 또는 적당한 건식 식각 가스를 사용하여 라이너 질화막(115)의 일부를 제거한다. 이때, 라이너 산화막(113)이 캐핑 패턴(107)의 패드 질화막(105)이 식각되는 것을 방지한다. 계속해서, 노출된 라이너 산화막(113)의 일부분을 불산 또는 적당한 식각 가스를 사용하여 제거하여 실리콘 핀(109)의 측면 및 캐핑 패턴(107)을 노출시킨다. 결과적으로 하부절연막(116r)은 트렌치(111) 바닥에 잔존하여 실리콘 핀(109)의 바닥 측면을 둘러싼다. 여기서 제거되는 질화막 라이너(115) 및 산화막 라이너(113)의 량은 실리콘 핀(109)의 높이, 채널의 높이 등을 고려하여 결정되며 공정에 따라서 다양하게 변경될 수 있음은 당업자에 있어서 자명하다.
다음 도 11a 및 도 11b를 참조하여, 실리콘 핀(109)의 측면에 게이트 절연막(121)을 형성한 후, 공간 영역(119)을 채우고 캐핑 패턴(107)을 덮도록 상부절연막(117r) 상에 제1게이트 물질(123)을 형성한다. 제1게이트 물질(123)은 바람직하게는 폴리실리콘으로 형성된다. 이때, 폴리실리콘은 인-시튜 증착 공정을 통해서 원하는 도전형으로 도우핑되거나 또는 인-시튜로 도우핑 되지 않을 수 있다. 본 단계에서, 폴리실리콘이 인-시튜로 도우핑되지 않으면, 후속 공정에서 경사이온주입 공정을 통해서 원하는 도전형의 불순물이 주입된다. 씨모스 소자를 형성할 경우, 엔모스 트랜지스터 및 피모스 트랜지스터에 대해서 개별적으로 인-시튜 도우핑 공정을 진행한다. 한편, 인-시튜 도우핑을 하지 않은 경우에는 후속 공정에서 개별적으로 경사이온주입공정을 진행한다.
또한, 본 단계에서 폴리실리콘이 원하는 도전형과 반대 도전형으로 인-시튜로 도우핑되더러도, 후속 공정에서 원하는 도전형의 불순물을 경사이온주입함으로써, 원하는 도전형으로 도우핑 할 수 있다. 예컨대 씨모스 소자를 형성할 경우, 폴리실리콘을 제1도전형으로 인-시튜로 도우핑한 후, 후속 경사이온주입 공정에서 제2도전형으로 될 부분만을 노출시킨 후 제2도전형의 불순물을 경사이온주입함으로써, 듀얼 게이트를 형성할 수 있다.
다음 도 12a 및 도 12b를 참조하여, 캐핑 패턴(107)이 노출될 때까지 제1게이트 물질(123)에 대하여 평탄화 공정을 진행하여 그 높이를 낮춘다. 이에 따라, 평탄화되고 낮춰진 제1게이트 물질(123r)의 상부면의 높이는 실질적으로 캐핑 패턴(107)의 상부면의 높이와 동일하게 된다. 평탄화된 제1게이트 물질(123r)은 수직부(123rv) 및 수평부(123rh)로 구성된다. 수직부(123rv)는 공간 영역(119)을 채우는 부분으로서 실리콘 핀(109)의 측면 및 캐핑 패턴(107)의 측면에 한정된다. 수평부(123rh)는 낮추어진 상부절연막(117r)의 상부 전면에 형성되고 그 상부면의 높이가 실질적으로 캐핑 패턴(107)의 상부면의 높이와 동일하게 된다.
여기서, 평탄화 공정에서 과식각을 진행하여 또는 평탄화 공정 후 에치백 공정을 진행하여 수평부(123rh)의 상부면의 높이가 캐핑 패턴(107)의 상부면의 높이보다 낮아지도록 할 수도 있다.
다음 도 13a 및 도 13b를 참조하여 캐핑 패턴(107) 및 제1게이트 물질(123r) 상에 금속물질을 형성하고 이어서 금속물질 상에 게이트 식각 마스크(미도시)를 형성한다. 금속물질을 형성하기 전에 실리사이드막을 증착 공정을 통해서 더 형성할 수 있다. 계속해서, 게이트 식각 마스크에 의해 노출된 금속물질을 식각하여 실리콘 핀(109)을 가로지르는 선(line) 형태의 제2게이트(127)를 형성한다. 계속해서 제2게이트(127) 양측의 제1게이트 물질(123r)을 선택적으로 제거하여 제1게이트(125)를 형성한다. 결과적으로 제1게이트(125)는 제2게이트(127) 아래에 잔존하되, 실리콘 핀(109) 및 캐핑 패턴(107) 측면에 그리고 상부절연막(117r) 상부에 잔존한다. 즉, 제1게이트(125)는 제2게이트(127) 아래에 정렬되어 실리콘 핀(109) 측면 및 캐팽 패턴9107) 측면에 잔존하는 수직부(123v) 및 제2게이트 아래에 정렬되고 상부절연막(117r) 상에 잔존하는(즉, 제2게이트 및 상부절연막 사이에 개재하는) 수평부(123h)로 이루어진다.
후속 공정으로 경사이온주입 공정이 진행된다. 경사이온주입 공정은 상부절연막(117r), 캐핑 패턴(107)을 이온주입 마스크로 사용하며 이에 따라 실리콘 핀(109) 측면의 제1게이트(수직부)에 불순물 이온이 주입된다. 이에 대해서는 도 1a 및 도 14f를 참조하여 설명을 한다. 도 14는 도 1a의 일부분을 확대한 도면이다.
도 1a를 참조하여, 제2게이트(127) 양측의 제1게이트 물질(123r)이 제거되어 제1게이트(125)가 완성되고 공간 영역(119')이 형성된다. 공간 영역(119')은 제1게이트(125)의 수직부(123v)를 노출시킨다. 제1게이트(125)를 형성한 후, 상부절연막(117r), 캐핑 패턴(107)을 이온주입 마스크로 사용하여 노출된 제1게이트(125)의 수직부(123v)에 원하는 도전형의 불순물 이온을 경사이온주입한다. 이때, 경사이온주입각은 θ이다. 경사이온주입각 θ는 용이하게 구해진다. 즉, 도 1a 및 도 14를 참조하여, 즉, 낮춰진 상부절연막과 폴리실리콘 제1게이트 사이의 수평 거리(b), 폴리실리콘 제1게이트의 바닥에서부터 낮춰진 상부절연막의 수직 높이(b)로부터 폴리실리콘 제1게이트의 바닥에서 낮춰진 상부절연막 상부표면 사이의 거리(c)를 구할 수 있다. 따라서, 경사이온주입각 θ는 삼각함수에 의해서 용이하게 구해진다. 예컨대, cosθ= (a/c), tanθ=(b/a)이다.
도 15a 내지 도 15e는 상술한 실시예와 달리 실리사이드막으로서 제2게이트를 형성하는 경우를 설명하기 위한 반도체 기판의 개략적인 사시도이다. 설명의 중복을 피하기 위해서 앞서 설명한 공정과 동일한 것에 대해서는 설명을 생략한다.
앞서 도 6a 내지 도 11a 및 도 6b 내지 도 11b를 참조하여 설명한 공정들을 진행한 후, 도 15a에 도시된 바와 같이 평탄화 공정을 진행하여 캐핑 패턴(107) 상부면으로부터 소정 두께를 가지는 제1게이트 물질(123p)을 형성한다. 계속해서, 제1게이트 물질(123p) 상에 선 형태의 제2게이트를 한정하는 구루브(124)를 구비하는 희생절연막 패턴(126)을 형성한다. 통상적인 사진식각 공정을 이용하여 구루브(124)를 형성할 수 있다.
구체적으로 제1게이트 물질(123p) 상에 희생절연막을 형성한 후, 구루브를 한정하는 식각 마스크(미도시)를 형성한다. 이어서 제1게이트 물질(123p)이 노출될 때까지 식각 마스크에 의해 노출된 희생절연막을 식각하여 구루브(124)를 형성한다. 계속해서 식각 마스크 패턴을 제거한다.
다음 도 15b를 참조하여, 구루브(124)를 채우도록 희생절연막 패턴(126) 상에 제1게이트 물질인 폴리실리콘과 반응하여 실리사이드를 형성할 수 있는 금속 물질(128)을 형성한다. 예컨대, 금속 물질(128)은 니켈, 코발트, 텅스텐 실리사이드 같은 고융점 금속을 포함한다.
다음 도 15c를 참조하여, 통상적인 실리사이드 열처리 공정을 진행하여 구루브(124) 아래에 정렬되는 제2게이트로서 실리사이드막(129)을 형성한다. 이때, 제1게이트 물질(123p)은 구루브(124)에 의해서만 노출되기 때문에(즉, 금속 물질(128)과 제1게이트 물질(123p)은 구루브(124) 바닥에서 접하기 때문에), 실리사이드 열처리 공정을 진행하면, 구루브(124) 아래의 제1게이트 물질과 금속 물질이 반응하고, 이에 따라, 구루브(124) 아래에 정렬되어 실리사이드막(129)이 형성된다.
이때, 실리사이드 열처리 공정을 적절히 조절하여, 실리콘 핀(109)의 측면에 형성된 제1게이트 물질은 실리사이드막으로 변환되지 않도록 한다. 즉, 실리사이드막(129)의 하부면이 캐핑 패턴(107) 상부면보다는 아래에 위치하나 실리콘 핀(109)의 상부면보다는 위쪽에 위치하도록 한다.
계속해서 미반응의 금속 물질을 제거하고, 희생절연막 패턴(126)을 제거한 한다(도 15d 참조).
다음 도 15e를 참조하여, 실리사이드막(129)을 식각 마스크로 사용하여 그것에 의해 노출된 양측의 제1게이트 물질(123pr)을 제거하여 제1게이트(125)를 형성한다.
이어서 경사이온주입 공정을 진행하여 제1게이트(125)의 수직부(123v)에 불순물 이온을 주입한다.
다음 도 16a 내지 도 16c를 참조하여, 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법을 설명한다. 본 실시예는 산화막으로서 캐핑 패턴을 형성하는 실시예에 관한 것으로서, 앞서 도 6a 내지 도 13a 및 도 6b 내지 도 13b를 참조하여 설명한 방법의 공정들과 동일한 공정들에 대해서는 자세한 설명을 생략한다.
먼저 도 16a를 참조하여, 도 6a 및 도 7a 및 도 6b 및 도 7b를 참조하여 설명한 방법과 동일하게 캐핑 패턴(107), 트렌치(111), 실리콘 핀(109) 및 질화막 라이너(115)를 형성한 후, 트렌치(111)를 채우도록 캐핑 패턴(107) 상에 상부절연막(117)을 형성한다.
다음 도 16b를 참조하여, 평탄화 공정을 진행하여 캐핑 패턴(107)의 패드 산화막(103)이 노출될 때까지, 상부절연막(117) 및 질화막 라이너(115) 및 캐핑 패턴(107)의 패드 질화막(105)을 평탄화 식각한다. 이어서 열산화 공정을 진행하여 실리콘 핀(109)의 상부를 산화시켜 산화막(107')으로 이루어진 캐핑 패턴(107')을 형성한다. 이어서 평탄화된 상부절연막의 일부분을 제거하여 그 높이가 캐핑 패턴(107')의 상부면보다 낮아지도록 한다.
여기서, 평탄화 공정은 산화막 및 질화막을 동시에 식각하며, 평탄화 시간을 조절하여 캐팽 패턴(107)의 패드 산화막(103)이 노출될 때까지 평탄화 공정을 진행한다. 공정에 따라서는 실리콘 핀(109)의 상부가 노출될 수 도 있을 것이다.
다른 방법으로, 먼저 질화막 라이너(115)를 평탄화 정지층으로 사용하여 상부절연막(117)을 평탄화 식각하고, 이어서 노출된 질화막 라이너(115)의 일부분 및 캐핑 패턴(107)의 패드 질화막(105)을 동시에 제거한 후 열산화 공정을 진행하여 실리콘 핀(109)의 상부를 산화시켜 산화막(107')으로 이루어진 캐핑 패턴(107')을 형성한 후, 상부절연막(117)을 에치백 또는 습식식각하여 그 높이를 낮출 수 도 있다.
다음 도 16c를 참조하여 질화막 라이너(115p)의 일부분을 제거하여 실리콘 핀(109)의 측면들을 노출시킨다.
후속 공정으로서 게이트 형성 공정을 진행하여 제1게이트 및 제2게이트로 이루어진 게이트를 형성한다. 이때, 도 11a 내지 도 13a를 참조하여 설명한 공정들을 진행하면 도 17에 도시된 바와 같이 금속으로 이루어진 제2게이트(127)가 형성된다. 또는 후속 공정으로 도 15a 내지 도 15e 참조하여 설명한 공정들을 진행하면 도 18에 도시된 바와 같이, 실리사이드로 이루어진 제2게이트(129)가 형성된다.
다음, 도 19a 내지 도 19e를 참조하여 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터를 형성하는 방법에 대해서 설명을 한다. 본 실시예에서는 앞서 도 6a 내지 도 13a를 참조하여 설명한 방법에서 산화막 라이너를 형성하기 전에 실리콘 핀의 바닥 측면을 감싸는 산화막을 더 형성한다.
먼저 도 19a를 참조하여 기판(101) 상에 패드 산화막(103) 및 패드 질화막(105)이 차례로 적층되어 이루어진 캐핑 패턴(107)을 형성하고 이어서 기판(101)을 식각하여 실리콘 핀(109)을 형성한다. 트렌치(111)를 채우도록 산화막(112)을 형성하여 실리콘 핀(109) 및 캐핑 패턴(107)을 덮는다.
다음 도 19b를 참조하여, 산화막(112)의 일부분을 제거하여 실리콘 핀(109)의 측면들을 노출시킨다. 이에 따라 잔존하는 산화막(112r)은 실리콘 핀(109)의 바닥 측면을 덮는다. 산화막(112)의 일부 제거는 습식식각, 에치백 공정에 의해 이루어질 수 있다. 또한 평탄화 공정 및 에치백 공정 또는 평탄화 공정 및 습식 식각 공정의 순차적 진행에 의해서 이루어질 수 있다. 이때, 평탄화 공정은 캐핑 패턴(107)을 식각 정지층으로 사용한다.
이후의 공정으로 앞서 도 8a 내지 도 13a를 참조하여 설명한 공정들이 진행된다. 간략히 설명을 하면, 도 19c를 참조하여, 산화막 라이너(113), 질화막 라이너(115) 및 상부절연막(117)을 형성한다.
다음 도 19d를 참조하여, 상부절연막(117)의 높이를 낮추고 질화막 라이너(115) 및 산화막 라이너(113)의 일부분을 제거하여 실리콘 핀(109)의 측면들을 노출시킨다. 잔존하는 질화막 라이너(115r), 산화막 라이너(113r) 및 산화막(112r)이 하부절연막(116r)을 구성한다.
다음 도 19e를 참조하여, 제1게이트 물질을 증착한 후 패터닝 공정을 진행한다. 이어서 금속물질을 증착하고 이를 패터닝하여 제2게이트(127)를 형성한다. 상기 실시예에서, 금속물질을 증착하기 전에 실리사이드막을 증착할 수 있다. 계속해서 제2게이트(127) 양측의 제1게이트 물질을 제거하여 제2게이트(127) 아래에 정렬된 제1게이트(125)를 형성한다. 후속 공정으로 경사이온주입 공정을 진행한다.
본 실시예에서도 도 15a 내지 도 15e를 참조하여 설명한 방법과 동일하게 제2게이트를 금속실리사이드막으로 형성할 수 있다. 이에 대하여는 도 20a 내지 도 20c를 참조하여 설명을 한다. 도 20a 내지 도 20c는 도 15a 내지 도 15e에서 게이트가 신장하는 방향으로 절단했을 때의 단면도이다. 도 20a를 참조하여, 도 19a 내지 도 19d를 참조하여 설명한 공정들을 진행한 후, 제1게이트 물질을 형성하고 평탄화 공정을 진행하여 제1게이트 물질(123p)이 캐핑 패턴(107) 상부면에서 소정 높이(h)를 가지도록 한다.
다음 도 20b를 참조하여, 제2게이트를 한정하는 구루브를 구비하는 희생절연막 패턴(도 15a의 126 참조)을 제1게이트 물질(123p) 상에 형성한다. 계속해서, 구루브를 채우도록 희생절연막 패턴 상에 제1게이트 물질인 폴리실리콘과 반응하여 실리사이드를 형성할 수 있는 금속 물질(128)을 형성한다.
다음 도 20c를 참조하여, 통상적인 실리사이드 열처리 공정을 진행하여 구루브 아래에 정렬되는 제2게이트로서 실리사이드막(129)을 형성한다. 계속해서 미반응의 금속 물질을 제거하고, 희생절연막 패턴을 제거한 한 후, 실리사이드막(129)에 의해 노출된 제1게이트 물질(123p)을 제거하여, 제1게이트(125)를 형성한다. 이어서 경사이온주입 공정을 진행하여 제1게이트(125)의 수직부(123v)에 불순물 이온을 주입한다.
도 21a 내지 도 21d를 참조하여, 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법을 설명한다. 본 실시예는 캐핑 패턴을 산화막으로 형성하는 것에 관한 것이다.
먼저 도 21a를 참조하여, 앞서 도 19a 및 도 19b를 참조하여 설명한 공정들을 진행하여, 패드 산화막(103) 및 패드 질화막(105)으로 이루어진 캐핑 패턴(107), 실리콘 핀(109) 및 산화막(112r)을 형성한다.
다음, 도 21b를 참조하여, 질화막 라이너(115)를 산화막(112r), 실리콘 핀(109) 및 캐핑 패턴(107) 상에 형성한다. 이어서 캐핑 패턴(107) 및 질화막 라이너(115)를 덮도록 상부절연막(117)을 형성한다.
다음 도 21c를 참조하여, 평탄화 공정을 진행하여 캐핑 패턴(107)의 패드 산화막(103)이 노출될 때까지, 상부절연막(117) 및 질화막 라이너(115) 및 캐핑 패턴(107)의 패드 질화막(105)을 평탄화 식각한다. 이어서 열산화 공정을 진행하여 실리콘 핀(109)의 상부를 산화시켜 산화막(107')으로 이루어진 캐핑 패턴(107')을 형성한다. 이어서 평탄화된 상부절연막의 일부분을 제거하여 그 높이가 캐핑 패턴(107')의 상부면보다 낮아지도록 한다.
다음 도 21d를 참조하여 질화막 라이너(115p)의 일부분을 제거하여 실리콘 핀(109)의 측면을 노출시킨다.
후속 공정으로서 게이트 형성공정을 진행하여 제1게이트(125) 및 제2게이트를 형성한다. 이때, 도 11a 내지 도 13a를 참조하여 설명한 공정들을 진행하면 도 22에 도시된 바와 같이 제2게이트(127)가 금속으로 이루어진다. 반면, 후속 공정으로 도 15a 내지 도 15e를 참조하여 설명한 공정들을 진행하면 도 23에 도시된 바와 같이, 실리사이드로 이루어진 제2게이트(129)가 형성된다.
도 4의 반도체 소자의 제조 방법에 대해서 간략히 설명을 한다. 도 19a 및 도 19b를 참조하여, 캐핑 패턴으로 보호된 실리콘 핀을 형성한 후, 실리콘 핀의 바닥 측면을 덮는 하부절연막을 형성한다. 다음, 노출된 실리콘 핀 측면상에 게이트 절연막을 형성하고, 폴리실리콘 물질을 증착하고 캐핑 패턴이 노출될 때까지 평탄화 공정을 진행한다. 이후 금속물질을 형성하고 패터닝 공정을 통해서 금속물질 및 폴리실리콘을 식각하여 제2게이트 및 제1게이트를 형성한다.
이때, 실리사이드로 이루어진 제2게이트를 형성할 경우에 있어서는 폴리실리콘을 증착한 후 이에 대한 평탄화 공정을 진행함에 있어서, 캐핑 패턴 상에 폴리실리콘이 남게 하여 후속 실리사이드 공정에서 캐핑 패턴 상에 실리사이드막이 형성되도록 한다. 이어서 이미 설명한 도 15a 내지 도 15e를 참조하여 설명한 방법과 동일한 공정을 진행하여 게이트를 완성한다. 간략하게 설명하면, 구루브를 가지는 희생산화막 패턴을 폴리실리콘막 상에 형성하고, 실리사이드 형성을 위한 금속물질을 형성한 후 실리사이드 공정을 진행하여 실리사이드막을 형성하고, 미반응 금속물질을 제거하고, 희생산화막 패턴을 제거하고, 실리사이드막을 식각 마스크로 사용하여 하부의 폴리실리콘을 식각하여 게이트를 완성한다.
이상에서는 벌크 실리콘 기판을 사용한 핀 전계효과 트랜지스터 형성 방법에 대해서 설명을 하였다. 하지만 이상에서 개시한 발명 내용으로부터 본 발명의 사상에서 벗어나지 아니하면서 소이 기판 상에 핀 전계효과 트랜지스터를 형성할 수 있음은 당업자에 있어서 자명할 것이다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 핀 전계효과 트랜지스터는 실리콘 핀 측면에 한정된 폴리실리콘으로 이루어진 제1게이트를 이용하여 채널을 용이하게 조절한다.
또한 저저항 물질로 제2게이트를 형성하며 또한 제2게이트가 제1게이트와 직접 접촉하도록 함으로써 소자 동작 속도를 향상시키고 제2게이트의 들뜸 현상을 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터를 개략적으로 도시하는 반도체 기판의 사시도이고 도 1b 및 도 1c는 각각 도 1a의 A-A' 및 B-B' 선을 따라 취한 반도체 기판의 단면도이다.
도 2 내지 도 5는 본 발명의 여러 실시예에 따른 핀 전계효과 트랜지스터들을 개략적으로 도시하는 단면도들이다.
도 6a 내지 도 13a는 본 발명의 일 실시예에 따른 도 1a의 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기 위한 반도체 기판의 사시도이다.
도 6b 내지 도 13b는 각각 도 6a 내지 도 13a에 대응하는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 게이트 도우핑 방법을 설명하기 위해서 도 1a의 일부분을 확대한 확대도이다.
도 15a 내지 도 15e는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기 위한 사시도이다.
도 16a 내지 도 16c는 본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 17 및 도 18은 각각 도 16c 이후의 공정 단계를 진행한 결과로 형성되는 핀 전계효과 트랜지스터들을 개략적으로 도시하는 단면도이다.
도 19a 내지 도 19e는 본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 20a 내지 도 20c는 본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 21a 내지 도 21d는 본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 22 및 도 23은 각각 도 21d 이후의 공정 단계를 진행한 결과로 형성되는 핀 전계효과 트랜지스터들을 개략적으로 도시하는 단면도이다.

Claims (33)

  1. 기판으로부터 위쪽으로 돌출하고 그 상면에 캐핑 패턴이 형성된 반도체 핀;
    상기 캐핑 패턴 및 반도체 핀의 양측면들에 형성된 수직부와 상기 수직부에서 옆으로 연장하는 수평부로 구성된 제1게이트;
    상기 제1게이트의 수평부 상부 및 상기 캐핑 패턴의 상에 형성되며 상기 제1게이트에 비해서 비저항이 작은 제2게이트를 포함하되,
    상기 제1게이트의 수직부 및 상기 반도체 핀 사이에 게이트 절연막이 개재하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1게이트는 도우핑된 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2게이트는 금속, 금속 실리사이드 또는 금속 실리사이드 및 금속이 차례로 적층된 구조인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 캐핑 패턴은 산화막, 질화막, 또는 산화막 및 질화막이 차례로 적층된 구조이며, 상기 게이트 절연막보다 두께가 상대적으로 더 두꺼운 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 핀의 하부를 둘러싸는 하부절연막;
    상기 반도체 핀과 일정 간격을 유지하면서 상기 제1게이트의 수직부를 둘러싸며 상기 제1게이트의 수평부의 하부면에 접촉하되, 그 상부면이 평탄한 상부절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 하부절연막은 산화막 및 질화막이 차례로 적층된 구조 또는 제1산화막, 상기 제1산화막보다 얇은 제2산화막 및 상기 제2산화막보다 두꺼운 질화막이 차례로 적층된 구조이고, 상기 상부절연막은 산화막인 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 하부절연막은 질화막 또는 산화막 및 상기 산화막보다 더 두꺼운 질화막이 차례로 적층된 구조이고, 상기 상부절연막은 산화막인 것을 특징으로 하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 캐핑 패턴은 산화막, 질화막, 또는 산화막 및 질화막이 차례로 적층된 구조이며, 상기 게이트 절연막보다 두께가 상대적으로 더 두꺼운 것을 특징으로 하는 반도체 소자.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판과 반도체 핀 사이에 위치하는 매몰 산화막;
    상기 반도체 핀의 하부를 덮도록 상기 매몰 산화막 상에 형성된 질화막;
    상기 제1게이트의 수직부의 측면 및 수평부의 하면, 그리고 상기 질화막에 의해 한정되는 영역을 채우는 산화막을 더 포함하되,
    상기 매몰 산화막에 의해 상기 반도체 핀과 상기 기판은 절연되는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 캐핑 패턴은 산화막, 질화막, 또는 산화막 및 질화막이 차례로 적층된 구조이며, 상기 게이트 절연막보다 두께가 상대적으로 더 두꺼운 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제1게이트의 수직부의 상부 및 수평부의 상부는 상기 캐핑 패턴의 상부와 동일한 높이이거나 또는 더 낮으며, 상기 반도체 핀의 상부와 동일한 높이 또는 더 높은 것을 특징으로 하는 반도체 소자.
  12. 기판으로부터 위쪽으로 돌출하고 그 상면에 캐핑 패턴이 형성된 반도체 핀;
    게이트 절연막을 사이에 두고 상기 캐핑 패턴 및 반도체 핀의 측면들을 덮는 제1게이트;
    상기 제1게이트 및 상기 캐핑 패턴의 상에 형성되며 상기 제1게이트에 비해서 비저항이 작은 제2게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제1게이트는 폴리실리콘이이고, 상기 제2게이트는 저저항의 금속, 실리사이드 또는 금속 및 실리사이드가 차례로 적층된 구조로 이루어지는 것을 특징으로 하는 반도체 소자.
  14. 위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고;
    기판 전면을 따라 질화막 라이너를 형성하고;
    상기 질화막 라이너 상에 상부절연막을 형성하고;
    상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하고;
    상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하고;
    상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키고;
    노출된 반도체 핀의 측면들 상에 게이트 절연막을 형성하고;
    상기 캐핑 패턴의 상부와 동일한 높이 또는 더 낮도록 상기 낮춰진 상부절연막 및 상기 노출된 반도체 핀의 측면들 상의 게이트 절연막 상에 제1게이트막을 형성하고;
    상기 제1게이트막보다 비저항이 낮은 제2게이트막을 상기 제1게이트막 및 캐핑 패턴 상에 형성하고;
    상기 캐핑 패턴 및 상기 제1게이트막이 노출될 때까지 상기 제2게이트막을 패터닝하여 상기 반도체 핀을 가로지르는 제2게이트를 형성하고;
    잔존하는 질화막 라이너가 노출될 때까지 상기 제2게이트 양측에 노출된 제1게이트막을 식각하여 제1게이트를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  15. 제 14 항에 있어서,
    상기 제1게이트막을 형성하는 것은,
    상기 반도체 핀의 측면들, 상기 낮춰진 상부절연막 및 상기 캐핑 패턴 상에 폴리실리콘을 형성하고;
    상기 캐핑 패턴을 평탄화 정지층으로 하여 상기 폴리실리콘을 평탄화 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  16. 제 15 항에 있어서,
    상기 제2게이트를 형성하는 것은,
    상기 제1게이트 및 상기 캐핑 패턴 상에 저저항 금속막을 형성하고;
    상기 저저항 금속막 상에 게이트 마스크를 형성하고;
    상기 게이트 마스크에 의해 노출된 금속막을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  17. 제 16 항에 있어서,
    상기 저저항 금속막을 형성하기 전에 금속실리사이드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  18. 제 15 항에 있어서,
    상기 제2게이트 양측에 노출된 제1게이트막을 식각하여 제1게이트를 형성 한 후, 상기 캐핑 패턴 및 상기 낮춰진 상부절연막을 이온주입 마스크로 사용하여 상기 반도체 핀 양측의 제1게이트에 불순물 이온을 경사주입하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  19. 제 14 항에 있어서,
    상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키는 것을 상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이 상기 캐핑 패턴보다 더 낮아지도록 하는 것 보다 먼저 진행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  20. 제 14 항에 있어서,
    위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은,
    실리콘 기판을 준비하고;
    상기 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑 패턴을 형성하고;
    상기 캐핑 패턴에 의해 노출된 실리콘 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  21. 제 20 항에 있어서,
    상기 질화막 라이너를 형성하기 전에 상기 반도체 핀의 하부 측면을 덮는 하부절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  22. 제 14 항에 있어서,
    위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은,
    소이 기판을 준비하고;
    상기 소이 기판 상에 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑 패턴을 형성하고;
    상기 소이 기판의 매몰 산화막이 노출될 때까지, 상기 캐핑 패턴에 의해 노출된 소이 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  23. 제 20 항 또는 제 22 항에 있어서,
    상기 질화막 라이너를 형성하기 전에 산화막 라이너를 형성하는 것을 더 포함하며, 상기 산화막 라이너는 상기 질화막 라이너의 일부가 제거될 때, 상기 캐핑 패턴의 패드 질화막이 식각되는 것을 보호하는 것을 특징으로 하는 반도체 소자 형성 방법.
  24. 제 20 항 또는 제 22 항에 있어서,
    상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하는 것은, 상기 캐핑 패턴의 패드 산화막이 노출될 때까지 상기 상부절연막, 라이너 질화막 및 패드 질화막을 동시에 평탄화 식각하는 것을 더 포함하고;
    상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하기 전에 열산화 공정을 진행하여 산화막으로 이루어진 캐핑 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  25. 위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고;
    기판 전면을 따라 질화막 라이너를 형성하고;
    상기 질화막 라이너 상에 상부절연막을 형성하고;
    상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하고;
    상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하고;
    상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키고;
    노출된 반도체 핀의 측면들 상에 게이트 절연막을 형성하고;
    상기 캐핑 패턴의 상부보다 더 높도록 상기 낮춰진 상부절연막 및 상기 노출된 반도체 핀의 측면들 상의 게이트 절연막 상에 폴리실리콘막을 형성하고;
    상기 폴리실리콘막 상에 상기 반도체 핀을 가로지르는 구루브를 구비하는 희생절연막을 형성하고;
    상기 구루브를 채우도록 노출된 폴리실리콘막 및 상기 희생절연막 상에 고융점 금속막을 형성하고;
    실리사이드 열처리 공정을 진행하여 상기 구루브 아래의 상기 캐핑 패턴 상의 폴리실리콘을 실리사이드막으로 변환시켜 제2게이트를 형성하고;
    실리사이드 반응에 참여하지 않은 금속막 및 희생절연막을 제거하고;
    상기 제2게이트를 식각 마스크로 하여 실시사이드 반응에 참여하지 않은 노출된 폴리실리콘을 식각하여 상기 제2게이트 아래 그리고 상기 반도체 핀 및 캐핑 패턴 측면에 잔존하는 제1게이트를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  26. 제 25 항에 있어서,
    상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키는 것을 상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하는 것 보다 먼저 진행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  27. 제 25 항에 있어서,
    위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은,
    실리콘 기판을 준비하고;
    상기 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑 패턴을 형성하고;
    상기 캐핑 패턴에 의해 노출된 실리콘 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  28. 제 27 항에 있어서,
    상기 질화막 라이너를 형성하기 전에 상기 반도체 핀의 하부 측면을 덮는 하부절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  29. 제 25 항에 있어서,
    위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은,
    소이 기판을 준비하고;
    상기 소이 기판 상에 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑 패턴을 형성하고;
    상기 소이 기판의 매몰 산화막이 노출될 때까지, 상기 캐핑 패턴에 의해 노출된 소이 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  30. 제 27 항 또는 제 29 항에 있어서,
    상기 질화막 라이너를 형성하기 전에 산화막 라이너를 형성하는 것을 더 포함하며, 상기 산화막 라이너는 상기 질화막 라이너의 일부가 제거될 때, 상기 캐핑 패턴의 패드 질화막이 식각되는 것을 보호하는 것을 특징으로 하는 반도체 소자 형성 방법.
  31. 제 27 항 또는 제 29 항에 있어서,
    상기 캐핑 패턴 상의 질화막 라이너가 노출될 때까지 상기 상부절연막을 평탄화 식각하는 것은,
    상기 캐핑 패턴의 패드 산화막이 노출될 때까지 상기 상부절연막, 라이너 질화막 및 패드 질화막을 동시에 평탄화 식각하는 것을 더 포함하고;
    상기 평탄화된 상부절연막의 일부분을 제거하여 그 높이를 상기 캐핑 패턴보다 더 낮아지도록 하기 전에 열산화 공정을 진행하여 산화막으로 이루어진 캐핑 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  32. 위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고;
    상기 반도체 핀의 전기적 격리를 위해서 상기 반도체 핀의 바닥 측면을 덮는 하부절연막을 형성하고;
    상기 하부절연막 및 캐핑 패턴에 의해 노출된 반도체 핀의 측면상에 게이트 절연막을 형성하고;
    상기 캐핑 패턴의 상부와 동일한 높이 또는 더 낮은 높이를 가지는 제1게이트막을 상기 게이트 절연막 및 상기 하부절연막 상에 형성하고;
    상기 제1게이트막보다 비저항이 낮은 제2게이트막을 상기 제1게이트막 및 캐핑 패턴 상에 형성하고;
    상기 캐핑 패턴 및 상기 제1게이트막이 노출될 때까지 상기 제2게이트막을 패터닝하여 상기 반도체 핀을 가로지르는 제2게이트를 형성하고;
    하부절연막이 노출될 때까지 상기 제2게이트 양측에 노출된 제1게이트막을 식각하여 제1게이트를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  33. 위쪽으로 돌출되며 그 상부에 캐핑 패턴이 형성된 반도체 핀을 구비하는 기판을 준비하고;
    상기 반도체 핀의 전기적 격리를 위해서 상기 반도체 핀의 바닥 측면을 덮는 하부절연막을 형성하고;
    상기 하부절연막 및 캐핑 패턴에 의해 노출된 반도체 핀의 측면상에 게이트 절연막을 형성하고;
    상기 캐핑 패턴의 상부보다 더 높은 상부면을 가지는 폴리실리콘막을 상기 캐핑 패턴, 게이트 절연막 및 하부절연막 상에 형성하고;
    상기 폴리실리콘막 상에 상기 반도체 핀을 가로지르는 구루브를 구비하는 희생절연막을 형성하고;
    상기 구루브를 채우도록 노출된 폴리실리콘막 및 상기 희생절연막 상에 고융점 금속막을 형성하고;
    실리사이드 열처리 공정을 진행하여 상기 구루브 아래의 상기 캐핑 패턴 상의 폴리실리콘을 실리사이드막으로 변환시켜 제2게이트를 형성하고;
    실리사이드 반응에 참여하지 않은 금속막 및 희생절연막을 제거하고;
    상기 제2게이트를 식각 마스크로 하여 실시사이드 반응에 참여하지 않은 노출된 폴리실리콘을 식각하여 상기 제2게이트 아래 그리고 상기 반도체 핀 측면 및 캐핑 패턴 측면에 잔존하는 제1게이트를 형성하는 것을 포함하는 반도체 소자 형성 방법.
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