KR100644019B1 - 씨모스 이미지센서 및 그 제조 방법 - Google Patents

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호원준
이경락
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Abstract

본 발명은 다운 사이징에 따른 드라이브 트랜지스터의 매칭 특성 열하를 방지하고, 드라이브 트랜지스터의 게이트에 대한 제1 메탈 콘택의 신뢰성을 확보할 수 있는 CMOS 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서, 일자 형상의 액티브 영역; 상기 액티브 영역과 교차하도록 배치된 상기 드라이브 트랜지스터의 게이트 전극; 상기 액티브 영역과 상기 게이트 전극이 서로 교차하는 영역에서 둘 사이에 위치한 차단막; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 포함하는 CMOS 이미지센서를 제공한다.
또한, 본 발명은 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 제조 방법에 있어서, 액티브 영역을 사이에 두고 분리되며 트렌치 형상을 갖는 복수의 필드 산화막을 형성하는 단계; 상기 액티브 영역의 상부에 차단막을 형성하는 단계; 상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 트렌치를 형성하는 단계; 상기 트렌치를 이루는 액티브 영역의 측벽에 게이트 산화막을 형성하는 단계; 상기 트렌치 및 상기 차단막 상에 게이트 전극을 형성하는 단계; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 형성하는 단계를 포함하는 CMOS 이미지센서 제조 방법을 제공한 다.
CMOS 이미지센서, 드라이브 트랜지스터, 차단막, FINFET, 소스 팔로워.

Description

씨모스 이미지센서 및 그 제조 방법{CMOS IMAGE SENSOR AND METHOD FOR FABRICATION THEREOF}
도 1은 하나의 단위 화소에 4개의 트랜지스터를 포함하는 CMOS 이미지센서의 단위 화소를 도시한 회로도.
도 2는 도 1의 단위화소에서 드라이브 트랜지스터를 포함하도록 개략적으로 도시한 평면도.
도 3은 본 발명의 일실시예에 따른 CMOS 이미지센서를 개략적으로 도시한 평면도.
도 4는 도 3을 P-P' 방향으로 절취한 단면도.
도 5는 본 발명의 일실시예에 따라 드라이브 트랜지스터에 적용된 FINFET를 도시한 사시도.
도 6은 FINFET의 백 바이어스 효솨를 측정한 시뮬레이션 결과를 도시한 그래프.
도 7은 FINFET의 게이트 전압에 따른 드레인 전류의 변화를 도시한 전기 특성 그래프.
도 8a 내지 도 8e는 본 발명의 일실시예에 따른 CMOS 이미지센서의 드라이브 트랜지스터 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
PD : 포토다이오드 Dx : 드라이브 트랜지스터
ACT : 액티브 영역 Tx : 트랜스퍼 트랜지스터
BL : 차단막 M1C : 제1 메탈콘택
본 발명은 CMOS 이미지센서에 관한 것으로 특히, 드라이브 트랜지스터의 백 바이어스(Back bias) 특성 열화를 방지하고 다운 사이징에 따른 문턱전압의 매칭 특성 열화를 방지할 수 있는 3Tr 또는 4Tr 구조의 단위화소를 갖는 CMOS 이미지센서의 구조 및 그 제조 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 이미지센서는 크게 전하결합소자(Charge Coupled Device; 이하 CCD라 함)와 CMOS(Complementary MOS; 이하 CMOS라 함) 이미지센서로 이루어진다.
CCD는 개개의 MOS(Metal Oxide Semiconductor) 캐패시터가 서로 매우 근접하도록 배치되어 있고, 전하 캐리어가 캐패시터에 저장되고 이송되는 방식의 소자이다.
반면, CMOS 이미지센서는 반도체의 CMOS 공정을 적용하여 하나의 단위 화소에 하나의 포토다이오드와 3개 또는 4개 등의 단위 화소 구동을 위한 트랜지스터를 포함한다. CMOS 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하며, 화소 수만큼 구동을 위한 MOS 트랜지스터들을 만들고, 이들을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있으며, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있으며, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.
도 1은 하나의 단위 화소에 4개의 트랜지스터를 포함하는 CMOS 이미지센서의 단위 화소(Unit Pixel)를 도시한 회로도이다.
도 1에 도시된 단위 화소는, 광감도(Sensitivity)를 높이고 단위 화소 간의 크로스 토크(Cross talk) 효과를 줄이기 위하여 서브미크론(Sub-micron) CMOS 에피(Epi) 공정이 적용되었다.
도 1을 참조하면, 이미지센서의 단위 화소(U/C; Unit Cell)는, PNP, PNPN 등의 구조를 이루며, 빛을 입력받아 이에 해당하는 만큼 전자-정공 쌍 즉, 광전하(Photogenerated Charge)을 형성하는 포토다이오드(PD)와, 턴-온 동작에 따라 포토 다이오드에 축적된 광전하를 플로팅 확산노드(FD)로 전달하기 위해 트랜스퍼 트랜지스터(Tx)와, 트랜스퍼 트랜지스터(Tx)의 턴-온 동작에 의해 전달된 광전하를 전달받는 플로팅 확산노드(FD)와, 리셋 신호에 따라 플로팅 확산노드(FD)를 전원전압(VDD) 레벨로 리셋시키기 위한 리셋 트랜지스터(Rx)와, 플로팅 확산노드(FD)로 부터 전달되는 광전하에 해당하는 전기 신호에 따라 턴-온되는 양이 달라지며, 이에 따라 광전하의 양에 비례하는 전기 신호를 출력하는 드라이브 트랜지스터(Dx)와, 셀렉트 신호의 제어를 받아 턴-온되며 드라이브 트랜지스터(Dx)를 통해 출력되는 단위 화소의 신호를 출력하기 위한 셀렉트 트랜지스터(Sx)를 구비하여 구성된다.
도시된 Lx는 로드 트랜지스터(Load transistor)이며, 플로팅 확산노드(FD)는 Cfd의 용량을 갖는다.
상기한 구조를 갖는 단위 화소로부터 출력(Vout)을 얻어내는 동작원리를 살펴보는 바, 이하에서는 각 트랜지스터를 Tx, Rx, Dx, Sx로 칭하며, 포토다이오드는 PD라 칭한다.
먼저, Tx, Rx, Sx를 오프 시킨다. 이때 PD는 완전한 공핍(Fully depletion) 상태이다. 집광(Integration)을 시작하여 광전하를 PD에 모은다.
Rx를 턴-온시켜 FD를 리셋(Reset) 시킨 다음, Sx를 턴-온시켜 리셋 동작 시의 단위 화소의 출력 전압(V1)을 측정한다. 이 값은 단지 FD의 직류 전위 변화(CD level shift)를 의미한다.
이어서, 적정 집광 시간 후에 Tx를 온 시켜 PD에 있는 모든 광전하를 FD로 운송시킨다. Tx를 오프 시킨다.
FD로 운송된 전하에 의한 출력 전압(V2)을 측정한다.
출력 전압(V1-V2)는 V1과 V2 사이의 차이에서 얻어진 광전하 운송의 결과이며, 이는 노이즈(Noise)가 배제된 순수 시그날 값이 된다. 이러한 방법을 CDS(Corelated Double Sampling)라고 한다.
상기한 과정을 반복한다.
도 2는 도 1의 단위화소에서 드라이브 트랜지스터를 포함하도록 개략적으로 도시한 평면도이다.
도 2를 참조하면, 라인 형태의 액티브 영역(ACT)이 형성되어 있고, 액티브 영역(ACT) 상의 셀렉트 트랜지스터(도시하지 않음)와 드라이브 트랜지스터(Dx) 영역에 P웰(도시하지 않음)이 배치되어 있으며, P웰 상에 드라이브 트랜지스터(Dx)가 배치되어 있다. 드라이브 트랜지스터(Dx)의 드레인은 전원전압(VDD)과 연결되고, 셀렉트 트랜지스터(Sx)의 소스는 출력 노드(Vout)와 연결된다. 드라이브 트랜지스터(Dx)는 P웰을 가로지르는 게이트(G)를 포함한다.
액티브 영역(ACT)의 양측에는 정방형의 포토다이오드(PD)가 배치되어 있으며, 포토다이오드(PD)의 일측에는 트랜스퍼 트랜지스터(Tx)가 배치되어 있다.
CMOS 이미지센서에서의 각각의 단위화소에는 소스 팔로워(Source follower)를 이루는 단일 증폭기가 배치되어 있으며, 이를 드라이브 트랜지스터(Dx)라 한다.드라이브 트랜지스터(Dx)는 게이트 단자와 드레인 단자를 입력 포트, 소스 단자와 드레인 단자를 출력 포트로 삼는다. 이미지센서의 경우 센싱 노드의 축적 전하를 입력 값(드라이브 트랜지스터의 게이트 전압)으로 하여 축적된 전하의 양에 따라 출력값이 가변되게 함으로써, 입사되는 빛의 양에 따라 명도 차이를 주어 최종 이미지를 구현하게 된다.
소스 팔로워의 드라이브 트랜지스터(Dx) 특성이 이미지에 커다란 영향을 주며, 특히 화소간의 드라이브 트랜지스터 매칭 특성이 중요하다.
하지만, 종래의 드라이브 트랜지스터(Dx)는 화소 사이즈 감소 추세에 따라 액티브 영역(ACT)의 폭의 감소 및 백 바이어스 효과(Back bias effect)에 의한 문턱전압(Threshold voltage) 매칭 특성이 열화될 가능성이 증가한다. 즉, 드라이브 트랜지스터(Dx)의 매칭 특성 저하로 노이즈 발생을 초래하여 궁극적으로 이미지 품질을 떨어뜨리게 된다.
즉, 도 2에서 화소의 다운 사이징에 따라 'A'의 크기가 감소하고, 액티브 영역(ACT)의 폭 'C'가 디자인 룰(Design rule)의 근거에 따라 최소 사이즈로 결정됨에 따라 매칭 특성의 열화로 문턱전압의 롤링(Rolling)이 심화된다.
또한, 포토다이오드(PD)의 사이즈 'D'가 감소함에 따라 필팩터가 감소하고, 이에 따라 이미지의 열화가 발생한다.
아울러, 제1 메탈콘택(M1C)은 게이트산화막의 신뢰성을 고려하여 필드산화막 상에서만 허용되므로, 'B' 사이즈의 존재로 인해 다운 사이징에 한계가 있게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 다운 사이징에 따른 드라이브 트랜지스터의 매칭 특성 열하를 방지하고, 드라이브 트랜 지스터의 게이트에 대한 제1 메탈 콘택의 신뢰성을 확보할 수 있는 CMOS 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서, 일자 형상의 액티브 영역; 상기 액티브 영역과 교차하도록 배치된 상기 드라이브 트랜지스터의 게이트 전극; 상기 액티브 영역과 상기 게이트 전극이 서로 교차하는 영역에서 둘 사이에 위치한 차단막; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 포함하는 CMOS 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 트랜스퍼 트랜지스터와 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서, 일자 형상의 액티브 영역; 상기 액티브 영역과 교차하도록 배치된 상기 드라이브 트랜지스터의 게이트 전극; 상기 액티브 영역과 상기 게이트 전극이 서로 교차하는 영역에서 둘 사이에 위치한 차단막; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 포함하는 CMOS 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서, 액티브 영역을 경계로 기판에 형성된 트렌치 형상의 필드 산화막; 상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 형성된 트렌치; 상기 트렌치를 이루는 액티브 영역의 측벽에 형성된 게이트 산화막; 상기 액티브 영역의 상부에 형성된 차단막; 상기 트렌치 및 상기 차단막 상에 형성된 게이트 전극; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 포함하는 CMOS 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 트랜스퍼 트랜지스터와 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서, 액티브 영역을 경계로 기판에 형성된 트렌치 형상의 필드 산화막; 상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 형성된 트렌치; 상기 트렌치를 이루는 액티브 영역의 측벽에 형성된 게이트 산화막; 상기 액티브 영역의 상부에 형성된 차단막; 상기 트렌치 및 상기 차단막 상에 형성된 게이트 전극; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 포함하는 CMOS 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 제조 방법에 있어서, 액티브 영역을 사이에 두고 분리되며 트렌치 형상을 갖는 복수의 필드 산화막을 형성하는 단계; 상기 액티브 영역의 상부에 차단막을 형성하는 단계; 상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 트렌치를 형성하는 단계; 상기 트렌치를 이루는 액티브 영역의 측벽에 게이트 산화막을 형성하는 단계; 상기 트렌치 및 상기 차단막 상에 게이트 전극을 형성하는 단계; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 형성하는 단계를 포함하는 CMOS 이미지센서 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 트랜스퍼 트랜지스터와 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 제조 방법에 있어서, 액티브 영역을 사이에 두고 분리되며 트렌치 형상을 갖는 복수의 필드 산화막을 형성하는 단계; 상기 액티브 영역의 상부에 차단막을 형성하는 단계; 상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 트렌치를 형성하는 단계; 상기 트렌치를 이루는 액티브 영역의 측벽에 게이트 산화막을 형성하는 단계; 상기 트렌치 및 상기 차단막 상에 게이트 전극을 형성하는 단계; 및 상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 형성하는 단계를 포함하는 CMOS 이미지센서 제조 방법을 제공한다.
본 발명은 소스 팔로워인 드라이브 트랜지스터를 이중 지느러미 형상의 트랜지스터 즉, FINFET로 구현하여 액티브 영역의 폭을 증가시키고, 드라이브 트랜지스터의 게이트에 대한 제1 메탈콘택을 액티브 영역에서 이루어지도록 하고, 백 바이 어스 효과를 줄여 트랜지스터의 매칭 특성을 향상시키며, 다운 사이징을 가능하게 한다.
이는 게이트 산화 전 공정까지 일반적인 CMOS 이미지센서 제조 공정으로 실시하고, 드라이브 트랜지스터의 게이트에 접속되는 제1 메탈콘택을 액티브 영역 상에서 이루어지도록 하기 위해, 드라이브 트랜지스터의 게이트를 FIN 형태로 형성하고 게이트의 중심부에서는 제1 메탈콘택 형성시 액티브 영역에 접속되는 것을 방지하기 위해 절연막을 이용하여 차단막(Blocking layer)을 형성한다. 따라서, 게이트를 FIN 구조로 형성하면서도 그 액티브 영역 상부에서 제1 메탈콘택을 이룰 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3은 본 발명의 일실시예에 따른 CMOS 이미지센서를 개략적으로 도시한 평면도이다.
도 3을 참조하면, 라인 형태의 액티브 영역(ACT)이 형성되어 있고, 액티브 영역(ACT) 상의 셀렉트 트랜지스터(도시하지 않음)와 드라이브 트랜지스터(Dx) 영역에 P웰(도시하지 않음)이 배치되어 있으며, P웰 상에 드라이브 트랜지스터(Dx)가 배치되어 있다. 드라이브 트랜지스터(Dx)의 드레인은 전원전압(VDD)과 연결되고, 셀렉트 트랜지스터의 소스는 출력 노드(Vout)와 연결된다. 드라이브 트랜지스터(Dx)는 P웰을 가로지르는 게이트(G)를 포함한다.
액티브 영역(ACT)의 양측에는 정방형의 포토다이오드(PD)가 배치되어 있으며, 포토다이오드(PD)의 일측에는 트랜스퍼 트랜지스터(Tx)가 배치되어 있다.
한편, 본 발명의 경우 드라이브 트랜지스터(Dx)의 게이트와 접속되는 제1 메탈콘택(M1C)이 액티브 영역(ACT)과 오버랩되는 영역에서 이루어진다. 이를 위해, 드라이브 트랜지스터(Dx)의 게이트(G)와 액티브 영역(ACT) 사이에는 차단막(BL)이 배치되어 있으며, 차단막(BL)은 제1 메탈콘택(M1C)이 액티브 영역(ACT)에 접속되는 것을 방지한다.
아울러, 드라이브 트랜지스터(Dx)를 FINFET로 형성함으로써, 채널 길이를 증가시킬 수 있다.
도 2와 도 3을 통해 본 발명과 종래기술을 대비한다.
먼저, 채널의 폭이 C＜a+a'의 관계를 가지므로 채널의 길이가 증가하여 문턱전압의 롤링 현상을 억제할 수 있다.
드라이브 트랜지스터(Dx)의 게이트(G) 하부에 차단막(BL)을 배치하고 이를 통해 액티브 영역과 오버랩되는 영역에서 제1 메탈콘택(M1C)을 이룰 수 있도록 함으로써, A'＜A가 가능하므로 종래에 비해 화소의 사이즈를 줄일 수 있다.
또한, 채널을 관리하는 게이트(G)가 양 측면에 존재하여 백 바이어스 효과를 억제함으로써, 문턱전압의 매칭 특성을 개선할 수 있다.
도 4는 도 3을 P-P' 방향으로 절취한 단면도이다.
도 4를 참조하면, 기판(100)에 트렌치 구조의 두개의 필드 산화막(101)이 기판(100)의 액티브 영역을 사이에 두고 양측에 분리되어 배치되어 있다. 필드 산화막(101)은 액티브 영역과 인접한 부분에서 그 일부가 식각되어 트렌치(102)가 형성되어 있다. 트렌치(102)에 의해 돌출된 형상을 갖는 액티브 영역은 그 상부에 산화막(103)와 질화막(104)이 적층된 구조의 차단막으로 덮여 있고, 트렌치(102)의 측벽에 해당하는 액티브 영역의 양 측면에는 게이트 산화막(105)이 배치되어 있다. 트렌치(102) 구조과 게이트 산화막(105) 및 차단막을 포함한 전면에 패터닝된 게이트 전극(106)이 형성되어 있으며, 액티브 영역 상에서 게이트 전극(106)과 접속되되며 차단막에 의해 액티브 영역과 절연되는 제1 메탈 콘택(107)이 배치되어 있다.
도 5는 본 발명의 일실시예에 따라 드라이브 트랜지스터에 적용된 FINFET를 도시한 사시도이다.
소자의 성능 향상과 누설 전류의 최소화를 지속하기 위해, 반도체 제조자들은 100nm 이하의 세대에 적용될 수 있는 새로운 트랜지스터 구조를 연구하기 시작했다. 가능성 있는 것 중의 하나인 FINFET는 상어 등지느러미 같이 생긴 높고 얇은 채널 모양이다. 이러한 설계에서는 지느러미의 한 면에 하나씩 두 개의 게이트가 사용되어 소자의 전환을 쉽게 해준다. FINFET는 이러한 구조 때문에 이중 게이트 MOSFET라고 불린다. CMOS 소자는 수평적으로 구성되지만, FINFET는 수직으로 구성되기 때문에 이러한 접근은 혁신적이다. 하지만 다른 이중 게이트 구조와 달리, FINFET는 표준 CMOS 공정에서 크게 벗어나지는 않는다.
여기서, 도면부호 '100'은 기판을 나타내며, 도면부호 '105'는 게이트 산화 막을 나타낸다.
도 5의 구성을 갖는 FINFET는 웨이퍼 코스트가 낮고(Low wafer cost), 디펙트 밀도가 낮으며(Low defect density), 백 바이어스가 없고(No back bias), 기판으로의 높은 열전달율(High heat transfer rate)와 높은 공정 호완성(High process compatibility)을 갖는다.
도 6은 FINFET의 백 바이어스 효솨를 측정한 시뮬레이션 결과를 도시한 그래프이며, 도 7은 FINFET의 게이트 전압에 따른 드레인 전류의 변화를 도시한 전기 특성 그래프이다.
도 6 및 도 7을 참조하면, 주어진 백 바이어스에서 문턱전압(VT)이 증가하지 않는 것을 확인할 수 있다.
도 8a 내지 도 8e는 본 발명의 일실시예에 따른 CMOS 이미지센서의 드라이브 트랜지스터 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 드라이브 트랜지스터 형성 공정을 살펴본다.
도 8a에 도시된 바와 같이, 기판(10)에 국부적으로 트렌치 형상의 필드 산화막(11)을 형성한다.
필드 산화막(11)은 기판(10)이 식각되어 형성된 트렌치 부분에 산화막이 매립되고 평탄화된 구조를 이루고 있다. 필드 산화막(11) 사이는 소자가 형성되는 액티브 영역으로 도면부호 'A'는 FINFET인 드라이브 트랜지스터의 게이트 형성 영역을 나타내며, 도면부호 'B'는 포토다이오드 형성 영역을 나타낸다.
필드 산화막(11)이 형성된 전면에 차단막으로 사용될 산화막(12)과 질화막(13)을 차례로 형성한다.
차단막은 드라이브 트랜지스터의 게이트에서 제1 메탈콘택이 이루어지는 액티브 영역 중 'A' 영역에서, 액티브 영역과 제1 메탈콘택이 접촉되지 않도록 하기 위한 것이다.
여기서는, 차단막으로 산화막(12)과 질화막(13)이 적층된 구조를 그 예롤 하였으나, 이외에도 산화막과 질화막의 단독 구조나 이들의 3중 이상의 구조도 적용이 가능하다.
차단막은 토폴로지(Topology)와 외부 전압 스트레스에 영향을 받지 않도록 10Å ∼ 1000Å 정도의 두께로 형성하는 것이 바람직하다.
도 8b에 도시된 바와 같이, 포토리소그라피 공정을 실시하여 드라이브 트랜지스터의 게이트를 정의하기 위한 포토레지스트 패턴(도시하지 않음)을 형성하는 바, 포토레지스트 패턴은 'A'의 액티브 영역(또는 바로 그 인접 영역까지)만을 정의하도록 한다.
포토레지스트 패턴을 식각마스크로 차단막을 선택적으로 실시함으로써, 게이트 형성 영역을 정의한다.
정의된 게이트 영역 주변의 필드 산화막(11)의 일부를 노출시키는 포토레지스트 패턴(15)을 형성한다.
게이트 영역 주변에서 일부 노출된 필드 산화막(11) 상부 영역(16)은 FINFET를 이루기 위한 채널이 형성되는 영역이다.
도 8c에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각마스크로 필드 산화막(11)을 식각하여 정의된 드라이브 트랜지스터의 게이트 영역 주변의 필드 산화막(11)을 일부 식각하여 기판(10)의 액티브 영역 측면으로부터 필드 산화막(11)의 일부 영역까지 확장된 트렌치(17)를 형성한다.
이 때, 트렌치(17)가 형성되는 영역은 적용되는 디자인 룰에 따라 허용된 인접 포토다이오드의 액티브 영역과 게이트 영역 간의 최소 스페이스(Space) 까지로 한다. 식각 시에는 습식 또는 건식 방식을 이용하며, 식각 깊이는 채널의 형성 깊이로 한다. 포토레지스트 패턴(15)을 제거한다.
도 8d에 도시된 바와 같이, 산화(Oxidation) 공정을 실시하여 트렌치(17) 형성에 따라 노출된 기판(10)의 액티브 영역의 측면에 실리콘 산화막(18)을 형성한다.
실리콘 산화막(18)은 게이트 산화막으로서 채널이 형성되는 영역이다. FINFET의 채널부가 필드 산화막(11)의 측벽에 형성되므로, 게이트 산화 공정시 액티브 영역의 상부와 측벽에 동일하게 성장되도록 한다.
전면에 게이트 형성용 전도막을 증착한 다음, 선택적으로 식각함으로써 게이트 전극(19)을 형성한다.
게이트 전극(19)은 트렌치(17)가 형성된 필드 산화막(11) 상부까지 확장되도록 한다. 게이트 전극(19)용 전도막은 폴리실리콘이나 텅스텐 등을 포함한다.
이어서, 도면에 도시되지는 않았지만 소스/드레인 형성 등의 통상의 트랜지스터 형성 공정과 층간절연막 형성 공정을 실시한 다음, 드라이브 트랜지스터의 게 이트 전극(19)과 전기적으로 접속되는 제1 메탈콘택(20)을 형성한다.
이 때, 게이트 전극(19) 하부에 차단막이 존재하므로 액티브 영역 상에서 제1 메탈콘택(20)이 이루어지더라도 액티브 영역과 제1 메탈콘택(20)은 단락되지 않는다.
전술한 바와 같이 이루어지는 본 발명은, 소스 팔로워인 CMOS 이미지센서의 드라이브 트랜지스터를 FINFET로 구현하여 액티브 영역의 폭을 증가시키고, 드라이브 트랜지스터의 게이트에 대한 제1 메탈콘택을 액티브 영역에서 이루어지도록 하고, 백 바이어스 효과를 줄여 트랜지스터의 매칭 특성을 향상시키며, 다운 사이징을 가능하게 함을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 상기한 실시예에서는 CMOS 이미지센서의 드라이브 트랜지스터를 FINFET로 구현하는 것을 그 예로 하였으나, 드라이브 트랜지스터 외의 다른 트랜지스터들을 FINFET로 구현하는 것이 가능할 것이다.
상술한 본 발명은, 백 바이어스 효과를 줄여 트랜지스터의 매칭 특성을 향상시키고 다운 사이징을 가능하게 함으로써, 칩 사이즈의 감소에 따른 넷 다이(Net die)의 증가와 초소형 이미지센서의 구현이 가능하도록 하는 효과가 있다.

Claims (12)

  1. 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서,
    일자 형상의 액티브 영역;
    상기 액티브 영역과 교차하도록 배치된 상기 드라이브 트랜지스터의 게이트 전극;
    상기 액티브 영역과 상기 게이트 전극이 서로 교차하는 영역에서 둘 사이에 위치한 차단막; 및
    상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택
    을 포함하는 CMOS 이미지센서.
  2. 트랜스퍼 트랜지스터와 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서,
    일자 형상의 액티브 영역;
    상기 액티브 영역과 교차하도록 배치된 상기 드라이브 트랜지스터의 게이트 전극;
    상기 액티브 영역과 상기 게이트 전극이 서로 교차하는 영역에서 둘 사이에 위치한 차단막; 및
    상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택
    을 포함하는 CMOS 이미지센서.
  3. 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서,
    액티브 영역을 경계로 기판에 형성된 트렌치 형상의 필드 산화막;
    상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 형성된 트렌치;
    상기 트렌치를 이루는 액티브 영역의 측벽에 형성된 게이트 산화막;
    상기 액티브 영역의 상부에 형성된 차단막;
    상기 트렌치 및 상기 차단막 상에 형성된 게이트 전극; 및
    상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택
    을 포함하는 CMOS 이미지센서.
  4. 트랜스퍼 트랜지스터와 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트 랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 있어서,
    액티브 영역을 경계로 기판에 형성된 트렌치 형상의 필드 산화막;
    상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 형성된 트렌치;
    상기 트렌치를 이루는 액티브 영역의 측벽에 형성된 게이트 산화막;
    상기 액티브 영역의 상부에 형성된 차단막;
    상기 트렌치 및 상기 차단막 상에 형성된 게이트 전극; 및
    상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택
    을 포함하는 CMOS 이미지센서.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 차단막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 CMOS 이미지센서.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 차단막은 10Å 내지 1000Å의 두께인 것을 특징으로 하는 CMOS 이미지센서.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 드라이브 트랜지스터의 게이트 전극인 것을 특징으로 하는 CMOS 이미지센서.
  8. 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 제조 방법에 있어서,
    액티브 영역을 사이에 두고 분리되며 트렌치 형상을 갖는 복수의 필드 산화막을 형성하는 단계;
    상기 액티브 영역의 상부에 차단막을 형성하는 단계;
    상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 트렌치를 형성하는 단계;
    상기 트렌치를 이루는 액티브 영역의 측벽에 게이트 산화막을 형성하는 단계;
    상기 트렌치 및 상기 차단막 상에 게이트 전극을 형성하는 단계; 및
    상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 형성하는 단계
    를 포함하는 CMOS 이미지센서 제조 방법.
  9. 트랜스퍼 트랜지스터와 리셋 트랜지스터와 셀렉트 트랜지스터와 드라이브 트랜지스터 및 포토다이오드를 포함하는 CMOS 이미지센서 제조 방법에 있어서,
    액티브 영역을 사이에 두고 분리되며 트렌치 형상을 갖는 복수의 필드 산화막을 형성하는 단계;
    상기 액티브 영역의 상부에 차단막을 형성하는 단계;
    상기 액티브 영역으로부터 상기 필드 산화막의 일부까지 소정의 깊이로 트렌치를 형성하는 단계;
    상기 트렌치를 이루는 액티브 영역의 측벽에 게이트 산화막을 형성하는 단계;
    상기 트렌치 및 상기 차단막 상에 게이트 전극을 형성하는 단계; 및
    상기 차단막에 의해 상기 기판의 액티브 영역과의 전기적 단락이 방지되며 상기 게이트 전극과 전기적으로 접속된 메탈콘택을 형성하는 단계
    를 포함하는 CMOS 이미지센서 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 차단막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 차단막을 10Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 게이트 전극은 상기 드라이브 트랜지스터의 게이트 전극인 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
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