JP5605975B2 - 半導体装置及びその製造方法、並びに、データ処理システム - Google Patents

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Description

本発明は、半導体装置及びその製造方法、並びに、データ処理システムに関し、更に詳しくは、半導体装置におけるトランジスタの構成及びその形成方法、並びに、半導体装置を含んで構成されるＤＲＡＭ装置を有するデータ処理システムに関する。
半導体装置の集積度向上は、これまで主にトランジスタの微細化によって実現されてきた。しかしながら、プレーナ型である通常のトランジスタにおいては、微細化が進行すればするほど必然的にゲート長が短くなる。ゲート長が短くなると、短チャネル効果によってサブスレッショルド電流が増大するため、これを防止するためには、チャネル領域の不純物濃度を高めるなどの対策が必要となる。
しかしながら、チャネル領域の不純物濃度を高めると、接合リークが増大するという問題が生じる。接合リークは、ロジック系の回路に使用するトランジスタでは大きな問題とならないが、ＤＲＡＭ（Dynamic Random Access Memory）メモリセルに使用するトランジスタにおいては、リフレッシュ特性を著しく悪化させる原因となる。このため、特にＤＲＡＭのメモリセルトランジスタに対しては、短チャネル効果を防止する方法としてチャネル領域の不純物濃度を高めることは適切ではない。
チャネル領域の不純物濃度を高めることなく短チャネル効果を抑制する技術として、プレーナ型のようにトランジスタを２次元的に形成するのではなく、トランジスタを３次元的に形成する技術が提案されている。
３次元トランジスタの一つとして、フィン型トランジスタが知られている。フィン型トランジスタは、半導体基板に対して垂直に形成されたフィン状の活性領域を有しており、フィンの上面及び両側面を覆うようにゲート電極が形成される。これにより、実効的なチャネル幅が大きくなることから、オン電流を十分に確保することが可能になる。また、ゲート電極がフィンの上面及び両側面を覆っていることから、優れたゲートコントロール性を有しており、このため短チャネル効果についても効果的に抑制できる。更に、チャネル幅を狭めることでチャネル領域を完全に空乏化させることができるため、サブスレッショールド特性の向上やオフリーク電流の低減が期待される。
フィン型トランジスタについては、例えば特許文献１〜３に記載されている。
特開平５−２１８４１５号公報 特開２００２−１１８２５５号公報 特開２００５−１５０７４２号公報
しかしながら、フィン型トランジスタにおいても、構造によってはゲート容量が増大する問題がある。フィン型トランジスタにおいてゲート容量を低減するためには、３次元的に加工された半導体基板上を這うようにゲート電極を形成するのではなく、例えば特許文献２の図２０や図６８、或いは特許文献３に記載されているように、フィン状の活性領域を取り囲むように素子分離領域を設け、ゲート電極が形成される面を平坦化することが好ましいと考えられる。ところが、このような構造を採用すると、ゲート電極の両側に形成するソース／ドレイン拡散層を制御性良く形成できない問題が生じる。
図２０を参照して、上記問題を説明する。図２０（ａ）はフィントランジスタの斜視図を、図２０（ｂ）は図２０（ａ）のＸ方向断面図を、図２０（ｃ）は図２０（ａ）のＹ方向断面図を各々示している。図２０（ａ）を参照すると、シリコン基板（半導体基板）１０表面に、素子分離領域１１に囲まれたフィン状の活性領域１２が形成されている。活性領域１２の一部を横切るようにゲート電極１３が形成され、ゲート電極１３は活性領域１２の上面１２ａに対向する電極と活性領域１２の側壁に形成された側壁電極１４ａ及び１４ｂとで構成されている。ゲート電極１３及び側壁電極１４ａ及び１４ｂの内側に位置する活性領域１２がトランジスタのチャネル領域１２ｂとなる。ゲート電極１３の両側には、ドレイン２０及びソース２１が形成される。
図２０（ｂ）を参照すると、素子分離領域１１に接してスリット１８及び１９が形成されている。スリット１８及び１９は、ゲート電極の一部となる多結晶シリコン膜（ポリシリコン膜）１４で埋め込まれ、側壁電極１４ａ及び１４ｂを形成している。活性領域上面１２ａ、及び側面１８ａ、１９ａの３面で構成されるフィン状チャネル領域１２ｂが形成される。ゲート電極１３は多結晶シリコン膜１４とその上に形成される金属膜１５で構成される。金属膜１５の上にはカバー絶縁膜１６が形成されている。ゲート電極の大部分は、厚い絶縁膜からなる素子分離領域１１の上面に位置するのでゲート容量が低減できる。
図２０（ｃ）を参照すると、活性領域１２上に図示しないゲート絶縁膜を介して、多結晶シリコン膜１４と金属膜１５からなるゲート電極１３とカバー絶縁膜１６が形成され、更にサイドウオール絶縁膜１７が形成されている。カバー絶縁膜１６及びサイドウオール絶縁膜１７をマスクとして不純物のイオン注入を行い、ドレイン２０、ソース２１が活性領域１２の表面近傍に導入される。この状態で（ｂ）図に示したスリットの深さＨに対応するようにドレイン２０及びソース２１を接合位置２０ｃ及び２１ｃの深さまで不純物を熱拡散させると、不純物はゲート電極１３の下方にも拡散する。その結果、実効チャネル長Ｌ１が短くなり所定の閾値電圧を確保できず、所望のトランジスタ特性が得られなくなる問題が発生する。
特許文献１には、活性領域を厚い素子分離領域で囲むことなく、側壁を露出させた状態で斜めイオン注入を用いて活性領域の側壁にも不純物を導入してソース／ドレイン拡散層を形成する方法が開示されている。しかし、特許文献１の図３に記載されているように、導入できる不純物領域の深さは隣接する壁の位置、すなわちスリットの幅で拘束される。従って、不純物領域を深く形成するためにはスリット幅を減少させることが出来ないことから、微細化は困難となる。また、図２０に示した電極構造を活性領域が形成する段差に倣って形成するのは、段差部分でのエッチング残りが多発し、極めて困難である。
本発明は、上記に鑑み、トランジスタを有する半導体装置及びその製造方法において、チャネル長が短くなることを防止しつつ、ソース／ドレイン拡散層を深さ方向に拡大できる半導体装置及びその製造方法、並びに、半導体装置を含んで構成されるＤＲＡＭ装置を有するデータ処理システムを提供することを目的とする。
上記目的を達成するため、本発明の半導体装置は、
素子分離領域に囲まれた活性領域と、該活性領域を横切るゲート電極と、該ゲート電極の両側に位置し前記活性領域内に形成されるソース／ドレイン拡散層とを備え、
前記ソース／ドレイン拡散層が、前記活性領域内に埋め込まれた不純物含有プラグから拡散した不純物によって形成された不純物拡散層から成ることを特徴とする。
本発明の第１の視点に係る半導体装置の製造方法は、
半導体基板の表面部分に、素子分離領域に囲まれた活性領域を形成するステップと、
前記活性領域上に、該活性領域を横切るゲート電極を形成するステップと、
前記ゲート電極の両側の活性領域内に、不純物含有プラグを埋め込むステップと、
前記不純物含有プラグから、該不純物含有プラグに隣接する活性領域内に不純物を拡散して、ソース／ドレイン拡散層を形成するステップと、を有することを特徴とする。
本発明の第２の視点に係る半導体装置の製造方法は、
半導体基板の表面部分に、素子分離領域に囲まれ、規則的に配列された複数の擬似活性領域を形成するステップと、
前記素子分離領域に内接する擬似活性領域の部分にスリットを形成し、該スリットより内側の前記擬似活性領域の部分を前記活性領域とするステップと、
前記活性領域上に、該活性領域を横切るゲート電極を形成すると共に、前記ゲート電極と交差する前記スリットの第１の領域を前記ゲート電極の一部として形成するステップと、
前記ゲート電極の側壁にサイドウオール絶縁膜を形成すると共に、前記スリットの第１領域以外の部分に前記サイドウオール絶縁膜と同じ絶縁膜を埋設するステップと、
前記ゲート電極の両側部分で前記活性領域の表面を露出させるコンタクトホールを有し、前記ゲート電極を覆う層間絶縁膜を形成するステップと、
前記コンタクトホールに連続するプラグホールを前記活性領域内に形成するステップと、
前記コンタクトホールおよび前記プラグホール内に、不純物含有シリコン膜を埋め込むステップと、
前記不純物含有シリコン膜から、前記コンタクトホールに隣接する活性領域の部分に不純物を拡散させてソース／ドレイン拡散層を形成するステップと、を有することを特徴とする。
本発明のＤＲＡＭ装置は、本発明の半導体装置を含んで構成されることを特徴とする。
本発明のデータ処理システムは、本発明のＤＲＡＭ装置を含んで構成されることを特徴とする。
本発明の半導体装置によれば、活性領域内に埋め込まれた不純物含有プラグの深さ分だけ、ソース／ドレイン拡散層を深さ方向に拡大できる。この場合、不純物の拡散距離を相対的に小さく設定できるので、チャネル長が短くなることを防止できる。従って、チャネル長が短くなることを防止しつつ、ソース／ドレイン拡散層を深さ方向に拡大できる。更に、ソース／ドレイン拡散層の形成に際して不純物の注入を行う必要がないので、半導体基板へのダメージを防止して、接合リーク電流を低減できる。
以下、添付図面を参照しながら、本発明の実施例について説明する。図１は、本発明の第１実施例によるＤＲＡＭメモリセルの主要部の構造を説明するための模式的な平面図である。図１の平面図においては、各構成パターンの平面的位置関係が明確となるように、下層パターンが透けて見えるように記載している。なお、ＭＯＳトランジスタでは、ソース拡散層がドレイン拡散層に、またドレイン拡散層がソース拡散層になり得るので、分離記載すべきものではないが、以下の説明では、便宜上ソース拡散層とドレイン拡散層は分離して記載してある。
図１に示すように、本実施例によるＤＲＡＭのメモリセルは、規則的に配列された複数の活性領域１２ｃを横切るようにワード配線を兼ねる複数のゲート電極１３（１３ａ，１３ｂ）が等間隔に配置され、ワード配線に垂直な方向に複数のビット線２４が等間隔に配置される。一つの活性領域１２ｃに注目すると、素子分離領域１１に囲まれた擬似活性領域１２ｄが区画され、擬似活性領域１２ｄの区画に内接して設けたスリットの内側がシリコン基板からなる活性領域１２ｃとなる。スリット及び活性領域１２ｃは、その長手方向（Ｃ−Ｃ、Ｄ−Ｄ方向）が第１の方向に延在し、ゲート電極１３は第１の方向とは異なる第２の方向（Ａ−Ａ、Ｂ−Ｂ方向）に延在している。
図中Ａ−Ａ部分に注目すると、フィン型トランジスタが構成されている。活性領域１２ｃを囲むスリットの内、第１の領域となるゲート電極の下に位置するスリットはゲート電極で埋め込まれ、２つの側壁電極１４ａ，１４ｂを構成している。第１の領域、すなわち側壁電極１４ａ，１４ｂはＡ−Ａ方向に並んで設けられている。側壁電極１４ａ，１４ｂで挟まれた活性領域１２ｃがフィン状のチャネル領域１２ｂとなる。第１の領域以外の、第２の領域となるスリットは絶縁膜２３で埋設されている。
図１では、複数の活性領域１２ｃを２本のゲート電極１３ａ，１３ｂが横切る態様を示している。これは、本発明をＤＲＡＭのメモリセルトランジスタに適用した場合の構造であり、本発明がこれに限定されるものではない。従って、活性領域１２ｃを横切るゲート電極１３の数は、１本であっても構わないし、３本以上であっても構わない。各々のゲート電極には両側壁にサイドウオール絶縁膜１７が設けられる。前記絶縁膜２３は、サイドウオール絶縁膜１７と同じ絶縁膜で構成される。また、活性領域１２ｃの長手方向の両端及び中央にはメモリセルコンタクトホール２２ａ，２２ｂが位置し、その内部にソース拡散層２０、ドレイン拡散層２１が設けられる。ソース拡散層２０上には後述するキャパシタが接続され、ドレイン拡散層２１上には等間隔に並列配置されたビット線２４が接続される。
本実施例では、擬似活性領域１２ｄの周辺に位置するスリットのうち、ゲート電極１３で埋め込まれる第１の領域と第１の領域以外の第２の領域があり、第２の領域は全て絶縁膜２３で埋め込まれている。従って、第１の領域のスリットを埋めたゲート電極の側壁電極１４ａ，１４ｂの側面とソース／ドレイン拡散層の側面が対向することがない。その結果、ゲート電極とソース／ドレイン拡散層間に形成される寄生容量が低減されるのでメモリ動作の高速化が可能となる。更に、ゲート電極とソース／ドレイン拡散層間の電界強度が緩和されるのでＧＩＤＬ（Gate Induced Drain Leakage-current）を低減することが可能となる。また、スリットを擬似活性領域１２ｄの全周に渡って形成しているので、制限された領域にスリットを形成した場合、後で形成するゲート電極との合わせズレの問題が生じない。
図２は、図１に示すＣ−Ｃ点線で示した位置に対応する断面図である。シリコン基板１０には、活性領域１２ｃを区画する素子分離領域１１が設けられている。活性領域１２ｃと素子分離領域１１の間には、絶縁膜２３で埋設されたスリットが設けられている。活性領域１２ｃの表面にはゲート絶縁膜２５を介して、第１の導電材料１４と第２の導電材料１５からなるゲート電極１３ａ，１３ｂが設けられている。ゲート電極１３の上にはカバー絶縁膜１６が設けられ、側壁にはサイドウオール絶縁膜１７が設けられている。カバー絶縁膜１６上には層間絶縁膜２６が設けられ、ゲート電極１３の間の位置にメモリセルコンタクトホール２２ａ，２２ｂが設けられる。
更に、メモリセルコンタクトホール２２ａ，２２ｂに連続して活性領域１２ｃのシリコン基板内に埋め込みプラグホール２２ｃが設けられる。埋め込みプラグホール２２ｃを含むメモリセルコンタクトホール２２ａ，２２ｂは、導電材料で埋め込まれ、メモリセルコンタクトプラグ２０ａ，２１ａが設けられる。メモリセルコンタクトプラグ２０ａ，２１ａは、埋め込みプラグホール２２ｃ内で、柱状埋め込みプラグ２０ｂ，２１ｂを構成する。
柱状埋め込みプラグ２０ｂ，２１ｂの周囲には、ソース拡散層２０、ドレイン拡散層２１が設けられる。ソース拡散層２０、ドレイン拡散層２１の底面はスリットの深さＨよりも深くならないように設けられる。層間絶縁膜２６及びメモリセルコンタクトプラグ２０ａ，２１ａの上に層間絶縁膜２７が設けられ、メモリセルコンタクトプラグ２１ａ上にビット線コンタクトプラグ２８及びビット線２４が設けられる。ビット線２４を覆うように層間絶縁膜２９が設けられ、メモリセルコンタクトプラグ２０ａ上に容量コンタクトプラグ３０が設けられる。シリンダ絶縁膜３１を設け、シリンダホール３２の内面に下部電極３３、容量絶縁膜３４、上部電極３５からなるキャパシタが設けられる。更に、図には示していないが、必要な配線層を上層に設けてＤＲＡＭメモリセルの基本構造が構成される。
本実施例では、図２に示すように、活性領域１２ｃのシリコン基板内に設けた柱状埋め込みプラグ２０ｂ，２１ｂの周囲にソース／ドレイン拡散層２０，２１を設けている。柱状埋め込みプラグ２０ｂ，２１ｂは、活性領域１２ｃの表面に対して垂直に設けられているので、ソース／ドレイン拡散層２０，２１も活性領域１２ｃの表面に対して垂直な端面を有する。また、柱状埋め込みプラグ２０ｂ，２１ｂがフィン状チャネル領域１２ｂに対向する面の形状は、図１に示したようにサイドウオール絶縁膜１７の直線で規定されるので、ソース／ドレイン拡散層２０，２１の端面もゲート電極１３の延在方向である第２の方向に対して平行な平面で構成される。従って、図２に示したように、チャネル長Ｌ２は深さ方向に一定とすることができ、ソース／ドレイン拡散層２０，２１がチャネル領域１２ｂ内まで侵入してトランジスタの動作特性を変動させることがない。
次に、本実施例による半導体装置の製造方法について説明する。
図３〜図１６は、本実施例による半導体装置の製造方法を説明するための工程図であり、何れも（ａ）は略平面図、（ｂ）は各図の（ａ）に示すＡ−Ａ線に沿った略断面図、（ｃ）は各図の（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｄ）は各図の（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｅ）は各図の（ａ）に示すＤ−Ｄ線に沿った略断面図である。各図共に図１に示した複数の活性領域の一つを抜き出して示している。
先ず、図３（ａ）〜（ｅ）に示すように、シリコン基板１０上に、パッド酸化膜を形成した後、厚さ約１５０ｎｍの窒化シリコン膜３６をＣＶＤ（Chemical Vapor Deposition）法により形成する。次に、周知のフォトリソグラフィー技術を用いて、窒化シリコン膜３６をパターニングし、擬似活性領域１２ｄ形成用のハードマスクを形成する。次いで、窒化シリコン膜３６をマスクとしてシリコン基板１０をドライエッチングし、深さ約２００ｎｍのＳＴＩ（Shallow Trench Isolation）用のトレンチ３７を形成する。これにより擬似活性領域１２ｄが形成される。ここでは、ハードマスクのＣ−Ｃ方向（長辺）のサイズを３５０ｎｍ、直交する方向（短辺）のサイズを７０ｎｍとした。このサイズは、最小加工寸法（Ｆ）で示されるＦ７０で製造されるギガビット級のＤＲＡＭメモリセルに相当する。なお、この段階で窒化シリコン膜３６も上面が５０ｎｍ程度削られる。
続いて、図４（ａ）〜（ｅ）に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法により、トレンチ３７内を含む全面に厚さ約４００ｎｍの酸化シリコン膜を形成する。その後、窒化シリコン膜３６をストッパとして、酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨し、素子分離領域１１を形成する。
続いて、図５（ａ）〜（ｅ）に示すように、窒化シリコン膜３６を約１６０℃の熱リン酸（Ｈ３ＰＯ４）によるウェットエッチングにより除去し、更に、フッ酸（ＨＦ）含有溶液によりパッド酸化膜を除去する。これにより、素子分離領域１１が擬似活性領域１２ｄ表面より突き出した状態となり、素子分離領域１１と擬似活性領域１２ｄとの間には段差が生じる。段差の高さは、１００ｎｍ以下とすることが好ましい。
次に、図６（ａ）〜（ｅ）に示すように、全面に厚さ２０ｎｍの窒化シリコン膜３８を形成する。その後、厚さ５０ｎｍの酸化シリコン膜３９を形成し、窒化シリコン膜３８をストッパーとして酸化シリコン膜３９をＣＭＰ法により研磨除去する。（ｂ）Ａ−Ａ断面、（ｃ）Ｂ−Ｂ断面を参照すると、幅７０ｎｍの擬似活性領域１２ｄに厚さ２０ｎｍの窒化シリコン膜を形成した段階で、中央部分には幅３０ｎｍの溝が形成される。形成された溝の幅が３０ｎｍなので厚さ５０ｎｍの酸化シリコン膜３９を形成すると溝は完全に酸化シリコン膜３９で埋められる。（ａ）の平面図に示すように、酸化シリコン膜３９で埋められた溝の側壁が活性領域１２ｃの区画を形成する。なお、窒化シリコン膜３８の厚さとしては、擬似活性領域１２ｄの短辺の幅の半分以下に設定する必要があり、例えば約１０〜２５ｎｍに設定される。
続いて、図７（ａ）〜（ｅ）に示すように、窒化シリコン膜３８をドライエッチングにより選択的に全面エッチバックし、擬似活性領域１２ｄの区画と活性領域１２ｃの区画の間に開口４０を形成する。開口４０の幅は窒化シリコン膜３８の厚さで決定される。これにより、開口の底に擬似活性領域１２ｄの表面が露出する。また、素子分離領域１１の表面も露出する。
次に、図８（ａ）〜（ｅ）に示すように、酸化シリコン膜３９及び素子分離領域１１の酸化シリコン膜をマスクとして、開口４０内に表面が露出している擬似活性領域１２ｄのシリコン基板を選択的にドライエッチングし、スリット４１を形成する。スリット４１の深さは１００ｎｍとする。スリット４１の深さは、トランジスタに要求される特性に応じて変更することができる。スリット４１を設けることにより、スリット４１の内側にフィン状の活性領域１２ｃが形成される。
次に、図９（ａ）〜（ｅ）に示すように、ゲート絶縁膜２５を形成する。先ず、酸化シリコン膜３９をドライエッチング法によりエッチバックして除去し、その後、熱リン酸により窒化シリコン膜３８を除去する。酸化シリコン膜３９のドライエッチングでは、オクタフロロシクロブタン（Ｃ４Ｆ８）やオクタフロロシクロペンタン（Ｃ５Ｆ８）をエッチングガスとして用いる。これらのエッチングガスでは、酸化シリコン膜に対するシリコンのエッチング速度を１／２０に維持することができる。
この段階では、酸化シリコン膜の残存膜厚は７０ｎｍ程度となっている。厚さ７０ｎｍの酸化シリコン膜３９をエッチングする間にスリット４１底面のシリコンがエッチングされる厚さは３．５ｎｍ程度であり、実質的に問題とならない。また、スリット内部をホトレジストなどの保護材料で保護しておいて酸化シリコン膜３９をエッチバックしてもよい。なお、スリット内に保護材料を形成する場合は、露出しているシリコン表面に厚さ数ｎｍの犠牲酸化膜を形成しておくことが望ましい。この段階では、素子分離領域１１の上面は活性領域１２ｃの表面とほぼ等しい高さにある。
熱リン酸で窒化シリコン膜３８を除去した後、一旦、犠牲酸化膜を形成し、更にそれを除去する。その後、熱酸化法により厚さ約６ｎｍのシリコン酸化膜（ゲート絶縁膜）２５を形成する。これにより、フィン状を有する活性領域１２ｃの上面及びスリット４１の内面は、ゲート絶縁膜２５によって覆われる。
次に、図１０（ａ）〜（ｅ）に示すように、ゲート電極１３の第１の導電材料となる厚さ約５０ｎｍのリン（Ｐ）を含有するドープドポリシリコン（ＤＯＰＯＳ）膜１４ｃを形成し、これによってスリット４１の内部を埋め込む。ＤＯＰＯＳ膜１４ｃはモノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとするＣＶＤ法により形成する。更に、ＤＯＰＯＳ膜１４ｃの上に、ゲート電極１３の第２の導電材料となる厚さ７０ｎｍのタングステン膜１５ａをスパッタ法により形成し、更に、厚さ１４０ｎｍの窒化シリコン膜と厚さ８０ｎｍの酸化シリコン膜の積層膜からなるカバー絶縁膜１６ａをプラズマＣＶＤ法により形成する。タングステン膜１５ａを形成する前に、タングステンシリサイド及び窒化タングステン膜を形成して、タングステン１５ａとＤＯＰＯＳの反応を防止することが望ましい。その後、リソグラフィ法によりゲート電極１３を形成すべき領域を覆うホトレジスト４２のゲート電極パターンを形成する。
次に、図１１（ａ）〜（ｅ）に示すように、ホトレジスト４２をマスクとしてカバー絶縁膜１６ａをパターニングすることにより、ハードマスク１６を形成する。更に、このハードマスク１６を用いてタングステン膜１５ａ及びＤＯＰＯＳ膜１４ｃをパターニングすることにより、ＤＯＰＯＳ膜１４及びタングステン膜１５からなるゲート電極１３ａ，１３ｂを形成する。
ＤＯＰＯＳ膜１４のパターニングにおいては、オーバーエッチングを行う。これにより、スリット４１に埋め込まれたＤＯＰＯＳ膜１４のうち、ゲート電極１３ａ，１３ｂに覆われていない領域のＤＯＰＯＳ膜１４が除去される。その結果、スリット４１には、ゲート電極１３に覆われていない領域において再びスリット４１が形成される。この時、活性領域１２ｃの表面は厚さ６ｎｍのゲート絶縁膜２５によって覆われていることから、活性領域１２ｃのうちソース／ドレイン領域となるエリアがエッチングされることはない。より具体的には、ＤＯＰＯＳ膜１４のオーバーエッチングには、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガスプラズマを用いる。ガス比率の調整により、酸化シリコン膜に対してシリコンのエッチング速度を１００〜１５０倍に維持することができる。深さ１００ｎｍのスリットを全て除去する間にエッチングされる酸化シリコン膜の厚さは１ｎｍ程度であり、予め形成されているゲート絶縁膜２５が突き抜けることはない。
また、上記の一連のエッチングにより、カバー絶縁膜１６を構成していた厚さ８０ｎｍの酸化シリコン膜は消滅し、窒化シリコン膜のみとなる。
次に、図１２（ａ）〜（ｅ）に示すように、ゲート電極１３の側面に厚さ２０ｎｍのサイドウオール絶縁膜１７を形成する。サイドウオール絶縁膜１７の形成は、全面に窒化シリコン膜を形成した後、これをエッチバックすることにより行う。この時、スリット４１はサイドウオール絶縁膜１７と同じ絶縁材料２３（窒化シリコン膜）によって埋め込まれる。
次に、図１３（ａ）〜（ｅ）に示すように、全面に厚い層間絶縁膜２６を形成する。層間絶縁膜２６の材料としては、埋め込み性が良好であり、且つ、サイドウオール絶縁膜１７の材料である窒化シリコン膜とのエッチングレートを確保できる材料を用いる必要がある。このような材料としては、酸化シリコン膜の他に、ＢＰＳＧ（Boro-Phospho Silicate Glass）などが挙げられる。層間絶縁膜２６を全面に形成した後、ＣＭＰ法により表面を平坦化する。
次に、図１４（ａ）〜（ｅ）に示すように、リソグラフィにより層間絶縁膜２６上にホトレジスト４２のコンタクトホールパターンを開口する。次いで、ホトレジスト４２をマスクとして酸化シリコン膜からなる層間絶縁膜２６をドライエッチングし、コンタクトホール２２ａ，２２ｂを形成する。コンタクトホール２２ａ，２２ｂの形成においては、サイドウオール絶縁膜１７がストッパとなることから、ゲート電極１３に対して自己整合的にコンタクトホールを形成することができる。なお、マスクとして用いたホトレジスト４２のパターンを一旦非晶質カーボンからなるハードマスクに転写し、非晶質カーボンをマスクにして層間絶縁膜をドライエッチングする方法を用いることもできる。また、（ａ）平面図に示すように、この段階でコンタクトホール２２ａ，２２ｂ内には、窒化シリコン膜からなるサイドウオール絶縁膜１７及びスリットを埋め込んだ絶縁膜２３、とシリコンからなる活性領域１２ｃの表面が露出する。
次に、図１５（ａ）〜（ｅ）に示すように、コンタクトホール２２ａ，２２ｂの形成に引き続きシリコンの高選択エッチング条件を用いて、表面が露出している活性領域１２ｃを異方性ドライエッチングし、深さ７０ｎｍとなるように埋め込みプラグホール２２ｃを形成する。このエッチングには、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガスプラズマを用いる。埋め込みプラグホール２２ｃは、活性領域１２ｃの表面に垂直に形成される。また、（ａ）平面図に示すように、埋め込みプラグホールがフィン状チャネル領域１２ｂに対向する面（ゲート電極側に対向する面）の形状は、ゲート電極１３のサイドウオール絶縁膜１７端部の直線で規定される。直線部分で垂直にエッチングされるので、埋め込みプラグホール２２ｃがフィン状チャネル領域１２ｂに対向する面（ゲート電極側に対向する面）は、活性領域１２ｃの表面に垂直で、且つ、ゲート電極１３の延在方向である第２の方向に対して平行な平面で形成される。
次に、図１６（ａ）〜（ｅ）に示すように、４×１０２０atom/ｃｍ３のリン（Ｐ）を含有する厚さ１００ｎｍのＤＯＰＯＳ膜を全面に形成し、ＣＭＰ法により平坦化して、コンタクトホール２２ａ，２２ｂ内にコンタクトプラグ２０ａ，２１ａを形成する。埋め込みプラグ２０ｂ，２１ｂは、埋め込みプラグホール２２ｃを埋め込んで形成されるので柱状埋め込みプラグとなる。次いで、例えば８００℃、２０秒の熱処理を施し、ＤＯＰＯＳ膜からリンをシリコン基板１０内に拡散させることによりソース拡散層２０及びドレイン拡散層２１を形成する。
各拡散層の厚さは、温度と時間の組み合わせで自由に調整可能であるが、ここではサイドウオール絶縁膜１７の厚さと同等の２０ｎｍとなるようにする。埋め込みプラグの深さが７０ｎｍで、拡散層の厚さを２０ｎｍとするので拡散層の底面の深さは、活性領域の表面から９０ｎｍとなり、スリットの深さＨ（１００ｎｍ）より浅く形成することが出来る。各拡散層の底面の深さがスリットの深さＨを超えてしまうと、フィントランジスタの側壁電極１４ａ，１４ｂによる電界で制御できない領域まで空乏層が延びてしまいパンチスルーの問題が発生しやすくなる。これを回避するためには、各拡散層の底面の深さがスリットの深さＨを超えないように各条件を設定することが望ましい。
以下、図２で説明したように、ビット線コンタクトプラグ及びビット線の形成、容量コンタクトプラグ及びキャパシタの形成を経てＤＲＡＭメモリセルを形成できる。
上記のように、埋め込みプラグホール２２ｃは、活性領域１２ｃの表面に垂直に形成され、且つ、そのフィン状チャネル領域１２ｂに対向する面は、ゲート電極１３の延在方向である第２の方向に対して平行な平面で形成される。このため、埋め込みプラグホール２２ｃを埋めて形成される埋め込みプラグ２０ｂ，２１ｂ、及び、埋め込みプラグ２０ｂ，２１ｂから熱拡散で形成されるソース／ドレイン拡散層２０，２１も同様に活性領域１２ｃの表面に垂直に形成され、且つ、それらのフィン状チャネル領域１２ｂに対向する面は、第２の方向に対して平行な平面で形成される。
上記の場合、実効チャネル長Ｌ２は、深さ方向に分布をもたない一定の距離で構成される。また、シリコン基板の表面部分からの不純物の拡散によってソース／ドレイン拡散層を形成する従来の製造方法に比して、ソース／ドレイン拡散層２０，２１を設計に忠実な位置に形成できる。従って、フィン型トランジスタにおいて、フィン構造の特徴を生かしてチャネル領域１２ｂを深さ方向に有効に利用でき、実効チャネル幅を拡大できる。
また、本実施例では、上述のように、ソース／ドレイン拡散層２０，２１の形成に際して、柱状埋め込みプラグ２０ｂ，２１ｂからの熱拡散のみで行っており、イオン注入法を用いていない。このため、シリコン結晶へのダメージがなく、接合リーク電流を低減でき、ＤＲＡＭのリフレッシュ特性を向上できる。
また、本実施例では活性領域１２ｃに形成した埋め込みプラグホール２２ｃを埋め込んで埋め込みプラグ２０ｂ，２１ｂを形成しているので、埋め込みプラグ２０ｂ，２１ｂと各拡散層との接触領域を深さ方向に拡大している。従って、活性領域の表面のみでコンタクトプラグと接触させる場合に比べて接触面積が増大し、コンタクト抵抗を低減できる。
本実施例では、埋め込みプラグ２０ｂ，２１ｂに用いるＤＯＰＯＳ膜にリン（Ｐ）を含有するポリシリコン膜（多結晶シリコン膜）を用いている。モノシランとホスフィンを原料ガスとするＬＰ（Low Pressure）−ＣＶＤ法では、６００℃以上の成膜温度で完全な多結晶状態となっている。多結晶状態で形成したシリコン膜は形成直後において導電性を示すが結晶粒が小さいため抵抗が高くなる。一方、同じ原料ガスを用いても５４０℃以下の成膜温度で形成した場合には非晶質状態の膜となる。非晶質状態では抵抗は著しく高いが、成膜後に熱処理を施すことにより、多結晶状態で形成した膜よりも結晶粒が大きな多結晶状態に変化させることができる。これにより、多結晶状態で形成したシリコン膜に比べて抵抗を低減できる。
従って、埋め込みプラグに用いるＤＯＰＯＳ膜は、非晶質状態で成膜し、拡散層形成用の熱処理でシリコン膜の結晶化を同時に図ることが望ましい。或いは、別の工程で熱処理してもよい。熱処理温度は６５０℃以上が望ましい。埋め込みプラグ構造ではプラグ自体の抵抗が、埋め込みでない場合に比べて増大する。このため、高速動作の観点からは、プラグ自体の抵抗を下げることが望ましい。上述の方法により、より低抵抗の埋め込みプラグを得ることができる。
図１７は、第１実施例の第１変形例であり、プラグの抵抗を更に低減する一つの方策を示している。図１５の段階で埋め込みプラグホール２２ｃを形成した後、ＤＯＰＯＳ膜からなるコンタクトプラグ２０ａ，２１ａを形成するが、この時、コンタクトホール２２ａ，２２ｂが完全には埋まらないように形成する。埋め込みプラグホール２２ｃの平面視において最短辺となるサイズの半分の厚さのＤＯＰＯＳ膜を形成すれば埋め込みプラグホール２２ｃは埋め込まれるが、コンタクトホール２２ａ，２２ｂの上部は径が大きいため、ホールが一部残存した状態となる。
この状態で、一部残存したホールが埋め込まれるようにタングステン膜などの金属を全面に形成する。その後、ＣＭＰ法により、金属及びＤＯＰＯＳ膜を研磨して、中央に金属プラグ４３ａ、４３ｂを有するコンタクトプラグ２０ａ，２１ａを形成することが出来る。なお、金属を形成する前に金属シリサイドを含む金属窒化物などのバリヤ層を形成することが望ましい。周知のように、金属はＤＯＰＯＳ膜に比較して抵抗が１／１０以下であるので、このような構造とすることによりプラグ全体の低抵抗化を図ることができる。
図１８は、第１実施例の第２変形例であり、プラグの抵抗を低減する他の方策を示している。図１６の段階でコンタクトホール２２ａ，２２ｂをＤＯＰＯＳ膜で完全に埋め込んだ後、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガスプラズマを用いる高選択ドライエッチング条件によりＤＯＰＯＳ膜をエッチバックして掘り下げる。掘り下げたＤＯＰＯＳ膜表面の位置は、活性領域の表面よりも上の位置となるようにする。その後、例えば、チタンシリサイド、窒化チタンからなるバリヤ層を形成し、残りのホール空間をタングステンなどの金属で埋め込む。その結果、活性領域内の埋め込みプラグはＤＯＰＯＳ膜で、上段のコンタクトプラグは金属プラグ４４ａ、４４ｂで構成することが出来る。図１７の場合に比べて、金属プラグの占める体積割合が増加するので、より低抵抗化が可能となる。
図１９は、本発明の第２実施例によるデータ処理システムの構成を説明するためのブロック図である。データ処理システム１００は、例えばコンピュータ・システムを含むが、これに限定されない。このデータ処理システム１００は、プロセッサ１０２及び本発明による半導体装置を含んで構成されるＤＲＡＭ装置１０６を有する。プロセッサ１０２は、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含むが、これらに限定されない。同図では、プロセッサ１０２は、システムバス１０１を介してＤＲＡＭ装置１０６に接続されているが、システムバス１０１を介さずにローカルなバスによって接続される場合もある。同図では簡便のため、１本のシステムバス１０１を記載しているが、システムバス１０１は、必要に応じ、コネクタなどを介してシリアル又はパラレルに接続される。
このデータ処理システム１００では、必要に応じ、システムバス１０１にストレージデバイス１０３、Ｉ／Ｏデバイス１０４、ＲＯＭ１０５が接続されるが、これらは必須の構成要素ではない。Ｉ／Ｏデバイス１０４は、例えば液晶ディスプレイなどのディスプレイデバイスを含むがこれらに限定されない。また、Ｉ／Ｏデバイス１０４は、入力デバイス及び出力デバイスの何れか一方のみの場合も含まれる。同図では簡単のため、各構成要素を１つのみ記載しているが、それらの個数は限定されるものではなく、全て又は何れかが複数個の場合も含まれる。
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の第１実施例では、本発明をＤＲＡＭのメモリセルトランジスタに適用した例を示したが、本発明がこれに限定されるものではなく、ＤＲＡＭ以外のメモリデバイスや、ロジック系のデバイスに適用することも可能である。
本発明の第１実施例による半導体装置の主要部の構造を説明するための模式的な平面図である。 本発明の第１実施例による半導体装置の主要部の構造を説明するための模式的な断面図である。 本発明の第１実施例による半導体装置の製造方法の一工程（窒化シリコン膜３６のパターニング及びＳＴＩ用トレンチ３７の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（素子分離領域１１の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（擬似活性領域１２ｄの形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（窒化シリコン膜３８及び酸化シリコン膜３９の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（開孔４０の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（スリット４１の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（ゲート絶縁膜２５の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（ゲート電極パターン４２の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（ゲート電極１３ａ，１３ｂの形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（サイドウオール絶縁膜１７の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（層間絶縁膜２６の形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（コンタクトホール２２ａ，２２ｂの形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（埋め込みプラグホール２２ｃの形成）を示す工程図である。 本発明の第１実施例による半導体装置の製造方法の一工程（埋め込みプラグ２０ｂ，２１ｂ及びソース／ドレイン拡散層２０，２１の形成）を示す工程図である。 本発明の第１実施例の第１変形例による半導体装置のコンタクトプラグの構造（金属プラグ４３aの形成）を示す断面図である。 本発明の第１実施例の第２変形例による半導体装置のコンタクトプラグの構造（金属プラグ４４ａの形成）を示す断面図である。 本発明の第２実施例によるデータ処理システムの構成を説明するためのブロック図である。 従来技術のフィン型ＭＯＳトランジスタの斜視図及び断面図である。
符号の説明
１０：シリコン基板
１１：素子分離領域
１２，１２ｃ：活性領域
１２ａ：活性領域の上面
１２ｂ：チャネル領域
１２ｄ：擬似活性領域
１３，１３ａ，１３ｂ：ゲート電極
１４，１４ｃ：多結晶シリコン膜（ＤＯＰＯＳ膜：第１の導電材料）
１４ａ，１４ｂ：側壁電極
１５，１５ａ：金属膜（タングステン膜：第２の導電材料）
１６，１６ａ：カバー絶縁膜（ハードマスク）
１７：サイドウオール絶縁膜
１８，１９，４１：スリット
１８ａ，１９ａ：側面
２０：ドレイン（ソース拡散層、ソース／ドレイン拡散層）
２１：ソース（ドレイン拡散層、ソース／ドレイン拡散層）
２０ａ，２１ａ：コンタクトプラグ
２０ｂ，２１ｂ：埋め込みプラグ
２０ｃ，２１ｃ：接合位置
２２ａ，２２ｂ：コンタクトホール
２２ｃ：埋め込みプラグホール
２３：絶縁膜（窒化シリコン膜）
２４：ビット線
２５：ゲート絶縁膜
２６，２７，２９：層間絶縁膜
２８：ビット線コンタクトプラグ
３０：容量コンタクトプラグ
３１：シリンダ絶縁膜
３２：シリンダホール
３３：下部電極
３４：容量絶縁膜
３５：上部電極
３６，３８：窒化シリコン膜
３７：ＳＴＩ用トレンチ
３９：酸化シリコン膜
４０：開口
４２：ホトレジスト
４３ａ，４３ｂ，４４ａ，４４ｂ：金属プラグ
１００：データ処理システム
１０１：システムバス
１０２：プロセッサ
１０３：ストレージデバイス
１０４：Ｉ／Ｏデバイス
１０５：ＲＯＭ
１０６：ＤＲＡＭ装置

Claims (15)

  1. 素子分離領域に囲まれた活性領域と、該活性領域を横切るゲート電極と、該ゲート電極の両側に位置し前記活性領域内に形成されるソース／ドレイン拡散層とを備え、
    前記ソース／ドレイン拡散層が、前記活性領域内に形成されたプラグホールの表面に位置し、前記プラグホールに埋め込まれた不純物含有プラグから拡散した不純物によって形成された不純物拡散層から成り、
    前記素子分離領域と前記活性領域との間にスリットを備え、
    前記活性領域及び前記スリットの長手方向が第１の方向に延在し、前記ゲート電極が前記第１の方向と交差する第２の方向に延在しており、
    前記スリットは、前記ゲート電極の一部を構成し、導電材料で埋め込まれた第１領域と、前記ソース／ドレイン拡散層及び前記不純物含有プラグに隣接し、絶縁材料で埋め込まれた第２領域とを有し、
    前記ゲート電極は、前記活性領域を横切る部分と前記第１領域に埋め込まれた部分とが同一の導電材料からなる連続膜によって構成されていることを特徴とする半導体装置。
  2. 前記ゲート電極と前記スリットの第１領域に挟まれた活性領域の部分との交差部分がチャネルを構成し、該チャネルの両端縁が、前記第２の方向と平行である、請求項１に記載の半導体装置。
  3. 前記不純物含有プラグが、前記ゲート電極の側壁を保護する側壁絶縁膜と自己整合的に形成されている、請求項１又は２に記載の半導体装置。
  4. 前記ソース／ドレイン拡散層の底面が前記スリットの底面よりも浅い位置にある、請求項１〜３の何れか一に記載の半導体装置。
  5. 前記不純物含有プラグは、半導体基板の上方に形成された配線層に接続されている、請求項１〜４の何れか一に記載の半導体装置。
  6. 前記不純物含有プラグの少なくとも底部は、４角柱状に形成されている、請求項１〜５の何れか一に記載の半導体装置。
  7. 請求項１〜６の何れか一に記載の半導体装置を含んで構成されることを特徴とするＤＲＡＭ装置。
  8. 請求項７に記載のＤＲＡＭ装置を含んで構成されることを特徴とするデータ処理システム。
  9. 半導体基板の表面部分に、素子分離領域に囲まれた活性領域を形成するステップと、
    前記活性領域上に、該活性領域を横切るゲート電極を形成するステップと、
    前記ゲート電極の両側の活性領域にプラグホールを形成するステップと、
    前記プラグホール内に、不純物含有プラグを埋め込むステップと、
    前記不純物含有プラグから、該不純物含有プラグに隣接する活性領域内に不純物を拡散して、前記プラグホールの表面にソース／ドレイン拡散層を形成するステップと、を有し、
    前記活性領域を形成するステップは、
    前記素子分離領域に囲まれた半導体基板の部分に擬似活性領域を形成するステップと、
    前記素子分離領域に内接する擬似活性領域の部分にスリットを形成し、該スリットより内側の前記擬似活性領域の部分を前記活性領域とするステップとを含み、
    前記活性領域及び前記スリットの長手方向が延在する第１の方向を、前記ゲート電極が延在する第２の方向と交差する方向とし、
    前記ゲート電極を形成するステップは、前記ゲート電極と交差する前記スリットの第１領域にゲート電極材料を埋め込んで前記ゲート電極の一部とするステップを含み、前記第１領域に挟まれた前記活性領域の部分をフィン状チャネルに形成することを特徴とする半導体装置の製造方法。
  10. 前記不純物含有プラグを形成するステップは、前記不純物含有プラグを、前記ゲート電極の側壁を保護する側壁保護膜に自己整合的に形成する、請求項９に記載の半導体装置の製造方法。
  11. 前記ソース／ドレイン拡散層の底面を、前記スリットの底面よりも浅く形成する、請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記不純物含有プラグに電気的に接続する配線層を形成するステップを更に有する、請求項９〜１１の何れか一に記載の半導体装置の製造方法。
  13. 前記不純物含有プラグを形成するステップは、前記不純物含有プラグの少なくとも底部を４角柱状に形成する、請求項９〜１２の何れか一に記載の半導体装置の製造方法。
  14. 半導体基板の表面部分に、素子分離領域に囲まれ、規則的に配列された複数の擬似活性領域を形成するステップと、
    前記素子分離領域に内接する擬似活性領域の部分にスリットを形成し、該スリットより内側の前記擬似活性領域の部分を前記活性領域とするステップと、
    前記活性領域上に、該活性領域を横切るゲート電極を形成すると共に、前記ゲート電極と交差する前記スリットの第１の領域を前記ゲート電極の一部として形成するステップと、
    前記ゲート電極の側壁にサイドウオール絶縁膜を形成すると共に、前記スリットの第１領域以外の部分に前記サイドウオール絶縁膜と同じ絶縁膜を埋設するステップと、
    前記ゲート電極の両側部分で前記活性領域の表面を露出させるコンタクトホールを有し、前記ゲート電極を覆う層間絶縁膜を形成するステップと、
    前記コンタクトホールに連続するプラグホールを前記活性領域内に形成するステップと、
    前記コンタクトホールおよび前記プラグホール内に、不純物含有シリコン膜を埋め込むステップと、
    前記不純物含有シリコン膜から、前記コンタクトホールに隣接する活性領域の部分に不純物を拡散させてソース／ドレイン拡散層を形成するステップと、を有することを特徴とする半導体装置の製造方法。
  15. 前記ソース／ドレイン拡散層が、ＤＲＡＭ装置のメモリセルを構成するトランジスタの拡散層である、請求項９〜１４の何れか一に記載の半導体装置の製造方法。
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