JPH066226A - アナログ−デジタルコンバータ - Google Patents
アナログ−デジタルコンバータInfo
- Publication number
- JPH066226A JPH066226A JP18735692A JP18735692A JPH066226A JP H066226 A JPH066226 A JP H066226A JP 18735692 A JP18735692 A JP 18735692A JP 18735692 A JP18735692 A JP 18735692A JP H066226 A JPH066226 A JP H066226A
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Abstract
(57)【要約】 (修正有)
【目的】 電圧比較器のオフセットのばらつきによる変
換精度の劣化を低減するA/Dコンバータを提供するこ
と。 【構成】 第1の基準電圧入力端子2にET,第2の基
準電圧入力端子3にEB(ET>EB)なる基準電圧が印
加されているものとすれば、各電圧比較器5の一方の端
子には、(ET−EB)/256(以下、δEとする)刻
みの基準電圧が加わり、アナログ信号入力端子1に加わ
るアナログ信号電圧がEB+8δE以上であるとき、5
−2の電圧比較器の出力はHIGHとなる。電圧比較器5−
2のHIGH出力は、回路11に伝達される。このとき、下
位3ビット出力端子13には回路6からの下位3ビット
出力が接続される。前記アナログ入力信号電圧がEB+
8δEより低い場合、ブロック8で、複数の3ビットの
ディジタル符号が求められ、平均値が計算され、下位3
ビットが回路11に出力される。
換精度の劣化を低減するA/Dコンバータを提供するこ
と。 【構成】 第1の基準電圧入力端子2にET,第2の基
準電圧入力端子3にEB(ET>EB)なる基準電圧が印
加されているものとすれば、各電圧比較器5の一方の端
子には、(ET−EB)/256(以下、δEとする)刻
みの基準電圧が加わり、アナログ信号入力端子1に加わ
るアナログ信号電圧がEB+8δE以上であるとき、5
−2の電圧比較器の出力はHIGHとなる。電圧比較器5−
2のHIGH出力は、回路11に伝達される。このとき、下
位3ビット出力端子13には回路6からの下位3ビット
出力が接続される。前記アナログ入力信号電圧がEB+
8δEより低い場合、ブロック8で、複数の3ビットの
ディジタル符号が求められ、平均値が計算され、下位3
ビットが回路11に出力される。
Description
【0001】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ−デジタル(A/D)コンバ
ータに関するものである。
ル信号に変換するアナログ−デジタル(A/D)コンバ
ータに関するものである。
【0002】
【従来の技術】従来、アナログ信号をデジタル信号に変
換するA/Dコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のA/Dコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のA/D変換によく用いられている。図
3は、フラッシュタイプの8ビットA/Dコンバータの
従来例を示したブロック図である。同図において、31
はアナログ信号入力端子、32は第1の基準電圧入力端
子、33は第2の基準電圧入力端子、34は抵抗素子、
35は演算増幅器等で構成される電圧比較器、36は電
圧比較器35の出力に応じてデジタル信号を生成する回
路、37はデジタル信号出力端子である。この従来例で
は、抵抗素子34および電圧比較器35の数は、28=
256個とする。
換するA/Dコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のA/Dコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のA/D変換によく用いられている。図
3は、フラッシュタイプの8ビットA/Dコンバータの
従来例を示したブロック図である。同図において、31
はアナログ信号入力端子、32は第1の基準電圧入力端
子、33は第2の基準電圧入力端子、34は抵抗素子、
35は演算増幅器等で構成される電圧比較器、36は電
圧比較器35の出力に応じてデジタル信号を生成する回
路、37はデジタル信号出力端子である。この従来例で
は、抵抗素子34および電圧比較器35の数は、28=
256個とする。
【0003】次に、従来のフラッシュタイプA/Dコン
バータの動作について説明する。
バータの動作について説明する。
【0004】第1の基準電圧入力端子32にET,第2
の基準電圧入力端子33にEB(ET>EB) なる基準電
圧が印加されているものとすれば、電圧比較器35の−
端子に加わる電圧は、下から順に(ET−EB)/256
ずつ256段階高くなる。電圧比較器35は、アナログ
信号入力端子31に加えられたアナログ信号電圧と、上
記256段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器35の出力に基づき、回路36は、デジタル符号を
生成し、出力端子37に出力する。このように、フラッ
シュタイプのA/Dコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を256等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は8となる。
の基準電圧入力端子33にEB(ET>EB) なる基準電
圧が印加されているものとすれば、電圧比較器35の−
端子に加わる電圧は、下から順に(ET−EB)/256
ずつ256段階高くなる。電圧比較器35は、アナログ
信号入力端子31に加えられたアナログ信号電圧と、上
記256段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器35の出力に基づき、回路36は、デジタル符号を
生成し、出力端子37に出力する。このように、フラッ
シュタイプのA/Dコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を256等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は8となる。
【0005】
【発明が解決しようとする課題】上記従来のフラッシュ
タイプA/Dコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を0Vとするための入力電圧は0Vではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、A/D変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。
タイプA/Dコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を0Vとするための入力電圧は0Vではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、A/D変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。
【0006】本発明は、上記の問題点に鑑み、電圧比較
器のオフセットのばらつきによる変換精度の劣化を低減
することのできるA/Dコンバータを提供することを目
的とする。
器のオフセットのばらつきによる変換精度の劣化を低減
することのできるA/Dコンバータを提供することを目
的とする。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のA/Dコンバータはアナログ信号入力
端子と、2つの基準電圧入力端子と、前記2つの基準電
圧入力端子間に直列に接続された抵抗素子と、該複数の
抵抗素子間の電圧と前記アナログ信号レベルとを比較す
る複数の電圧比較手段と、前記複数の電圧比較手段の出
力から、デジタル信号を生成する回路を具備し、アナロ
グ信号レベルが所定の範囲にある場合には、夫々複数の
電圧比較器により得た複数のデジタル変換値を算出し、
前記複数の変換値の平均を計算し、デジタル符号として
用いることを第1の特徴とする。
めに、この発明のA/Dコンバータはアナログ信号入力
端子と、2つの基準電圧入力端子と、前記2つの基準電
圧入力端子間に直列に接続された抵抗素子と、該複数の
抵抗素子間の電圧と前記アナログ信号レベルとを比較す
る複数の電圧比較手段と、前記複数の電圧比較手段の出
力から、デジタル信号を生成する回路を具備し、アナロ
グ信号レベルが所定の範囲にある場合には、夫々複数の
電圧比較器により得た複数のデジタル変換値を算出し、
前記複数の変換値の平均を計算し、デジタル符号として
用いることを第1の特徴とする。
【0008】さらに、前記複数の変換値の平均を計算す
る際に生ずる桁落ちのビットを、下位のデジタル出力と
することを第2の特徴とするものである。
る際に生ずる桁落ちのビットを、下位のデジタル出力と
することを第2の特徴とするものである。
【0009】
【作用】上記の構成を有することにより、電圧比較器の
オフセットのばらつきによる変換精度の劣化を低減する
ことができる。
オフセットのばらつきによる変換精度の劣化を低減する
ことができる。
【0010】
【実施例】図1に本発明の第1の実施例を示す。図1は
本発明の一実施例としてフラッシュタイプ8ビットA/
Dコンバータに適用したブロック図である。同図におい
て、1はアナログ信号入力端子、2は第1の基準電圧入
力端子、3は第2の基準電圧入力端子、4は抵抗素子、
5は演算増幅器等で構成される電圧比較器、6は電圧比
較器5の出力に基づき、8ビットのデジタル信号を生成
する回路、7は上位6ビットのデジタル信号出力端子、
8は下位3ビットおよび桁落ちビットを計算するブロッ
クであり、その詳細は図2に示す。9は図2の端子21
に接続される端子、10は図2の端子22に接続される
端子、11は電圧比較器5−2の出力に基づき、下位3
ビット出力端子13へ伝送するデジタル符号を、回路6
またはブロック8のいずれかの3ビット符号とする切換
え回路、12は図2の端子25に接続される端子、13
は下位3ビットのデジタル信号出力端子、14は2ビッ
トの桁落ちを出力する端子である。
本発明の一実施例としてフラッシュタイプ8ビットA/
Dコンバータに適用したブロック図である。同図におい
て、1はアナログ信号入力端子、2は第1の基準電圧入
力端子、3は第2の基準電圧入力端子、4は抵抗素子、
5は演算増幅器等で構成される電圧比較器、6は電圧比
較器5の出力に基づき、8ビットのデジタル信号を生成
する回路、7は上位6ビットのデジタル信号出力端子、
8は下位3ビットおよび桁落ちビットを計算するブロッ
クであり、その詳細は図2に示す。9は図2の端子21
に接続される端子、10は図2の端子22に接続される
端子、11は電圧比較器5−2の出力に基づき、下位3
ビット出力端子13へ伝送するデジタル符号を、回路6
またはブロック8のいずれかの3ビット符号とする切換
え回路、12は図2の端子25に接続される端子、13
は下位3ビットのデジタル信号出力端子、14は2ビッ
トの桁落ちを出力する端子である。
【0011】図2は図1のブロック8の詳細図であり、
図2の21は、図1の端子9に接続される端子、22は
図1の端子10に接続される端子、23は抵抗素子、2
4は演算増幅器で構成される電圧比較器、25は図1の
端子11に接続される端子、26−1から26−4は8
個の電圧比較器の出力に基づき、3ビットのデジタル符
号を生成する符号変換器、27は、前記4個の符号変換
器が出力する4個のデジタル符号の平均、および桁落ち
ビットを求め、出力する演算回路、28は図1の13の
出力端子に接続される下位3ビットの出力端子、29は
図1の14の出力端子に接続される桁落ちビット出力端
子である。
図2の21は、図1の端子9に接続される端子、22は
図1の端子10に接続される端子、23は抵抗素子、2
4は演算増幅器で構成される電圧比較器、25は図1の
端子11に接続される端子、26−1から26−4は8
個の電圧比較器の出力に基づき、3ビットのデジタル符
号を生成する符号変換器、27は、前記4個の符号変換
器が出力する4個のデジタル符号の平均、および桁落ち
ビットを求め、出力する演算回路、28は図1の13の
出力端子に接続される下位3ビットの出力端子、29は
図1の14の出力端子に接続される桁落ちビット出力端
子である。
【0012】次に、本発明の動作について説明する。
【0013】図1において、第1の基準電圧入力端子2
にET,第2の基準電圧入力端子3にEB(ET>EB)な
る基準電圧が印加されているものとすれば、図1に示
す、各電圧比較器5の一方の端子には、(ET−EB)/
256(以下δEとする)刻みの基準電圧が加わる。こ
のとき図1の端子9の電圧は、EB+8δEとなる。従
って、アナログ信号入力端子1に加わるアナログ信号電
圧が、EB+8δE以上であるとき、5−2の電圧比較
器の出力はHIGHとなる。前記電圧比較器5−2のHIGH出
力は、回路11に伝達される。このとき、下位3ビット
出力端子13には回路6からの下位3ビット出力が接続
される。上記説明したように、前記アナログ入力信号電
圧がEB+8δE以上である場合には、従来の手法でA
/D変換を行なう。前記アナログ入力信号電圧がEB+
8δEより低い場合、電圧比較器5−2の出力はLOWと
なり、このとき回路11は、下位3ビット出力端子13
に、ブロック8からの3ビット出力を接続する。このと
き、デジタル出力は、上位5ビットは従来の方法で求め
たもの(00000となる)、下位3ビットは本実施例によ
り変換したものとなる。
にET,第2の基準電圧入力端子3にEB(ET>EB)な
る基準電圧が印加されているものとすれば、図1に示
す、各電圧比較器5の一方の端子には、(ET−EB)/
256(以下δEとする)刻みの基準電圧が加わる。こ
のとき図1の端子9の電圧は、EB+8δEとなる。従
って、アナログ信号入力端子1に加わるアナログ信号電
圧が、EB+8δE以上であるとき、5−2の電圧比較
器の出力はHIGHとなる。前記電圧比較器5−2のHIGH出
力は、回路11に伝達される。このとき、下位3ビット
出力端子13には回路6からの下位3ビット出力が接続
される。上記説明したように、前記アナログ入力信号電
圧がEB+8δE以上である場合には、従来の手法でA
/D変換を行なう。前記アナログ入力信号電圧がEB+
8δEより低い場合、電圧比較器5−2の出力はLOWと
なり、このとき回路11は、下位3ビット出力端子13
に、ブロック8からの3ビット出力を接続する。このと
き、デジタル出力は、上位5ビットは従来の方法で求め
たもの(00000となる)、下位3ビットは本実施例によ
り変換したものとなる。
【0014】ここで、上記の下位3ビットの変換手段に
ついて、図2により詳細に説明する。図2において、入
力アナログ信号は端子22、基準電圧は、端子21と2
5の間に印加されている。前記入力アナログ信号電圧
が、EB+8δEより小さい場合において、前記アナロ
グ入力電圧は、抵抗素子23の1つ1つに並列に接続さ
れた複数の電圧比較器により、抵抗素子23で分圧され
た基準電圧と比較される。図2ので示す第1の列の電
圧比較器の出力は、符号変換器6−1に伝達され、ここ
で第1のデジタル符号が計算される。同様に図2の、
、で示す第2、第3、第4の列の電圧比較器の出力
は、符号変換器26−2、26−3、26−4に伝達さ
れ、第2、第3、第4のデジタル符号が計算される。前
記第1から第4のデジタル符号は図2の27の演算回路
に入力され、複数のデジタル符号の平均値が計算され
る。本実施例では、4個の3ビット符号の平均をとるた
め、桁落ちは2ビットとなり、28および29の出力端
子より出力される。29の端子より出力される桁落ちビ
ットは、図1においては14の桁落ちビット出力端子に
出力される。
ついて、図2により詳細に説明する。図2において、入
力アナログ信号は端子22、基準電圧は、端子21と2
5の間に印加されている。前記入力アナログ信号電圧
が、EB+8δEより小さい場合において、前記アナロ
グ入力電圧は、抵抗素子23の1つ1つに並列に接続さ
れた複数の電圧比較器により、抵抗素子23で分圧され
た基準電圧と比較される。図2ので示す第1の列の電
圧比較器の出力は、符号変換器6−1に伝達され、ここ
で第1のデジタル符号が計算される。同様に図2の、
、で示す第2、第3、第4の列の電圧比較器の出力
は、符号変換器26−2、26−3、26−4に伝達さ
れ、第2、第3、第4のデジタル符号が計算される。前
記第1から第4のデジタル符号は図2の27の演算回路
に入力され、複数のデジタル符号の平均値が計算され
る。本実施例では、4個の3ビット符号の平均をとるた
め、桁落ちは2ビットとなり、28および29の出力端
子より出力される。29の端子より出力される桁落ちビ
ットは、図1においては14の桁落ちビット出力端子に
出力される。
【0015】
【発明の効果】以上説明したとおり、本発明によれば、
アナログ信号レベルが所定の範囲にある場合には、夫々
複数の電圧比較器を用いて電圧比較を行って得た複数の
デジタル符号を生成し、それらの平均を用いるため、電
圧比較器のオフセットのばらつきによる変換精度の劣化
を低減することができる。さらに、平均値の計算の際に
生じる桁落ちビットを、さらに下位のデジタル出力とし
て用いることができるため、アナログ入力電圧が所定の
電圧より低い場合には、見かけ上のビット数が増加した
ことと等価となる。
アナログ信号レベルが所定の範囲にある場合には、夫々
複数の電圧比較器を用いて電圧比較を行って得た複数の
デジタル符号を生成し、それらの平均を用いるため、電
圧比較器のオフセットのばらつきによる変換精度の劣化
を低減することができる。さらに、平均値の計算の際に
生じる桁落ちビットを、さらに下位のデジタル出力とし
て用いることができるため、アナログ入力電圧が所定の
電圧より低い場合には、見かけ上のビット数が増加した
ことと等価となる。
【図1】本発明の一実施例としてフラッシュタイプ8ビ
ットA/Dコンバータに適用したブロック図である。
ットA/Dコンバータに適用したブロック図である。
【図2】図1の下位2ビットのデジタル信号を生成する
ブロック8の詳細図である。
ブロック8の詳細図である。
【図3】フラッシュタイプの8ビットA/Dコンバータ
の従来例を示したブロック図である。
の従来例を示したブロック図である。
1 アナログ信号入力端子 2 第1の基準電圧入力端子 3 第2の基準電圧入力端子 4 抵抗素子 5 電圧比較器 6 上位5ビットのデジタル符号を生成する回路 7 上位5ビットのデジタル信号出力端子 8 下位3ビットおよび桁落ちビットを計算するブロッ
ク 9 図2の21の端子に接続される端子 10 図2の22の端子に接続される端子 11 図2の25の端子に接続される端子 12 下位3ビットのデジタル信号出力端子 13 2ビットの桁落ちを出力する端子
ク 9 図2の21の端子に接続される端子 10 図2の22の端子に接続される端子 11 図2の25の端子に接続される端子 12 下位3ビットのデジタル信号出力端子 13 2ビットの桁落ちを出力する端子
Claims (2)
- 【請求項1】 アナログ信号入力端子と、2つの基準電
圧入力端子と、前記2つの基準電圧入力端子間に直列に
接続された複数個の抵抗素子と、該複数個の抵抗素子間
の電圧と前記アナログ信号レベルとを比較する複数の電
圧比較手段と、前記複数の電圧比較手段の出力から、デ
ジタル信号を生成する回路を具備するアナログ−デジタ
ルコンバータにおいて、前記アナログ信号レベルが所定
の範囲にある場合には、夫々複数の電圧比較器により得
た複数のデジタル変換値を算出し、前記複数のデジタル
変換値の平均を計算し、デジタル出力値として用いるこ
とを特徴とするアナログ−デジタルコンバータ。 - 【請求項2】 請求項1記載のデジタル平均値を求める
際に生ずる桁落ちを、下位のデジタル出力として用いる
ことを特徴とするアナログ−デジタルコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18735692A JPH066226A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18735692A JPH066226A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH066226A true JPH066226A (ja) | 1994-01-14 |
Family
ID=16204566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18735692A Pending JPH066226A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH066226A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010011034A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | Ad変換回路および受信回路 |
-
1992
- 1992-06-23 JP JP18735692A patent/JPH066226A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010011034A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | Ad変換回路および受信回路 |
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