KR100384787B1 - 디지털-아날로그 변환기 - Google Patents

디지털-아날로그 변환기 Download PDF

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Abstract

본 발명에 따른 디지털-아날로그 변환기의 목적은 다음과 같다. 레지스터 스트링으로부터 발생하는 분배 전압 사이에 인터폴레이션 전압(Interpolation Voltage)을 삽입하여 분해능(Resolution)을 더욱 높인다. 출력단에 피드백 RC 병렬 회로를 이용한 증폭기를 두어 출력 전압의 스윙 폭을 쉽게 바꿀 수 있도록 한다. 레지스터 스트링과 기준 전압 입력단에 캐패시터를 연결하여 스위칭 동작에 따른 글리치 현상으로부터 회로를 보호한다. 다채널 디지털-아날로그 변환기를 구성할 때 각각의 디지털-아날로그 변환 채널이 하나의 기준전압 발생기와 하나의 바이어스 전압 발생기를 공유하도록 하여 각 채널 사이에 발생하는 오프셋 차를 줄인다. 이와 같은 목적의 본 발명에 따른 디지털-아날로그 변환기는 전압 분배기와 디코더, 스위치, 전압 가산기, 출력전압 제어기를 포함하여 이루어진다. 전압 분배기는 상위 기준전압과 하위 기준 전압 사이에 연결되는 다수개의 직렬 저항의 각 노드에서 제 1 분배 전압과 제 2 분배 전압을 발생시킨다. 디코더는 디지털 입력 신호를 디코딩하여 디코딩된 디지털 신호를 발생시킨다. 스위치는 디코딩된 디지털 신호에 의해 제어되어 디지털 입력 신호의 상위 m비트에 대응하는 크기의 분배 전압을 제 1 직류 전압으로서 출력하고, 디지털 입력 신호의 하위 n비트에 대응하는 크기의 제 2 분배 전압을 제 2 직류 전압으로서 출력한다. 전압 가산기는 제 1 직류 전압과 제 2 직류 전압을 더하여 가산 전압을 발생시킨다. 출력전압 제어기는 피드백 RC 병렬 회로에 의해 최대 출력 진폭이 결정되도록 이루어지는 증폭기를 통해 가산 전압을 입력받아 아날로그 출력 전압을 발생시킨다.

Description

디지털-아날로그 변환기{Digital-Analog Converter}
본 발명은 디지털-아날로그 변환기에 관한 것으로, 특히 레지스터 스트링(Resistor String) 방식의 디지털-아날로그 변환기에 관한 것이다.
디지털-아날로그 변환기는 디지털 입력 신호를 아날로그 출력 신호로 변환하는 장치로서, 오디오/비디오 신호 처리와 제어계측 등 여러 분야에서 응용된다. 디지털-아날로그 변환기는 레지스터 스트링 방식과 커런트 셀 매트릭스 방식, 시그마-델타 방식 등 여러 가지가 있다.
이 가운데, 기존의 레지스터 스트링 방식의 디지털-아날로그 변환기를 도 1에 나타내었다. 도 1에 나타낸 바와 같이, 기존의 디지털-아날로그 변환기(102)는 상위 기준전압 발생기(106a)와 하위 기준전압 발생기(106b), 레지스터 스트링(104), 스위치(110), 디코더(112) 버퍼(114), 바이어스 전압 발생기(116)가 모두 하나의 블록 내에 통합되어 있다.
기준전압 발생기(106a)(106b)는 아날로그 전원 전압(AVDD)과 아날로그 그라운드(AGND) 사이에서 아날로그 전원전압(AVDD)보다 다소 낮은 상위 기준전압(VREFH)과 아날로그 그라운드(AGND)보다 다소 높은 하위 기준전압(VREFL)을 각각 발생시킨다. 이 기준 전압 발생기(106)는 아날로그 전원전압 레벨(AVDD∼AGND)이 외부 영향에 의해 흔들리더라도 비교적 안정된 기준전압(VREFH)(VREFL)을 발생시키기 위한 것이다.
레지스터 스트링(104)은 동일한 저항 값을 갖는 다수개의 직렬 저항으로 이루어진다. 이 레지스터 스트링(104)의 양단에는 상술한 상위 기준전압(VREFH)과 하위 기준전압(VREFL)이 각각 공급된다. 이 상위 기준전압(VREFH)이 레지스터 스트링(104)의 각 저항에서 단계적으로 전압강하가 발생하여 레지스터 스트링(104)의 각 노드에서 분배 전압(VDIV)이 얻어진다. 레지스터 스트링(104)을 구성하는 저항의 수가 n개일 때 발생하는 분배 전압(VDIV)의 수는 n개이며 간격은 VREFH/n으로서 균등하다. 이 분배 전압(VDIV)의 수와 간격에 따라 디지털-아날로그 변환기의 분해능(Resolution)이 결정되며, 이 분해능이 높을수록 정밀한 아날로그 출력이 얻어진다.
디코더(112)는 디지털 입력 신호(D[0:9])를 디코딩하여 디코딩된 디지털 신호(DEC)를 발생시킨다.
스위치(110)에는 레지스터 스트링(104)으로부터 분배 전압(VDIV)이 입력되며, 디코더(112)에서 출력되는 디코딩된 디지털 신호(DEC)에 의해 제어된다. 스위치(110)는 디지털 입력 신호(D[0:9])의 값에 대응하는 레벨의 분배 전압(VDIV)을 직류 전압(VD)으로서 출력한다.
버퍼(114)는 단위 이득 전압 증폭기(Unity Gain Voltage Amplifier)로서, 비반전 입력단(+)에 기준 전압(VCOM)이 입력되고 반전 입력단(-)에는 출력(AOUT)이 그대로 피드백 된다. 버퍼(114)는 직류 전압(VD)을 입력받아 전압 레벨은 그대로 유지한 채 전류 구동 능력만을 향상시켜서 아날로그 출력 전압(AOUT)으로서 출력한다.
버퍼(114)에는 바이어스 전압(VBIAS)이 공급되는데, 이 바이어스 전압(VBIAS)은 내장된 바이어스 전압 발생기(116)로부터 공급된다.
도 2는 종래의 다채널 디지털-아날로그 변환기를 나타낸 블록 다이어그램이다. 도 2에 나타낸 바와 같이, m개의 단위 디지털-아날로그 변환 채널(102)이 병렬로 연결되어 다채널 디지털-아날로그 변환기를 구성한다. 각 단위 디지털-아날로그 변환 채널(102)은 각각 10비트씩의 디지털 입력 신호(D[n0:n9])를 입력받아 그에 대응하는 아날로그 출력 전압(AOUT)을 발생시킨다. 각 디지털-아날로그 변환 채널(102)은 아날로그 전원 전압(AVDD)과 아날로그 그라운드(AGND)에 연결되며, 하나의 기준전압(VCOM)을 공유한다.
이와 같은 디지털-아날로그 변환기의 특성에는 오프셋(offset)과 DNL(Differential Non-linearity), INL(Integral Non-linearity), 신호 대 잡음 비(SNR) 등이 있는데, 이 가운데 오프셋 에러를 도 3에 나타내었다. 도 3에 나타낸 바와 같이, 디지털 입력 신호의 최하위 비트에 대응하는 출력 전압은 0 V가 아닌 1/n V이이며, 이를 오프셋 에러(offset error)라고 한다. 디지털-아날로그 변환기를 다채널로 구성할 경우 각 채널 사이의 오프셋 크기가 서로 다르면 정밀한 아날로그 출력 전압을 기대하기 어렵다.
이와 같은 종래의 디지털-아날로그 변환기는 다음과 같은 몇 가지 문제를 가지고 있다.
첫째, 디지털 입력 신호의 비트수가 증가하면 레지스터 스트링의 저항 수도 함께 증가시켜야 하는데, 이 때문에 칩 면적이 커지는 것이 불가피하다. 둘째, 시스템의 특성에 따라 아날로그 출력 전압의 스윙 폭을 증가 또는 감소시키기 위해서는 시스템을 설계할 때마다 상위 기준전압 발생기와 하위 기준전압 발생기의 구조를 변경해야 한다. 또 스위치의 스위칭 동작 과정에서 글리치(Glitch) 현상이 발생하여 위에 언급한 DNL, INL, SNR 특성 등이 악화된다. 셋째, 다채널 디지털-아날로그 변환기를 구성하면 각 채널 사이의 오프셋 차(Offset Difference)가 커져서 에러의 원인이 된다.
본 발명에 따른 디지털-아날로그 변환기는 다음과 같은 목적을 가지고 있다. 레지스터 스트링으로부터 발생하는 분배 전압 사이에 인터폴레이션 전압(InterpolationVoltage)을 삽입하여 분해능(Resolution)을 더욱 높인다. 출력단에 피드백 RC 병렬 회로를 이용한 증폭기를 두어 출력 전압의 스윙 폭을 쉽게 바꿀 수 있도록 한다. 레지스터 스트링과 기준 전압 입력단에 캐패시터를 연결하여 스위칭 동작에 따른 글리치 현상으로부터 회로를 보호한다. 다채널 디지털-아날로그 변환기를 구성할 때 각각의 디지털-아날로그 변환 채널이 하나의 기준전압 발생기와 하나의 바이어스 전압 발생기를 공유하도록 하여 각 채널 사이에 발생하는 오프셋 차를 줄인다.
이와 같은 목적의 본 발명에 따른 디지털-아날로그 변환기는 전압 분배기와 디코더, 스위치, 전압 가산기, 출력전압 제어기를 포함하여 이루어진다. 전압 분배기는 상위 기준전압과 하위 기준 전압 사이에 연결되는 다수개의 직렬 저항의 각 노드에서 제 1 분배 전압과 제 2 분배 전압을 발생시킨다. 디코더는 디지털 입력 신호를 디코딩하여 디코딩된 디지털 신호를 발생시킨다. 스위치는 디코딩된 디지털 신호에 의해 제어되어 디지털 입력 신호의 상위 m비트에 대응하는 크기의 분배 전압을 제 1 직류 전압으로서 출력하고, 디지털 입력 신호의 하위 n비트에 대응하는 크기의 제 2 분배 전압을 제 2 직류 전압으로서 출력한다. 전압 가산기는 제 1 직류 전압과 제 2 직류 전압을 더하여 가산 전압을 발생시킨다. 출력전압 제어기는 피드백 RC 병렬 회로에 의해 최대 출력 진폭이 결정되도록 이루어지는 증폭기를 통해 가산 전압을 입력받아 아날로그 출력 전압을 발생시킨다.
도 1은 종래의 디지털-아날로그 변환기를 나타낸 블록 다이어그램.
도 2는 종래의 다채널 디지털-아날로그 변환기를 나타낸 블록 다이어그램.
도 3은 디지털-아날로그 변환기의 오프셋을 나타낸 그래프.
도 4는 본 발명에 따른 디지털-아날로그 변환기를 나타낸 블록 다이어그램.
도 5는 본 발명에 따른 디지털-아날로그 변환기의 전압 가산기 및 출력 전압 제어기를 나타낸 회로도.
도 6은 본 발명에 따른 디지털-아날로그 변환기의 인터폴레이션 전압 발생기를 나타낸 회로도.
도 7은 본 발명에 따른 디지털-아날로그 변환기의 레지스터 스트링을 나타낸 회로도.
도 8은 본 발명에 따른 다채널 디지털-아날로그 변환기를 나타낸 블록 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 402 : 디지털-아날로그 변환기 104 : 레지스터 스트링
106a, 406a : 상위 기준전압 발생기 106b, 406b : 하위 기준전압 발생기
110, 410a, 410b : 스위치 112, 420 : 디코더
114, 502, 504 : 버퍼 116, 408 : 바이어스 전압 발생기
412, 414, 416 : 엔모스 캐패시터 418 : 인터폴레이션 전압 발생기
424 : 전압 가산기 426 : 출력전압 제어기
AGND, AVDD : 아날로그 전원전압 AOUT : 아날로그 출력 전압
D[0:9] : 디지털 입력 신호 DEC : 디코딩된 디지털 신호
VREFH: 상위 기준 전압 VREFL: 하위 기준 전압
VDIV: 분배 전압 VBIAS: 바이어스 전압
VCOM: 기준 전압 VD1: 제 1 직류 전압
VD2: 제 2 직류 전압 VINT: 인터폴레이션 전압
이와 같이 이루어지는 본 발명에 따른 디지털-아날로그 변환기의 바람직한 실시예를 도 4 내지 도 8을 참조하여 설명하면 다음과 같다. 먼저 도 4는 본 발명에 따른디지털-아날로그 변환기를 나타낸 블록 다이어그램이다.
도 4에 나타낸 바와 같이, 본 발명에 따른 디지털-아날로그 변환기(402)는 레지스터 스트링(404)과 인터폴레이션 전압 발생기(418), 디코더(420), 스위치(410), 전압 가산기(424), 출력 전압 제어기(426) 만으로 이루어지며, 기준전압 발생기(406)와 바이어스 전압 발생기(408)는 외부에 위치한다.
먼저, 기준전압 발생기(406)는 상위 기준전압 발생기(406a)와 하위 기준전압 발생기(406b)로 구성된다. 이 기준전압 발생기(406)는 아날로그 전원전압 레벨(AVDD∼AGND)이 외부 영향에 의해 변화하더라도 비교적 흔들림이 적은 안정된 상위 기준전압(VREFH)과 하위 기준전압(VREFL)을 발생시킨다.
상위 기준전압 발생기(406a)는 아날로그 전원 전압(AVDD)을 공급받아 이 아날로그 전원전압(AVDD)보다 다소 낮은 상위 기준전압(VREFH)을 발생시킨다. 이 상위 기준전압(VREFH)이 출력되는 출력단에 엔모스 캐패시터(412)가 연결되는데, 이 엔모스 캐패시터(412)는 스위칭할 때 발생하는 글리치 현상에 의한 영향을 최소화하기 위한 것이다.
하위 기준전압 발생기(406b)는 아날로그 그라운드(AGND)에 연결되어 이 아날로그 그라운드(AGND)보다 다소 높은 하위 기준전압(VREFL)을 발생시킨다. 이 하위 기준전압(VREFL)이 출력되는 출력단에 엔모스 캐패시터(414)가 연결되는데, 이 엔모스 캐패시터(414) 역시 스위칭할 때 발생하는 글리치 현상으로부터의 영향을 최소화하기 위한 것이다.
단위 디지털-아날로그 변환 채널(402)에서, 레지스터 스트링(404)은 동일한 저항 값을 갖는 다수개의 직렬 저항으로 이루어진다. 이 레지스터 스트링(404)의 일단은 상위 기준전압(VREFH)에 연결되며 타단은 인터폴레이션 전압 발생기(418)에 연결된다. 레지스터 스트링(404)의 중앙에는 엔모스 캐패시터(416)가 연결된다. 이 엔모스 캐패시터(416)는 스위칭할 때 발생하는 글리치 현상으로부터의 영향을 최소화하기 위한 것이다. 레지스터 스트링(404)의 각 저항에서 발생하는 전압강하에 의해 각 노드에서 서로 다른 크기의 분배 전압(VDIV)이 발생한다. 레지스터 스트링(404)을 구성하는 저항의 수가 n개일 때 발생하는 분배 전압(VDIV)의 수는 n개이며 간격은 VREFH/n으로 균등하다. 따라서 그라운드 전압을 기준으로 하면 각 노드에서 얻어지는 분배 전압(VDIV)이 상위 노드에서 하위 노드로 단계적으로 낮아진다. 이 분배 전압(VDIV)의 수와 간격에 따라 디지털-아날로그 변환기의 분해능(Resolution)이 결정되며, 이 분해능이 높을수록 더욱 정밀한 아날로그 출력이 얻어진다.
인터폴레이션 전압 발생기(418)는 레지스터 스트링(404)과 하위 기준전압 발생기(406b) 사이에 연결된다. 이 인터폴레이션 전압 발생기(418)는 동일한 저항 값을 갖는 네 개의 직렬 저항으로 이루어지며, 이 네 개의 저항 사이의 각 노드에서 네 개의 인터폴레이션 전압(VINT)이 얻어진다. 인터폴레이션 전압(VINT)의 범위는 레지스터 스트링(404)에서 발생하는 최하위 레벨의 분배 전압과 하위 기준전압(VREFL) 사이이다.
디코더(420)는 디지털 입력 신호(D[0:9])를 디코딩하여 디코딩된 디지털 신호(DEC)를 출력한다.
스위치(410)는 제 1 스위치(410a)와 제 2 스위치(410b)로 구성된다. 제 1 스위치(410a)에는 다수개의 분배 전압(VDIV)이 입력된다. 제 1 스위치(410a)는 디코딩된 디지털 신호(DEC)에 의해 제어되어 디지털 입력 신호(D[0:9])의 상위 8비트에 대응하는 크기의 분배 전압(VDIV)을 제 1 직류 전압(VD1)으로서 출력한다. 제 2 스위치(410b)에는 인터폴레이션 전압(VINT)이 입력된다. 제 2 스위치(410b)는 디코딩된 디지털 신호(DEC)에 의해 제어되어 디지털 입력 신호(D[0:9])의 하위 2비트에 대응하는 크기의 인터폴레이션 전압(VINT)을 제 2 직류 전압(VD2)으로서 출력한다.
전압 가산기(424)는 두 개의 단위 이득 전압 증폭기(Unity Gain Voltage Amplifier) 즉 버퍼로 구성되며, 제 1 직류 전압(VD1)과 제 2 직류 전압(VD2)을 가산하여 출력한다. 전압 가산기(424)에서 분배 전압(VDIV)과 인터폴레이션 전압(VINT)을 가산하여 출력함으로써 아날로그 출력 전압(AOUT)의 조합 가능한 경우의 수가 크게 증가한다. 즉 본 발명에 따른 디지털-아날로그 변환기의 분해능이 크게 증가한다.
출력전압 제어기(426)는 일종의 적분기(Integrator)로서, 피드백 RC 병렬 회로의 크기에 따라 아날로그 출력 전압(AOUT)의 최대 스윙 폭이 결정된다. 따라서 설계자는 이 출력 전압 제어기(426)의 RC 값을 결정하는 것만으로도 아날로그 출력 전압(AOUT)의 스윙 폭을 쉽게 바꿀 수 있다. 전압 가산기(424)와 출력 전압제어기(426)는 바이어스 전압(VBIAS)에 의해 구동된다.
도 5는 본 발명에 따른 디지털-아날로그 변환기의 전압 가산기 및 출력 전압 제어기를 나타낸 회로도이다. 먼저 전압 가산기(424)는 제 1 버퍼(502)와 제 2 버퍼(504) 및 출력 저항(506)(508)으로 이루어진다. 제 1 버퍼(502)와 제 2 버퍼(504) 모두 바이어스 전압(VBIAS)에 의해 동작하며, 각각의 출력이 반전 입력단(-)으로 피드백 되는 단위 이득 전압 증폭기이다. 제 1 버퍼(502)의 비반전 입력단(+)에는 제 1 직류 전압(VD1)이 입력되며, 그 출력은 동일한 전압 레벨이지만 전류 구동 능력이 향상된 것이다. 제 2 버퍼(504)의 비반전 입력단(+)에는 제 2 직류 전압(VD2)이 입력되며, 그 출력은 역시 동일한 전압 레벨의 전류 구동 능력이 향상된 것이다. 전압 가산기(424)는 제 1 버퍼(502)의 출력에 제 2 버퍼(504)의 출력이 더해진 가산 전압(VAD)을 출력한다.
출력전압 제어기(426)의 반전 입력단에는 가산 전압(VAD)이 입력되고, 또 출력 신호인 아날로그 출력 전압(AOUT)이 피드백 RC 병렬 회로를 구성하는 저항(512)과 캐패시터(514)를 통해 피드백 된다. 출력전압 제어기(426)의 비반전 입력단에는 기준 전압(VCOM)이 입력된다. 이 저항(512)과 캐패시터(514)의 크기에 따라 아날로그 출력 전압(AOUT)의 스윙 폭이 결정된다. 따라서 설계자는 설계할 때 저항(512)과 캐패시터(514)의 크기를 결정하는 것만으로 아날로그 출력 전압(AOUT)의 스윙 폭을 쉽게 변경할 수 있다. 이때 출력전압 제어기(426)의 저항(512)은 전압 가산기(424)의 저항(506)(508)과 동일한 크기이어야 한다.
도 6은 본 발명에 따른 디지털-아날로그 변환기의 인터폴레이션 전압 발생기를 나타낸 회로도이다. 도 6에 나타낸 바와 같이, 인터폴레이션 전압 발생기(418)는 네 개의 직렬 저항(602)으로 구성된다. 직렬 저항의 양단은 각각 레지스터 스트링(404)과 하위 기준전압(VREFL)에 각각 연결된다. 인터폴레이션 전압 발생기(418)의 각 노드에서는 네 개의 인터폴레이션 전압(VINT)이 출력된다. 이 인터폴레이션 전압 발생기(418)를 구성하는 각 저항의 크기는 레지스터 스트링(404)의 각 저항의 크기와 동일하게 구성하거나, 또는 더 작게 구성하는 것도 가능하다. 레지스터 스트링(404) 양단의 전압이 인터폴레이션 전압 발생기(418) 양단의 전압보다 크기 때문에 그라운드 전압을 기준으로 할 때 레지스터 스트링(404)에서는 높은 레벨의 분배 전압(VDIV)이 얻어지며, 인터폴레이션 전압 발생기(418)에서는 상대적으로 낮은 레벨의 인터폴레이션 전압(VINT)이 얻어진다.
도 7은 본 발명에 따른 디지털-아날로그 변환기의 레지스터 스트링을 나타낸 회로도이다. 도 7에 나타낸 바와 같이, 레지스터 스트링(404)은 2n개의 직렬 저항으로 이루어진다. 직렬 저항의 양단은 상위 기준전압(VREFH)과 인터폴레이션 전압 발생기(418)에 각각 연결된다. 직렬 저항의 각 노드에서는 모두 2n개의 분배 전압(VDIV)이 출력된다. 직렬 저항의 중앙에 위치한 노드에는 엔모스 캐패시터(416)가 연결된다.
도 8은 본 발명에 따른 다채널 디지털-아날로그 변환기를 나타낸 블록 다이어그램이다. 도 8에 나타낸 바와 같이, m개의 단위 디지털-아날로그 변환 채널(402)이 병렬로 연결되어 다채널 디지털-아날로그 변환기를 구성한다. 각 단위 디지털-아날로그 변환 채널(402)은 각각 10비트씩의 디지털 입력 신호(D[n0:n9])를 입력받아 그에 대응하는 아날로그 출력 전압(AOUT)을 출력한다. 각 디지털-아날로그 변환 채널(402)은 아날로그 전원 전압(AVDD)과 아날로그 그라운드(AGND)에 연결되며, 하나의 기준전압(VCOM)을 공유한다. 뿐만 아니라 모든 단위 디지털-아날로그 변환 채널(402)이 하나의 상위 기준전압 발생기(406a)와 하나의 하위 기준전압 발생기(406b), 하나의 바이어스 전압 발생기(408)를 공유한다. 이와 같은 공유로 인하여 각 디지털-아날로그 변환 채널 사이의 오프셋 차가 최소화된다.
본 발명에 따른 디지털-아날로그 변환기는 다음과 같은 효과를 제공한다. 먼저, 인터폴레이션 전압(Interpolation Voltage)을 생성하여 기존의 레지스터 스트링으로부터 발생하는 분배 전압 사이에 삽입함으로써 분해능(Resolution)을 크게 높인다. 출력단에 피드백 RC 병렬 회로를 이용한 증폭기를 두어 출력 전압의 스윙 폭을 쉽게 바꿀 수 있다. 레지스터 스트링과 기준 전압 입력단에 캐패시터를 연결함으로써 스위칭 동작에 따른 글리치 현상으로부터 회로를 보호한다. 다채널 디지털-아날로그 변환기를 구성할 때 각각의 디지털-아날로그 변환 채널이 하나의 기준전압 발생기와 하나의 바이어스 전압 발생기를 공유하도록 함으로써 각 채널 사이에 발생하는 오프셋 차를 줄인다.

Claims (5)

  1. 입력된 디지털 신호를 아날로그 신호로 변환하여 출력하는 디지털-아날로그 변환기에 있어서,
    직렬 연결된 M개의 저항에 의해 구성되며, 최상위 노드에 상위기준전압이 인가되고, 상기 저항의 연결 노드에서 M개의 제1 분배전압을 발생시키는 레지스터 스트링과;
    직렬 연결된 N개의 저항에 의해 구성되며, 최상위 노드가 상기 레지스터 스트링의 최하위 노드와 연결되고, 최하위 노드에 하위기준전압이 인가되며, 상기 저항의 연결 노드에서 N개의 제2 분배전압을 발생시키는 인터폴레이션 전압 발생기와;
    상기 입력 디지털 신호를 디코딩하는 디코더와;
    상기 M개의 제1 분배전압을 수신하고, 상기 디코더의 출력에 따라 하나의 제1 분배전압을 제1 직류전압으로 출력하는 제1 스위치와;
    상기 N개의 제2 분배전압을 수신하고, 상기 디코더의 출력에 따라 하나의 제2 분배전압을 제2 직류전압으로 출력하는 제2 스위치와;
    상기 제1 직류전압과 상기 제2 직류전압을 더하여 가산 전압을 발생시키는 전압 가산기와;
    피드백 RC 병렬 회로에 의해 최대 출력 진폭이 결정되도록 이루어지는 증폭기로 이루어지며, 상기 가산 전압을 입력받아 아날로그 출력 전압을 발생시키는 출력전압 제어기를
    포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 레지스터 스트링의 최상위 노드에 제1 커패시터가 연결되고, 상기 인터폴레이션 전압 발생기의 최하위 노드에 제2 커패시터가 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제 1 항에 있어서,
    상기 레지스터 스트링의 중앙 노드에 제3 커패시터가 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 삭제
  5. 청구항 1에 있어서, 상기 전압 가산기는,
    상기 제 1 직류 전압을 입력받아 전류 구동 능력을 향상시켜서 출력하는 제 1 버퍼와;
    상기 제 2 직류 전압을 입력받아 전류 구동 능력을 향상시켜서 출력하는 제 2 버퍼를 포함하여 이루어져서;
    상기 제 1 버퍼의 출력과 상기 제 2 버퍼의 출력을 더하여 상기 가산 전압을 발생시키도록 이루어지는 디지털-아날로그 변환기.
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