KR100325703B1 - 반도체소자의캐패시터제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 디자인 룰(design rule)이 0.15㎛ 이하로 감소하면서 셀 및 캐패시터에 할당된 면적도 급격히 감소하여 캐패시터 전극간 공간 마진(space margin)을 확보하기 위하여서는 실린더(cylinder) 구조보다 단순 스택(simple stack) 구조가 더 유리한데, 단순 스택 구조의 캐패시터는 0.15㎛ 급 소자 이하에서는 소오스/드레인에 접하는 하부 전하저장전극의 콘택 크기와 캐패시터의 크기가 비슷하기 때문에 마스크 작업에서 오정렬(mis-align)이 발생했을 때 전하저장전극의 부러짐 현상 및 캐패시터의 유전체의 전기적 특성 열화를 유발시키는 문제를 해결하기 위하여, 본 발명에서는 전하저장전극용 도프트 실리콘을 증착하기 전에 실리콘과 식각 선택비가 큰 도전성 물질로 콘택홀 부분에 식각 장벽 도전층을 형성하므로써, 상기한 문제를 해결할 수 있어, 결국 스택 구조의 캐패시터 형성 공정의 안정성을 확보하면서 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관하여 기술된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of forming a capacitor for a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 0.15㎛ 이하의 소자에 단순 스택(simple stack) 구조의 캐패시터를 구현시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 디자인 룰(design rule)이 0.15㎛ 이하로 감소하면서 셀 및 캐패시터에 할당된 면적도 급격히 감소하여 캐패시터 전극간 공간 마진(space margin)을 확보하기 위하여서는 실린더(cylinder) 구조보다 단순한 스택(simple stack) 구조가 더 유리하다. 따라서, 0.15㎛ 급 소자 이하에서는 단순한 스택 구조를 적용하는 것을 심각하게 검토중이다. 0.15㎛ 급 이상 소자에서는 소오스/드레인에 접하는 하부 전하저장전극의 콘택 크기가 캐패시터의 크기보다 작았기 때문에 단순한 스택 구조를 형성하는데아무런 문제가 없었다. 그러나 0.15㎛ 급 이하의 소자에서는 소오스/드레인에 접하는 하부 전하저장전극의 콘택 크기와 캐패시터의 크기가 비슷하기 때문에 마스크 작업에서 발생하는 오정렬(mis-align)에 의해 심각한 문제가 유발될 수 있다. 즉, 마스크 작업시 오정렬에 의해 캐패시터가 하부 전하저장전극의 콘택을 완전히 가리지 못하면 후속 식각 공정에서 콘택 내부까지 식각 된다. 이러한 콘택 내부의 전극 손실은 캐패시터와 콘택간의 접합 특성을 약화시켜 후속 세정 공정에서 스택 캐패시터를 부러뜨릴 가능성을 높게 하며, 콘택 내부 손실에 의해 깊은 홈이 형성되므로 캐패시터 유전체의 전기적인 특성 열화를 유발시킬 가능성을 높게 한다. 이러한 문제점을 도 1을 참조하여 다시 한번 설명하면 다음과 같다.
도 4는 종래 반도체 소자의 스택 구조 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
종래 반도체 소자의 스택 구조 캐패시터의 제조 방법은 반도체 기판(41)에 게이트 워드 라인(42G), 드레인(42D) 및 소오스(42S)로 구성된 트랜지스터(42)를 형성하고, 트랜지스터(42)를 포함한 전체 구조상에 제 1 층간 절연막(43)을 형성하고, 비트 라인 콘택 공정으로 드레인(42D)이 노출된 비트 라인용 콘택홀(44)을 형성한 후, 비트 라인용 콘택홀(44)을 통해 드레인(42D)과 연결되는 비트 라인(45)을 형성하고, 비트 라인(45)을 포함한 전체 구조상에 제 2 층간 절연막(46)을 형성하고, 캐패시터 콘택 공정으로 소오스(42S)가 노출된 캐패시터용 콘택홀(47)을 형성한 후, 캐패시터용 콘택홀(47)을 통해 소오스(42S)와 연결되는 스택 구조의 전하저장전극(48L, 48R)을 형성한다.
상기한 종래 방법으로 형성된 스택 구조의 전하저장전극(48L, 48R)은 마스크 작업시 오정렬이 발생되지 않을 경우 도 4에서 좌측에 도시된 전하저장전극(48L)에서는 아무런 문제가 발생되지 않으나, 마스크 작업시 오정렬이 발생될 경우 도 4에서 우측에 도시된 전하저장전극(48R)과 같이 전하저장전극(48R)이 캐패시터용 콘택홀(47)을 완전히 덮지 못한 상태로 되며, 이웃하는 캐패시터와의 전기적 절연을 위한 과도 식각시 오정렬된 부분인 캐패시터용 콘택홀(47) 내부의 전하저장전극(48R) 부분이 식각 손실을 입게 되어 그 부분에 깊은 홈(49)이 형성된다. 깊은 홈(49) 부분은 그 두께가 얇기 때문에 후속 세정 공정에서 쉽게 부러질 수 있고, 부러지지 않더라도 이 부분(49)에 캐패시터의 유전체막(도시 안됨)의 증착 불량으로 전기적 특성 열화를 유발시킬 수 있어, 결국 스택 구조의 캐패시터 형성 공정의 안정성이 떨어지고 소자의 신뢰성 및 수율을 저하시키게 된다.
따라서, 본 발명은 캐패시터간 공간 마진을 확보하는데 있어서, 실린더 구조보다 유리한 단순 스택 구조를 구현하는 것을 가능하게 하여 디자인 룰이 0.15㎛ 이하의 고집적 반도체 소자의 제조를 실현할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 트랜지스터와 비트 라인이 형성된 반도체 기판이 제공되고, 전체 구조상에 층간 절연막을 형성하는 단계; 캐패시터 콘택 공정으로 상기 층간 절연막의 일부분을 식각 하여 소오스가 노출된 캐패시터용 콘택홀을 형성하는 단계; 상기 캐패시터용 콘택홀을 포함한 층간 절연막의 표면에 실리콘과 식각 선택비가 높은 도전성 물질로 식각 장벽 도전층을 형성하는 단계; 상기 식각 장벽 도전층 상에 도프트 실리콘을 두껍게 증착한 후, 증착된 도프트 실리콘층과 상기 식각 장벽 도전층을 순차적으로 패터닝 하여 스택 구조의 전하저장전극을 형성하는 단계; 및 상기 전하저장전극 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 3은 본 발명의 제 3 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
도 4는 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 41: 반도체 기판12, 42: 트랜지스터
12G, 42G: 게이트 워드 라인12D, 42D: 드레인
12S, 42S: 소오스13, 43: 제 1 층간 절연막
14, 44: 비트 라인용 콘택홀15, 25, 45: 비트 라인
16, 46: 제 2 층간 절연막
17, 27A, 27B, 47: 캐패시터용 콘택홀
18L, 18R, 48L, 48R: 스택 구조 전하저장전극
49: 홈19: 유전체막
20: 플레이트 전극100: 식각 장벽 도전층
200, 300A, 300B: 캐패시터 콘택 플러그210: 비트 라인 콘택 플러그
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 게이트 워드 라인(12G), 드레인(12D) 및 소오스(12S)로 구성된 트랜지스터(12)를 형성하고, 트랜지스터(12)를 포함한 전체 구조상에 제 1 층간 절연막(13)을 형성하고, 비트 라인 콘택 공정으로 제 1 층간 절연막(13)의 일부분을 식각 하여 드레인(12D)이 노출된 비트 라인용 콘택홀(14)을 형성한 후, 비트 라인용 콘택홀(14)을 통해 드레인(12D)과 연결되는 비트 라인(15)을 형성하고, 비트 라인(15)을 포함한 전체 구조상에 제 2 층간 절연막(16)을 형성하고, 캐패시터 콘택 공정으로 제 2 층간 절연막(16) 및 제 1 층간 절연막(13)의 일부분을 순차적으로 식각 하여 소오스(12S)가 노출된 캐패시터용 콘택홀(17)을 형성한다.
도 1b를 참조하면, 캐패시터용 콘택홀(17)을 포함한 제 2 층간 절연막(16)의 표면에 식각 장벽 도전층(100)을 형성한다. 식각 장벽 도전층(100) 상에 도프트 실리콘(doped silicon)을 두껍게 증착한 후, 전하저장전극용 마스크를 사용한 포토리소그라피(photolithography) 공정 및 식각 공정으로 캐패시터용 콘택홀(17)을 통해 소오스(12S)와 연결되는 스택 구조의 전하저장전극(18L, 18R)을 형성한다.
상기에서, 식각 장벽 도전층(100)은 실리콘과 식각 선택비가 높은 Ti, TiN, Ti/TiN, TiAlN, W 등과 같은 도전성 물질을 100 내지 500Å의 두께로 증착 하여 형성한다. 스택 구조 전하저장전극(18L, 18R)은 도프트 실리콘을 3000 내지 20000Å의 두께로 증착한 후 패터닝 하여 형성된다. 스택 구조 전하저장전극(18L, 18R)의 높이는 도프트 실리콘의 증착 두께에 의해 결정되며, 따라서 소자의 특성에 따라 증착 두께를 임의로 조절한다. 스택 구조 전하저장전극(18L, 18R)을 형성하기 위한 식각 공정은 도프트 실리콘으로 된 층을 먼저 식각한 후에 식각 장벽 도전층(100)을 식각 하는 순으로 진행된다. 식각 공정을 진행하기 전에 도프트 실리콘을 증착한 후 PSG, PE-TEOS, TEOS 등으로 하드 마스크 산화물을 증착하고, 이후에 식각 공정을 진행할 수 있다.
한편, 본 발명의 제 1 실시예에 의해 형성된 스택 구조 전하저장전극(18L, 18R)에서, 좌측에 형성된 전하저장전극(18L)은 마스크 작업시 오정렬이 발생되지 않은 경우를 도시한 것이고, 우측에 형성된 전하저장전극(18R)은 마스크 작업시 오정렬이 발생된 경우를 도시한 것이다. 우측에 형성된 전하저장전극(18R)은 캐패시터용 콘택홀(17)을 완전히 덮지 못한 상태로 되어있다. 이웃하는 캐패시터와의 전기적 절연을 위한 과도 식각시 기존에는, 도 4에 도시된 바와 같이, 오정렬된 부분인 캐패시터용 콘택홀(47) 내부의 전하저장전극(48R) 부분이 식각 손실을 입게 되어 그 부분에 깊은 홈(49)이 형성되어 문제를 발생시켰지만, 본 발명의 제 1 실시예에서는 실리콘과 식각 선택비가 높은 식각 장벽 도전층(100)이 식각 장벽 역할을 하기 때문에 캐패시터용 콘택홀(17) 내부에서 전하저장전극(18R)의 식각 손실이 발생되지 않게 된다.
도 1c를 참조하면, 스택 구조 전하저장전극(18L, 18R)을 포함한 제 2 층간 절연막(16) 상에 캐패시터의 유전체막(19) 및 캐패시터의 플레이트 전극(20)을 형성하여 본 발명의 캐패시터 제조가 완료된다.
상기에서, 유전체막(19)은 산화막/질화막/산화막(SiO2/Si3N4/SiOXNy)의 ONO 구조, 질화막/산화막(Si3N4/SiO2)의 NO 구조, Ta2O5, BST, PZT 등으로 형성한다. 플레이트 전극(20)은 도프트 실리콘을 1000 내지 1500Å의 두께로 증착하여 형성한다.
상기한 본 발명의 제 1 실시예에서 신뢰성 있는 공정 기술을 확보하기 위해, Ti, TiN, Ti/TiN, TiAlN, W 등으로 형성되는 식각 장벽 도전층(100)의 산화 저항성을 확보하여야 한다. 식각 장벽 도전층(100)을 이루는 전도성 물질들은 약 750℃ 이상의 온도에서 산화 저항성이 떨어져 부도체가 되는 단점이 있다. 이러한 단점을 제거하기 위해서는 유전체막(19)으로 Ta2O5를 사용하는 것이 바람직하다. Ta2O5를 캐패시터의 유전체막(19)으로 사용하는 경우에는 후속 처리가 필수적이며, 이러한 후속 처리는 크게 두 종류로 나뉘어 진다. 하나는 N2O 플라즈마 처리나 UV-O3처리나 급속 열 산화(Rapid Thermal Oxidation; RTO) 처리와 같이 산소(oxygen)를 발생시켜 Ta2O5막 내의 산소 공간(oxygen vacancy)을 제거해주는 것이고, 다른 하나는 O2나 N2O 어닐링(annealing)과 같이 Ta2O5를 결정화시켜 TiN 증착과 같은 후속 공정에서의 안정성을 확보하는 것이다. 식각 장벽 도전층(100)의 산화 저항성은 Ta2O5의 유전체막(19)을 형성하는 공정에 의해 확보된다. 그러면, Ta2O5의 유전체막(19)을 형성하는 공정을 설명하면 다음과 같다.
먼저 전세정으로 HF 또는 HF+SC1 으로 하여 급속 열 질화(Rapid Thermal Nitridation; RTN) 공정을 750 내지 800℃의 온도에서 60 내지 120초간 실시하여 5 내지 20Å 두께의 질화막을 도프트 실리콘으로 된 전하저장전극(18L, 18R)의 표면에 형성한다. 이어서 Ta2O5를 80 내지 180Å의 두께로 증착 하여 Ta2O5유전체막(19)을 형성하는데, Ta2O5의 유전체막(19)을 N2O 플라즈마 처리나 UV-O3처리나 급속 열 산화(RTO) 처리를 통해 산소(oxygen)를 발생시켜 Ta2O5의 유전체막(19) 내의 산소 공간(oxygen vacancy)을 제거해주고 탄소계열 불순물 등을 제거하고, 이어서 600 내지 730℃의 온도에서 30 내지 60분간 O2나 N2O 어닐링(annealing)을 통해 Ta2O5의 유전체막(19)을 결정화시킨다. N2O 플라즈마 처리는 400 내지 700℃의 온도에서 진행되며, 급속 열 산화(RTO) 처리는 800 내지 852℃의 온도에서 60 내지 120초간 진행한다. 결정화된 Ta2O5의 유전체막(19)상에 TiN층을 100 내지 500Å의 두께로 형성한다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(11) 상에 트랜지스터(12)를 구성시킨 다음, 전체 구조상에 제 1 층간 절연막(13)을 형성한다. 콘택 공정을 통해 트랜지스터(12)의 드레인 및 소오스(12D 및 12S)가 노출되는 비트 라인용 콘택홀(14) 및 제 1 캐패시터용 콘택홀(27A)을 각각 형성한 후, 이들 콘택홀(14 및 27A) 내부를 도프트 실리콘으로 매립시켜 캐패시터 콘택 플러그(200)와 비트 라인 콘택 플러그(210)를 각각 형성하고, 비트 라인 콘택 플러그(210)에 연결되는 비트 라인(25)을 형성한다. 비트 라인(25)을 포함한 전체 구조상에 제 2 층간 절연막(16)을 형성하고, 캐패시터 콘택 플러그(200)가 노출되는 제 2 캐패시터용 콘택홀(27B)을 형성한다. 제 2 캐패시터용 콘택홀(27B)을 포함한 제 2 층간 절연막(16)의 표면에 식각 장벽 도전층(100)을 형성한다. 식각 장벽 도전층(100) 상에 도프트 실리콘을 두껍게 증착한 후, 전하저장전극용 마스크를 사용한 포토리소그라피 공정 및 식각 공정으로 캐패시터 콘택 플러그(200) 및 제 2 캐패시터용 콘택홀(27B)을 통해 소오스(12S)와 연결되는 스택 구조의 전하저장전극(18L, 18R)을 형성한다. 이후, 스택 구조 전하저장전극(18L, 18R)을 포함한 제 2 층간 절연막(16) 상에 캐패시터의유전체막(19) 및 캐패시터의 플레이트 전극(20)을 형성하여 본 발명의 제 2 실시예에 의한 캐패시터 제조가 완료된다.
상기한 본 발명의 제 2 실시예에 의한 캐패시터 제조 방법은 본 발명의 제 1 실시예에 의한 캐패시터 제조 방법과 공정적인 측면만 다를 뿐 기술적 원리는 제 1 실시예와 같다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(11) 상에 트랜지스터(12)를 구성시킨 다음, 전체 구조상에 제 1 층간 절연막(13)을 형성한다. 콘택 공정을 통해 트랜지스터(12)의 드레인 및 소오스(12D 및 12S)가 노출되는 비트 라인용 콘택홀(14) 및 제 1 캐패시터용 콘택홀(27A)을 각각 형성한 후, 이들 콘택홀(14 및 27A) 내부를 도프트 실리콘으로 매립시켜 제 1 캐패시터 콘택 플러그(300A)와 비트 라인 콘택 플러그(210)를 각각 형성하고, 비트 라인 콘택 플러그(210)에 연결되는 비트 라인(25)을 형성한다. 비트 라인(25)을 포함한 전체 구조상에 제 2 층간 절연막(16)을 형성하고, 제 1 캐패시터 콘택 플러그(300A)가 노출되는 제 2 캐패시터용 콘택홀(27B)을 형성한다. 제 2 캐패시터용 콘택홀(27B) 내부를 도프트 실리콘으로 매립시켜 제 2 캐패시터 콘택 플러그(300B)를 형성한다. 제 2 캐패시터 콘택 플러그(300B)를 포함한 제 2 층간 절연막(16)의 표면에 식각 장벽 도전층(100)을 형성한다. 식각 장벽 도전층(100) 상에 도프트 실리콘을 두껍게 증착한 후, 전하저장전극용 마스크를 사용한 포토리소그라피 공정 및 식각 공정으로 제 1 및 제 2 캐패시터 콘택 플러그(300A 및 300B)를 통해 소오스(12S)와 연결되는 스택 구조의 전하저장전극(18L, 18R)을 형성한다. 이후, 스택 구조 전하저장전극(18L, 18R)을 포함한 제 2 층간 절연막(16) 상에 캐패시터의 유전체막(19) 및 캐패시터의 플레이트 전극(20)을 형성하여 본 발명의 제 3 실시예에 의한 캐패시터 제조가 완료된다.
상기한 본 발명의 제 3 실시예에 의한 캐패시터 제조 방법은 본 발명의 제 1 실시예에 의한 캐패시터 제조 방법과 공정적인 측면만 다를 뿐 기술적 원리는 제 1 실시예와 같다.
상술한 바와 같이, 본 발명은 캐패시터간 공간 마진을 확보하는데 있어서, 실린더 구조보다 유리한 단순 스택 구조를 구현하는 것을 가능하게 하여 디자인 룰이 0.15㎛ 이하의 고집적 반도체 소자의 제조를 실현할 수 있다.

Claims (11)

  1. 트랜지스터와 비트 라인이 형성된 반도체 기판이 제공되고, 전체 구조상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 일부분을 식각 하여 소오스가 노출되도록 캐패시터용 콘택홀을 형성하는 단계;
    상기 캐패시터용 콘택홀의 안쪽면에 실리콘과 식각 선택비가 높은 도전성 물질로 식각 장벽 도전층을 형성하는 단계;
    상기 식각 장벽 도전층 상에 도프트 실리콘을 두껍게 증착한 후, 증착된 도프트 실리콘층과 상기 식각 장벽 도전층을 순차적으로 패터닝 하여 스택 구조의 전하저장전극을 형성하는 단계; 및
    상기 전하저장전극 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 장벽 도전층은 Ti, TiN, Ti/TiN, TiAlN, W 과 같은 도전성 물질을 적어도 어느 하나를 사용하여 100 내지 500Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 유전체막은 SiO2/Si3N4/SiOXNy의 ONO 구조, Si3N4/SiO2의 NO 구조, Ta2O5, BST, PZT 중 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각 장벽 도전층의 산화 저항성을 확보하기 위하여, 상기 전하저장전극 상에 형성되는 상기 유전체막으로 Ta2O5를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 전하저장전극 상에 형성되는 상기 Ta2O5유전체막은 급속 열 질화 공정을 진행한 후, Ta2O5를 증착하고, 증착된 Ta2O5막 내의 산소 공간을 제거하고, 결정화시켜 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 급속 열 질화 공정은 750 내지 800℃의 온도에서 60 내지 120초간 실시하여 5 내지 20Å 두께의 질화막이 상기 전하저장전극의 표면에 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 5 항에 있어서,
    상기 Ta2O5유전체막은 Ta2O5를 80 내지 180Å의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 5 항에 있어서,
    상기 Ta2O5유전체막은 N2O 플라즈마 처리, UV-O3처리, 급속 열 산화 처리 중 어느 하나를 적용하여 Ta2O5막 내의 산소 공간을 제거해주는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 8 항에 있어서,
    상기 N2O 플라즈마 처리는 400 내지 700℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 8 항에 있어서,
    상기 급속 열 산화 처리는 800 내지 852℃의 온도에서 60 내지 120초간 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 5 항에 있어서,
    상기 Ta2O5유전체막은 600 내지 730℃의 온도에서 30 내지 60분간 O2나 N2O 어닐링을 통해 결정화되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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