KR100507701B1 - 부스트랩 회로 - Google Patents

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Abstract

본 발명은 부스트랩 회로에 관한 것으로, 고전위 전압전원(HVcc)과 저전위 전압전원(LVcc)을 센싱해서 고전위 전압(HVcc)에서만 클램프(clamp)를 하고 저전위 전압전원(LVcc)에서는 정상동작을 하도록 부스트랩 회로를 구성하여 워드라인 부스팅 전압의 레벨을 쉽게 제어하므로써 플래쉬 메모리 셀의 읽기 동작을 안정적으로 수행할 수 있는 부스트랩 회로를 제시한다.

Description

부스트랩 회로{Boostrap circuit}
본 발명은 부스트랩 회로에 관한 것으로, 특히, 고속의 플래쉬 메모리와 데이터 보존 능력이 우수한 메모리 셀을 구현하기 위한 워드라인 부스트랩 회로에 관한 것이다.
일반적으로, 저전압으로 동작하는 플래쉬 메모리 셀에서는 읽기(read) 동작시 읽기 동작의 속도를 증가시키기 위해 부스트랩 회로(Boostrap circuit)를 이용하여 저전위 전원전압(LOW Vcc; LVcc)을 그 이상으로 부트스트래핑(bootstrapping) 하여 워드라인(word line)으로 공급한다.
상기 부스트랩 회로를 사용하여 워드라인 전압을 부스팅(boosting) 할 경우, 상기 부스트랩 회로에 의해 부스팅 된 워드라인 전압이 너무 낮으면 셀 전류를 정확히 읽기 어렵고, 워드라인 전압이 너무 높으면 셀 게이트에 스트레스(stress)가 가해져 리텐션(retention)에 문제가 발생한다. 따라서, 상기 부스트랩 회로에 의해 부스팅되는 워드라인 전압은 일정한 범위로 부스팅되어져야만 한다.
도 1은 종래 기술에 따른 워드라인 부스트랩 회로의 구성도로서, 다음과 같이 구성된다.
도 1을 참조하면, 종래의 워드라인 부스트랩 회로는 워드라인으로 인가되는 전원전압(Vcc)을 3 단계에 걸쳐 펌핑(pumping)하기 위해 제 1 스테이지(10) 내지 제 3 스테이지(30)로 이루어진다.
상기 제 1 스테이지(10)는 제 1 클럭신호(clock; CLK1)에 따라 구동되어 제 1 노드(Q1)를 소정 전위(Vcc 또는 Vcc-Vt)로 프리차지(precharge) 시키기 위한 제 1 프리차지수단(11)과, 킥(kick; KICK) 신호에 따라 상기 제 1 노드(Q1)를 제 1 전위(V1)로 펌핑하기 위한 제 1 캐패시터(C1)로 구성된다.
상기 제 2 스테이지(20)는 상기 제 1 클럭신호(CLK1)에 따라 구동되어 제 2 노드(Q2)를 소정 전위(Vcc 또는 Vcc-Vt)로 프리차지 시키기 위한 제 2 프리차지수단(21)과, 상기 제 1 노드(Q1)와 제 3 노드(Q3) 사이에 접속되고 제 2 클럭신호(CLK2)에 따라 구동되는 제 1 PMOS 트랜지스터(P1)와, 제 3 노드(Q3)와 접지(Vss) 사이에 접속되고 제 3 클럭신호(CLK3)에 따라 구동되는 제 1 NMOS 트랜지스터(N1)와, 상기 제 2 노드(Q2)와 상기 제 3 노드(Q3) 사이에 접속되어 상기 제 2 노드(Q2)를 제 2 전위(V2)로 펌핑하기 위한 제 2 캐패시터(C2)로 구성된다.
상기 제 3 스테이지(30)는 상기 제 1 클럭신호(CLK1)에 따라 구동되어 제 4 노드(Q4)를 소정 전위(Vcc 또는 Vcc-Vt)로 프리차지 시키기 위한 제 3 프리차지수단(31)과, 상기 제 2 노드(Q2)와 제 5 노드(Q5) 사이에 접속되고 상기 제 2 클럭신호(CLK2)에 따라 구동되는 제 2 PMOS 트랜지스터(P2)와, 제 5 노드(Q5)와 접지(Vss) 사이에 접속되고 상기 제 3 클럭신호(CLK3)에 따라 구동되는 제 2 NMOS 트랜지스터(N2)와, 상기 제 4 노드(Q4)와 상기 제 5 노드(Q5) 사이에 접속되고 상기 제 4 노드(Q4)를 제 3 전위(V3)로 펌핑하기 위한 제 3 캐패시터(C3)로 구성된다.
상기와 같이 구성되는 종래의 워드라인 부스트랩 회로의 구동 방법을 각 스테이지로 입력되는 각 신호의 파형을 도시한 도 2를 참조하여 상세히 설명하면 다음과 같다.
도 2를 참조하면, T0 내지 T1 구간동안, 상기 제 1 내지 제 3 클럭신호(CLK1 내지 CLK3)는 로우(LOW) 상태를 유지하고 킥신호(KICK)는 하이(HIGH) 상태를 유지한다.
이런 상태에서, 제 1 내지 제 3 클럭신호(CLK1 내지 CLK3)가 로우(LOW) 상태에서 하이(HIHG) 상태로 천이하고, 킥신호(KICK)가 하이(HIGH) 상태에서 로우(LOW) 상태로 천이 하면(T1), 하이(HIGH) 상태로 상승하는 엣지(positive edge) 구간에서 제 1 클럭신호(CLK1)에 의해 제 1 내지 제 3 프리차지수단(11 내지 31)은 구동되고, 제 2 클럭신호(CLK2)에 의해 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 턴-오프(turn-off)되며, 제 3 클럭신호(CLK3)에 의해 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)는 턴-온(turn-on)된다.
따라서, 제 1 프리차지수단(11)과 킥신호(KICK)원 간에 전류 패스 경로가 형성되어 제 1 캐패시터(C1)에 제 1 프리차지수단(11)으로부터 출력되는 전원전압(Vcc)이 충전되므로써 상기 제 1 노드(Q1)에는 전원전압(Vcc)의 전위가 프리차지되고, 제 1 NMOS 트랜지스터(N1)를 통해 제 2 프리차지수단(21)과 접지(Vss) 간에 전류 패스 경로가 형성되어 제 2 캐패시터(C2)에 제 2 프리차지수단(21)으로부터 출력되는 전원전압(Vcc)이 충전되므로써 제 2 노드(Q2)에는 전원전압(Vcc)의 전위가 프리차지된다. 또한, 제 2 NMOS 트랜지스터(N2)를 통해 제 3 프리차지수단(31)과 접지(Vss) 간에 전류 패스 경로가 형성되어 제 3 캐패시터(C3)에 제 3 프리차지수단(31)으로부터 출력되는 전원전압(Vcc)이 충전되므로써 상기 제 4 노드(Q4)에는 전원전압(Vcc)의 전위가 프리차지된다.
T1 에서 T2 구간동안, 제 1 및 제 3 클럭신호(CLK1 내지 CLK3)가 하이(HIGH) 상태를 유지하고 킥신호(KICK)가 로우(LOW) 상태를 유지함에 따라 제 1 노드(Q1), 제 2 노드(Q2) 및 제 4 노드(Q4)는 전원전압(Vcc)의 전위를 유지하게 된다.
이런 상태에서, 제 1 내지 제 3 클럭신호(CLK1 내지 CLK3)가 하이(HIGH) 상태에서 로우(LOW) 상태로 천이하고, 킥신호(KICK)가 로우(LOW) 상태에서 하이(HIGH) 상태로 천이 하면(T2), 로우(LOW) 상태로 하강하는 엣지(negative edge) 구간에서 제 1 클럭신호(CLK1)에 의해 제 1 내지 제 3 프리차지수단(11 내지 31)은 구동되지 않고, 제 2 클럭신호(CLK2)에 의해 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 턴-온되며, 제 3 클럭신호(CLK3)에 의해 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)는 턴-오프된다.
따라서, 제 1 노드(Q1) 상의 제 1 전위(V1)는 킥신호(KICK)에 대응하는 전위만큼 상승하게 된다. 예를 들어, 킥신호(KICK)의 전위가 전원전압(Vcc)과 동일한 Vcc라고 하면, 제 1 전위(V1)는 2Vcc 만큼 상승하게 된다. 이어서, 상기 제 2 노드(Q2) 상의 제 2 전위(V2)는 제 2 클럭신호(CLK2)에 의해 턴-온된 제 1 PMOS 트랜지스터(P1)를 통해 제 1 전위(V1)가 전달되므로써 3Vcc 만큼 상승하게 된다. 또한, 상기 제 4 노드(Q4) 상의 제 3 전위(V3)는 제 2 클럭신호(CLK2)에 의해 턴-온된 제 2 PMOS 트랜지스터(P2)를 통해 제 2 전위(V2)가 전달되므로써 4Vcc 만큼 상승하게 된다. 그러므로, 최종 워드라인 부스트랩 회로의 출력단으로 출력되는 부스팅 전압(Vboot)은 4Vcc로 상승하게 된다.
상기에서 설명한 바와 같이, 종래의 워드라인 부스트랩 회로의 출력단으로 출력되는 부스팅 전압(Vboot)은 하기의 수학식 1과 같이 나타낼 수 있다.
여기서, α는 각 스테이지에 구성된 캐패시터의 커플링 비(coupling ratio)이다.
상기 각 스테이지를 구성하는 각 캐패시터의 커플링 비( α)가 '1'이면, 상기 수학식 1에 의해 상기 부스팅 전압(Vboot)은 4Vcc가 된다. 여기서, 상기 커플링 비( α)가 '1'이라는 의미는 캐패시터가 100% 부스팅 전압(Vboot)을 전달하는 것을 의미한다. 일반적으로, 캐패시터의 커플링 비( α)가 0.6 내지 0.7(60 내지 70%) 정도이다.
즉, 상기 수학식 1에서 나타낸 바와 같이 종래의 워드라인 부스트랩 회로에서의 문제점은 캐패시터의 커플링 비( α)가 결정되면, 부스팅 전압(Vboot)은 Vcc에 비례해서 변화하게 된다는 것이다. 예를 들어, 1.6 내지 2V 범위의 Vcc 동작(operation)에서 모든 스테이지를 구성하는 캐패시터의 커플링 비( α)의 총합이 '3'이라면(즉, ), 부스팅 전압(Vboot)의 전압 범위(voltage range)는 4.8 내지 6V 까지 상승하게 된다.
즉, 일반적인 워드라인 전압의 타겟 스펙(target spec)은 1V 범위내에서 스윙(swing)하는데, 상기와 같이 종래의 워드라인 부스트랩 회로의 부스팅 전압(Vboot)의 스윙폭은 워드라인 전압의 타겟 스펙의 범위를 벗어나게 되어 워드라인 전압의 마진(margin)을 확보할 수 없으며, 일반적인 타겟 스펙의 범위 또한 확보할 수 없다. 또한, 고전위 전원전압(HIGH Vcc; HVcc) 플래쉬 메모리 셀에서는 캐패시터의 커플링 비율을 작게 형성함에 따라 종래의 워드라인 부스트랩 회로를 적용할 수 있으나, 이러한 경우에도 워드라인 전압의 마진을 확보할 수 없으며, 읽기 동작을 안정적으로 수행할 수 없다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 고전위 전압전원(HVcc)과 저전위 전압전원(LVcc)을 센싱해서 고전위 전압(HVcc)에서만 클램프(clamp)를 하고 저전위 전압전원(LVcc)에서는 정상동작을 하도록 부스트랩 회로를 구성하여 워드라인 부스팅 전압의 레벨을 쉽게 제어하므로써 플래쉬 메모리 셀의 읽기 동작을 안정적으로 수행하는데 그 목적이 있다.
상술한 목적을 달성하기 위해 본 발명은 상술한 목적을 달성하기 위해 본 발명은 기준전압을 이용하여 고전위 전원전압과 저전위 전원전압을 검출하기 위한 전원전압 레벨 검출부; 및 상기 전원전압 레벨 검출부로부터의 고전위 전원전압에 의해 생성된 클램프신호에 응답하여 부스팅 전압의 레벨을 클램프하고, 상기 전원전압 레벨 검출부로부터의 저전위 전원전압에 의해 생성된 클램프 신호에 응답하여 상기 부스팅 전압의 레벨을 클램프하지 않는 부스팅 전압 발생부를 포함한다.
또한, 본 발명은 기준전압을 생성하기 위한 기준전압 생성부; 상기 기준전압을 이용하여 고전위 전원전압과 저전위 전원전압을 검출하기 위한 전원전압 레벨 검출부; 상기 전원전압 레벨 검출부로부터의 고전위 전원전압 또는 저전위 전원전압에 응답하여 클램프신호를 생성하기 위한 클램프신호 생성부; 및 상기 전원전압 레벨 검출부로부터의 고전위 전원전압에 의해 생성된 상기 클램프신호에 응답하여 부스팅 전압의 레벨을 클램프하고, 상기 전원전압 레벨 검출부로부터의 저전위 전원전압에 의해서 생성된 상기 클램프 신호에 응답하여 상기 부스팅 전압의 레벨을 클램프하지 않는 부스팅 전압 발생부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 부스트랩 회로의 블록도로서, 기준전압(VREF)을 생성하는 기준전압 생성부(reference voltage generator; 100)와, 상기 기준전압(VREF)과 인가되는 전원전압(Vcc)을 비교하여 고전위 전원전압(HVcc) 또는 저전위 전원전압(LVcc)을 검출하기 위한 전원전압 레벨 검출부(Vcc level detector; 200) 및 상기 전원전압 레벨 검출부(200)의 출력신호(HVCC)에 의해 생성되는 클램프신호(CLAMP)에 따라 제어된 부스팅 전압(Vboot)을 워드라인으로 출력하기 위한 부스팅 전압 발생부(300)로 이루어진다.
상기 기준전압 생성부(100)는 도 4에 도시된 바와 같이 기준전압(VREF)을 생성하기 위한 기준전압 생성수단(120) 및 상기 기준전압 생성수단(120)을 구동하기 위한 구동수단(110)으로 이루어진다.
상기 구동수단(110)은 인에이블 신호(EN)원과 제 1 노드(Q1) 사이에 제 1 캐패시터(C1)가 접속되고, 전원전압(Vcc)원과 상기 제 1 및 제 2 노드(Q1 및 Q2) 사이에 전류미러(current mirror)로 구동되는 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 접속된다. 또한, 상기 제 1 및 제 2 노드(Q1 및 Q2)와 제 3 노드(Q3) 사이에 전류미러로 구동되는 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)가 접속되고, 상기 제 3 노드(Q3)와 접지(Vss) 사이에 제 3 NMOS 트랜지스터(N3)가 접속되므로써 이루어진다. 한편, 상기 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 상기 제 2 노드(Q2)의 전위에 따라 구동되고, 상기 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)는 상기 제 1 노드(Q1)의 전위에 따라 구동되며, 상기 제 3 NMOS 트랜지스터(N3)는 상기 인에이블 신호(EN)에 따라 구동된다.
상기 기준전압 생성수단(120)은 상기 전원전압(Vcc)원과 제 4 노드(Q4) 사이에 제 3 PMOS 트랜지스터(P3)가 접속되고, 상기 제 4 노드(Q4)와 상기 기준전압(VREF)이 출력되는 출력단 사이에 제 4 및 제 5 PMOS 트랜지스터(P4 및 P5)가 병렬로 상호 접속된다. 또한, 상기 출력단과 접지(Vss) 사이에 다이오드로 구동되는 제 4 NMOS 트랜지스터(N4)가 접속되고, 상기 제 4 NMOS 트랜지스터(N4)와 상기 접지(Vss) 사이에 제 5 NMOS 트랜지스터(N5)가 접속되므로써 이루어진다. 한편, 상기 제 3 PMOS 트랜지스터(P3)는 접지(Vss) 전위가 인가되어 항상 구동되고, 상기 제 4 및 제 5 PMOS 트랜지스터(P4 및 P5)는 상기 제 2 노드(Q2)의 전위에 따라 구동되며, 상기 제 4 NMOS 트랜지스터(N4)는 상기 기준전압(VREF)에 따라 구동되고, 상기 제 5 NMOS 트랜지스터(N5)는 상기 인에이블 신호(EN)에 따라 구동된다.
아울러, 상기 기준전압 생성부(100)는 상기 기준전압(VREF)을 안정화시키기 위해 상기 기준전압 생성수단(120)의 출력단에 다수의 캐패시터가 병렬로 접속된 안정화수단을 포함할 수도 있다.
상기 전원전압 레벨 검출부(200)는 도 5에 도시된 바와 같이 전원전압(Vcc)을 전달하기 위한 전원전압 전달수단(210)과, 상기 기준전압(VREF)과 상기 전달수단(210)의 출력신호(HFVDD)를 비교하기 위한 비교수단(220)과, 상기 비교수단(220)의 출력신호를 입력받아 클램프신호(CLAMP)를 출력하기 위한 출력수단(230)으로 이루어진다.
상기 전원전압 전달수단(210)은 제 5 노드(Q5)로 전원전압(Vcc)에 대응하는 출력신호(HFVDD)를 출력하기 위해 상기 제 5 노드(Q5)를 사이에 두고 전원전압(Vcc)원과 접지(Vss) 간에 직렬로 접속되는 제 2 및 제 3 저항(R2 및 R3)으로 이루어진다. 여기서, 상기 제 3 저항(R2)은 상기 전원전압(Vcc)원 을 그대로 상기 제 5 노드(Q5)로 전달하기 위해 상기 제 2 저항(R2)보다 큰 저항값을 갖는다.
또한, 상기 전원전압 전달수단(210)은 상기 제 2 및 제 3 저항(R2 및 R3) 대신, 전원전압(Vcc)을 분배하여 상기 출력신호(HFVDD)를 출력하기 위해 PMOS 또는 NMOS 트랜지스터로 구성된 다수의 다이오드로 구성될 수도 있다. 아울러, 상기 전원전압(Vcc)원과 제 2 저항(R2) 사이에는 서로 병렬로 접속되어 외부 구동신호(ATD)를 반전시키기 위한 제 1 인버터(I1)의 출력신호에 따라 구동되는 제 6 및 제 7 PMOS 트랜지스터(P6 및 P7)가 구성될 수도 있다.
상기 비교수단(220)은 전원전압(Vcc)원과 제 6 및 제 7 노드(Q6 및 Q7) 사이에 전류미러로 구동되는 제 8 및 제 9 PMOS 트랜지스터(P8 및 P9)가 접속되고, 제 8 노드(Q8)와 상기 제 6 및 제 7 노드(Q6 및 Q7) 사이에 차동증폭기로 구동되는 제 6 및 제 7 NMOS 트랜지스터(N6 및 N7)가 접속되며, 상기 제 8 노드(Q8)와 접지(Vss) 사이에 제 4 저항(R4) 및 제 8 NMOS 트랜지스터(N8)가 직렬로 접속되므로써 이루어진다. 한편, 상기 제 8 및 제 9 PMOS 트랜지스터(P8 및 P9)는 제 7 노드(Q7)의 전위에 따라 구동되고, 상기 제 6 NMOS 트랜지스터(N6)는 상기 전원전압 전달수단(210)의 출력신호(HFVDD)에 따라 구동되며, 상기 제 7 NMOS 트랜지스터(N7)는 상기 기준전압(VREF)에 따라 구동되고, 상기 제 8 NMOS 트랜지스터(N8)는 외부에서 입력되는 구동신호(ATD)에 따라 구동된다.
상기 출력수단(230)은 상기 제 6 노드(Q6)로부터 출력되는 출력신호를 입력받아 출력신호(HVCC)를 출력하기 위한 제 2 내지 제 4 인버터(I2 내지 I4)로 이루어진다.
상기 부스팅 전압 발생부(300)는 도 6에 도시된 바와 같이, 워드라인을 부스팅하기 위한 워드라인 전압을 3 단계에 걸쳐 펌핑(pumping)하기 위해 제 1 스테이지(310) 내지 제 3 스테이지(330)로 이루어진다.
상기 제 1 스테이지(310)는 제 1 클럭신호(clock; CLK1)에 따라 구동되어 제 9 노드(Q9)를 소정 전위(Vcc 또는 Vcc-Vt)로 프리차지(precharge) 시키기 위한 제 1 프리차지수단(311)과, 상기 제 9 노드(Q9)와 킥(kick; KICK) 신호원 사이에 접속되어 상기 제 9 노드(Q9)를 제 1 전위(V1)로 펌핑하기 위한 제 2 캐패시터(C2)로 구성된다.
상기 제 2 스테이지(320)는 상기 제 1 클럭신호(CLK1)에 따라 구동되어 제 10 노드(Q10)를 소정 전위(Vcc 또는 Vcc-Vt)로 프리차지 시키기 위한 제 2 프리차지수단(321)과, 상기 제 9 노드(Q9)와 제 11 노드(Q11) 사이에 접속되고 제 2 클럭신호(CLK2)에 따라 구동되는 제 10 PMOS 트랜지스터(P10)와, 상기 제 11 노드(Q11)와 접지(Vss) 사이에 접속되고 제 3 클럭신호(CLK3)에 따라 구동되는 제 9 NMOS 트랜지스터(N9)와, 전원전압(Vcc)원 과 제 11 노드(Q11) 사이에 접속되고 클램프신호(CLAMP)에 따라 구동되어 상기 제 11 노드(Q11)를 전원전압(Vcc)의 전위로 프리차지 시키기 위한 제 10 NMOS 트랜지스터(N10)와, 상기 제 10 노드(Q10)와 상기 제 11 노드(Q11) 사이에 접속되어 상기 제 10 노드(Q10)를 제 2 전위(V2)로 펌핑하기 위한 제 3 캐패시터(C3)로 구성된다.
상기 제 3 스테이지(330)는 상기 제 1 클럭신호(CLK1)에 따라 구동되어 제 12 노드(Q12)를 소정 전위(Vcc 또는 Vcc-Vt)로 프리차지 시키기 위한 제 3 프리차지수단(331)과, 상기 제 10 노드(Q10)와 제 13 노드(Q13) 사이에 접속되고 상기 제 2 클럭신호(CLK2)에 따라 구동되는 제 11 PMOS 트랜지스터(P11)와, 상기 제 13 노드(Q13)와 접지(Vss) 사이에 접속되고 상기 제 3 클럭신호(CLK3)에 따라 구동되는 제 11 NMOS 트랜지스터(N11)와, 전원전압(Vcc)원과 제 13 노드(Q13) 사이에 접속되고 상기 클램프신호(CLAMP)에 따라 구동되어 상기 제 13 노드(Q13)를 상기 전원전압(Vcc)의 전위로 프리차지 시키기 위한 제 12 NMOS 트랜지스터(N12)와, 상기 제 12 노드(Q12)와 상기 제 13 노드(Q13) 사이에 접속되어 상기 제 12 노드(Q12)를 제 3 전위(V3)로 펌핑하기 위한 제 4 캐패시터(C4)로 구성된다.
여기서, 상기 클램프신호(CLAMP)는 도 7에 도시된 파형에 의해 구동되는 클램프신호 생성부(도시되지 않음)에 의해 생성된다.
상세히 하면, 상기 클램프신호 생성부는 소정의 클럭신호(CLK), 상기 클럭신호(CLK)를 소정 시간동안 지연시킨 지연 클럭신호(CLK_delay) 및 전원전압 레벨 검출부(200)의 출력신호(HVCC)를 입력받아 구동된다. 예를 들어, 상기 클럭신호(CLK)가 로우(LOW) 상태, 상기 지연 클럭신호(CLK_delay)가 하이(HIGH) 상태에서, 상기 전원전압 레벨 검출부(200)의 출력신호(HVCC)가 로우(LOW) 상태에서 하이(HIGH) 상태로 천이하면 하이(HIGH) 상태의 상기 클램프신호(CLAMP)가 출력된다.
즉, 상기 클램프신호 생성부는 상기 클럭신호(CLK)가 로우(LOW) 상태이고, 상기 지연 클럭신호(CLK_delay)가 하이(HIGH) 상태이며, 상기 전원전압 레벨 검출부(200)의 출력신호(HVCC)가 하이(HIGH) 상태일 경우, 상기 제 10 및 제 12 NMOS 트랜지스터(N10 및 N12)를 구동시키기 위한 인에이블 상태의 클램프신호(CLAMP)가 출력되도록 구성되거나, 상기 전원전압 레벨 검출부(200)의 출력신호(HVCC)가 로우(LOW) 상태에서 하이(HIGH) 상태로 천이하는 순간 인에이블 상태의 상기 클램프신호(CLAMP)가 출력되도록 구성된다. 또한, 상기 클램프신호(CLAMP)는 상기 클램프신호 생성부에 의해 상기 클럭신호(CLK)가 지연되는 만큼, 즉 상기 지연 클럭신호(CLK_delay)와 상기 클럭신호(CLK)의 차만큼 인에이블 상태로 출력된다.
그리고, 상기 제 2 스테이지의 제 10 NMOS 트랜지스터(N10)와 상기 제 3 스테이지의 제 12 NMOS 트랜지스터(N12)는 상기 클램프신호(CLAMP)의 상태에 따라 PMOS 트랜지스터 또는 레벨 쉬프트 회로(lever shift circuit)로 구현할 수도 있다.
상기에서 설명한 워드라인 부스트랩 회로의 구동 특성을 상세하게 설명하면 다음과 같다.
상기 기준전압 생성부(100)는 외부로부터 하이(HIGH) 상태의 인에이블 신호(EN)가 인가되는 동안, 구동수단(110)의 제 1 캐패시터(C1)에는 상기 인에이블 신호(EN)가 차지되고, 상기 제 3 NMOS 트랜지스터(N3)는 턴-온(turn-on)되며, 기준전압 생성수단(120)의 제 5 NMOS 트랜지스터(N5)는 턴온된다. 따라서, 제 3 노드(Q3)는 접지(Vss) 전위를 유지하게 되고, 소정 시간후 제 1 노드(Q1) 또한 상기 제 1 캐패시터(C1)를 통해 상기 인에이블 신호(EN)가 입력되어 하이(HIGH) 상태로 천이된다.
그리고, 상기 제 1 노드(Q1)의 전위가 하이(HIGH) 상태로 천이함에 따라 전류미러로 구동되는 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)가 턴-온되므로써 상기 제 1 및 제 2 노드(Q1 및 Q2)는 접지(Vss) 전위를 유지하게 된다. 따라서, 전류미러로 구동되는 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 턴-온되어 전류미러로 구동되므로써 상기 제 1 PMOS 트랜지스터(P1) 측의 전류는 상기 제 2 PMOS 트랜지스터(P2) 측의 전류와 동일한 전류가 흐름에 따라 상기 제 1 PMOS 트랜지스터(P1)는 정전류원으로 구동된다.
한편, 상기 제 1 PMOS 트랜지스터(P1)가 정전류원으로 구동됨에 따라 상기 제 1 노드(Q1)에는 일정한 전류가 흐르고 상기 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)가 전류미러로 구동되므로써 상기 제 2 NMOS 트랜지스터(N2) 측의 전류는 상기 제 1 NMOS 트랜지스터(N1) 측의 전류와 동일한 전류가 흐르게 된다. 따라서, 상기 제 2 NMOS 트랜지스터(N2)가 정전류원으로 구동되어 상기 제 2 노드(Q)에 일정한 전류가 흐르므로써 상기 구동수단(110)의 출력단으로는 일정 전압의 전위가 출력되게 된다.
한편, 기준전압 생성수단(120)의 제 4 노드(Q4)는 항상 접지(Vss) 전위가 입력되어 턴-온되는 제 3 PMOS 트랜지스터(P3)를 통해 상기 전원전압(Vcc)이 인가되므로써 항상 전원전압(Vcc) 전위를 유지하게 된다. 이 상태에서, 상기 제 2 노드(Q2)로부터 일정 전압의 전위가 제 4 및 제 5 PMOS 트랜지스터(P4 및 P5)로 입력됨에 따라 상기 제 4 및 제 5 PMOS 트랜지스터(P4 및 P5)는 턴-온 상태를 유지하게 된다.
또한, 제 4 NMOS 트랜지스터(N4)와 제 5 NMOS 트랜지스터(N5)가 접속되는 지점은 상기 제 5 NMOS 트랜지스터(N5)가 상기 인에이블 신호(EN)에 의해 턴-온되어 접지(Vss) 전위를 유지하게 된다. 따라서, 제 3 PMOS 트랜지스터(P3)를 통해 인가되는 전원전압(Vcc)이 상기 기준전압 생성수단(120)의 출력단을 사이에 두고 소정 전위로 분배되므로써 상기 출력단으로는 소정 전위(1.2V 정도)의 기준전압(VREF)이 출력된다. 즉, 상기 기준전압(VREF)은 상기 출력단을 중심으로 상기 제 3 PMOS 트랜지스터(P3), 제 4 및 제 5 PMOS 트랜지스터(P4 및 P5)의 문턱전압과 상기 제 4 및 제 5 NMOS 트랜지스터(N4 및 N5)의 문턱전압에 따라 소정 전위로 분배되게 된다.
한편, 상기 전원전압 레벨 검출부(200)의 전원전압 전달수단(210)은 인가되는 전원전압(Vcc)을 제 2 및 제 3 저항(R2 및 R3)을 이용하여 소정 전위로 분배하고, 출력단을 통해 상기 제 3 저항(R3)의 양단에 걸린 전압에 대응하는 출력신호(HFVDD)를 출력한다. 상기 출력신호(HFVDD)는 대략 전원전압(Vcc)과 동일한 전위를 가지며, 상기 전원전압(Vcc)에 대응하여 증가한다.
그리고, 상기 기준전압 생성수단(120)의 출력단을 통해 출력되는 기준전압(VREF)은 비교수단(220)의 제 7 NMOS 트랜지스터(N7)로 입력되고, 상기 전원전압 전달수단(210)의 출력신호(HFVDD)는 상기 비교수단(220)의 제 6 NMOS 트랜지스터(N6)로 입력된다. 한편, 제 8 노드(Q8)는 제 8 NMOS 트랜지스터(N8)에 하이(HIGH) 상태의 구동신호(ATD)가 입력되어 턴-온되므로써 접지(Vss) 전위를 유지하게 된다.
이러한 상태에서, 상기 기준전압(VREF)이 상기 출력신호(HFVDD)보다 클 경우(즉, VREF > Vcc)), 상기 제 6 NMOS 트랜지스터(N6)는 턴-오프 상태를 유지하는 데 반해, 상기 제 7 NMOS 트랜지스터(N7)는 턴-온되므로써 제 7 노드(Q7)의 전위가 접지(Vss) 전위를 유지하게 되어 제 8 및 제 9 PMOS 트랜지스터(P9)가 턴-온된다. 따라서, 상기 제 6 노드(Q6)는 턴-온된 제 8 PMOS 트랜지스터(P8)를 통해 전원전압(Vcc)이 전달되어 전원전압(Vcc) 전위를 유지하게 된다. 이어서, 출력수단(230)은 상기 제 6 노드(Q6)로부터 전원전압(Vcc)의 전위를 입력받아 제 2 내지 제 4 인버터(I2 내지 I4)를 통해 로우(LOW) 상태의 출력신호(HVCC)를 출력하게 된다.
반면, 전원전압(Vcc)이 상승하여 상기 출력신호(HFVDD)가 상기 기준전압(VREF)보다 클 경우(즉, Vcc > VREF), 상기 제 7 NMOS 트랜지스터(N7)가 턴-온 상태를 유지하는 동안, 상기 제 6 NMOS 트랜지스터(N6)가 턴-온되므로써 제 6 노드(Q6)는 접지(Vss) 전위를 유지하게 된다. 이어서, 출력수단(230)은 상기 제 6 노드(Q6)로부터 접지(Vss) 전위를 입력받아 제 2 내지 제 4 인버터(I2 내지 I4)를 통해 로우(LOW) 상태의 출력신호(HVCC)를 출력하게 된다.
한편, 부스팅 전압 발생부(300)는 클램프신호(CLAMP)에 따라 구동 특성이 달라지는데, 이를 도 8 및 도 9를 결부하여 설명하면 다음과 같다. 도 8은 전원전압(Vcc)이 기준전압(VREF)보다 작은 저전위 전원전압(LVcc)일 경우 각 스테이지로 입력되는 각 신호의 파형을 도시하였고, 도 9는 전원전압(Vcc)이 기준전압(VREF)보다 높은 고전위 전원전압(HVcc)일 경우 각 스테이지로 입력되는 각 신호의 파형을 도시하였다.
도 8에 도시된 바와 같이, 전원전압(Vcc)이 상기 기준전압 생성부(100)로부터 생성된 기준전압(VREF)보다 작을 경우(즉, 전원전압(Vcc)이 저전위 전원전압(LVcc)), 상기 전원전압 레벨 검출부(200)는 로우(LOW) 상태의 출력신호(HVCC)를 출력하므로써 클램프신호(CLAMP)는 로우(LOW) 상태를 유지하게 된다. 따라서, 부스팅 전압 발생부(300)를 구성하는 제 2 스테이지(320)의 제 10 NMOS 트랜지스터(N10)와 제 3 스테이지(330)의 제 12 NMOS 트랜지스터(N12)는 턴-오프 상태를 유지하게 된다. 상기 제 10 및 제 12 NMOS 트랜지스터(N10 및 N12)가 턴-오프됨에 따라 상기 부스팅 전압 발생부(300)는 종래의 부스트랩 회로와 동일한 구동 특성을 나타내게 된다.
그러나, 도 9에 도시된 바와 같이, 전원전압(Vcc)이 상기 기준전압(VREF)보다 높을 경우(즉 전원전압(Vcc)이 고전위 전원전압(HVcc)), 상기 전원전압 레벨 검출부(200)는 하이(HIGH) 상태의 출력신호(HVCC)를 출력하므로써 소정 시간 후, 클램프신호(CLAMP)는 하이(HIGH) 상태를 유지하게 된다. 따라서, 상기 제 2 스테이지(320)의 제 10 NMOS 트랜지스터(N10)와 제 3 스테이지(330)의 제 12 NMOS 트랜지스터(N12)가 턴-온됨에 따라 상기 부스팅 전압 발생부(300)는 종래의 부스트랩 회로와 다른 구동특성을 나타내게 된다.
따라서, 클램프신호(CLAMP)가 로우(LOW) 상태일 경우에는 상기 부스팅 전압 발생부(300)가 종래의 부스트랩 회로와 동일한 구동특성을 나타냄으로써 여기서는 클램프신호(CLAMP)가 하이(HIGH) 상태일 경우에만 설명하기로 한다.
도 9를 참조하면, T0 내지 T1 구간동안, 상기 제 1 내지 제 3 클럭신호(CLK1 내지 CLK3)는 로우(LOW) 상태를 유지하고 킥신호(KICK)는 하이(HIGH) 상태를 유지한다. 또한, 전원전압 레벨 검출부(200)의 출력신호(HVCC)는 로우(LOW) 상태를 유지하고 클램프신호(CLAMP)는 로우(LOW) 상태를 유지한다.
이런 상태에서, 제 1 내지 제 3 클럭신호(CLK1 내지 CLK3)가 로우(LOW) 상태에서 하이(HIHG) 상태로 천이하고, 킥신호(KICK)가 하이(HIGH) 상태에서 로우(LOW) 상태로 천이 하면(T1), 하이(HIGH) 상태로 상승하는 엣지(positive edge) 구간에서 제 1 클럭신호(CLK1)에 의해 제 1 및 제 3 프리차지수단(311 내지 331)은 구동되고, 제 2 클럭신호(CLK2)에 의해 제 10 및 제 11 PMOS 트랜지스터(P10 및 P11)는 턴-오프(turn-off)되며, 제 3 클럭신호(CLK3)에 의해 제 9 및 제 11 NMOS 트랜지스터(N9 및 N11)는 턴-온(turn-on)된다.
따라서, 제 1 프리차지수단(311)과 킥신호(KICK) 간에 전류 패스 경로가 형성되어 제 2 캐패시터(C2)에 제 1 프리차지수단(311)으로부터 출력되는 전원전압(Vcc)이 충전되므로써 상기 제 9 노드(Q9)에는 전원전압(Vcc)의 전위가 프리차지되고, 제 9 NMOS 트랜지스터(N9)를 통해 제 2 프리차지수단(321)과 접지(Vss) 간에 전류 패스 경로가 형성되어 제 3 캐패시터(C3)에 제 2 프리차지수단(321)으로부터 출력되는 전원전압(Vcc)이 충전되므로써 제 10 노드(Q10)에는 전원전압(Vcc)의 전위가 프리차지된다. 또한, 제 11 NMOS 트랜지스터(N11)를 통해 제 3 프리차지수단(331)과 접지(Vss) 간에 전류 패스 경로가 형성되어 제 4 캐패시터(C4)에 제 3 프리차지수단(331)으로부터 출력되는 전원전압(Vcc)이 충전되므로써 상기 제 12 노드(Q12)에는 전원전압(Vcc)의 전위가 프리차지된다.
T1 에서 T2 구간동안, 제 1 및 제 3 클럭신호(CLK1 내지 CLK3)가 하이(HIGH) 상태를 유지하고 킥신호(KICK)가 로우(LOW) 상태를 유지함에 따라 제 9 노드(Q9), 제 10 노드(Q10) 및 제 12 노드(Q12)는 전원전압(Vcc)의 전위를 유지하게 된다. 이어서, 전원전압 레벨 검출부(200)의 출력신호(HVCC)가 로우(LOW) 상태에서 하이(HIGH) 상태로 천이하면(t1), 'T2' 구간에서 클램프신호(CLAMP)는 로우(LOW) 상태에서 하이(HIGH) 상태로 천이한다.
이런 상태에서, 상기 제 3 클럭신호(CLK3)가 하이(HIGH) 상태에서 로우(LOW) 상태로 천이하면(T2), 상기 제 9 및 제 11 NMOS 트랜지스터(N9 및 N11)는 턴-오프되고, 상기 제 10 및 제 12 NMOS 트랜지스터(N10 및 N12)는 턴-온되므로써 상기 제 11 및 제 13 노드(Q11 및 Q13)는 클램프 전압(Vclamp) 전위로 프리차지된다.
T2 에서 T3 구간 동안, 제 1 및 제 2 클럭신호(CLK1 및 CLK2)가 하이(HIGH) 상태를 유지하고, 제 3 클럭신호(CLK3)가 로우(LOW) 상태를 유지하며, 클램프신호(CLAMP)가 하이(HIGH) 상태를 유지함에 따라 상기 제 11 및 제 13 노드(Q11 및 Q13)는 상기 클램프 전압(Vclamp)의 전위를 유지하게 된다. 이어서, 전원전압 레벨 검출부(200)의 출력신호(HVCC)가 하이(HIGH) 상태에서 로우(LOW) 상태로 천이하면(t2), 'T3' 구간에서 클램프신호(CLAMP)는 하이(HIGH) 상태에서 로우(LOW) 상태로 천이한다.
이런 상태에서, 상기 제 1 및 제 2 클럭신호(CLK1 및 CLK2)가 로우(LOW) 상태로 천이하고, 킥신호(KICK)가 로우(LOW) 상태에서 하이(HIGH) 상태로 천이 하면(T3), 상기 제 1 클럭신호(CLK1)에 의해 제 1 내지 제 3 프리차지수단(311 내지 331)은 구동되지 않고, 제 2 클럭신호(CLK2)에 의해 제 10 및 제 11 PMOS 트랜지스터(P10 및 P11)는 턴-온된다.
따라서, 제 9 노드(Q9) 상의 제 1 전위(V1)는 킥신호(KICK)에 대응하는 전위만큼 상승하게 된다. 예를 들어, 킥신호(KICK)의 전위가 전원전압(Vcc)과 동일한 Vcc라고 하면, 제 1 전위(V1)는 2Vcc 만큼 상승하게 된다. 이어서, 상기 제 10 노드(Q10) 상의 제 2 전위(V2)는 제 2 클럭신호(CLK2)에 의해 턴-온된 제 10 PMOS 트랜지스터(P10)를 통해 제 1 전위(V1)가 전달되므로써 '3Vcc-Vclamp' 만큼 상승하게 된다. 또한, 상기 제 12 노드(Q12) 상의 제 3 전위(V3)는 제 2 클럭신호(CLK2)에 턴-온된 제 11 PMOS 트랜지스터(P11)를 통해 제 2 전위(V2)가 전달되므로써 '4Vcc-2Vclamp' 만큼 상승하게 된다. 그러므로, 최종 워드라인 부스트랩 회로의 출력단으로 출력되는 부스팅 전압(Vboot)은 4Vcc-2Vclamp'로 상승하게 된다.
상기에서 설명한 바와 같이, 부스팅 전압 발생부의 출력단으로 출력되는 부스팅 전압(Vboot)은 하기의 수학식 2와 같이 나타낼 수 있다.
여기서, α는 각 스테이지에 구성된 캐패시터의 커플링 비(coupling ratio)이다.
상기 각 스테이지를 구성하는 각 캐패시터의 커플링 비( α)가 '1'이면, 상기 수학식 2에 의해 상기 부스팅 전압(Vboot)은 '4Vcc-2Vclamp'가 된다. 즉, 상기 고전위 전원전압(HVcc)이 인가되는 경우, 클램프신호(CLAMP)가 하이(HIGH) 상태를 유지함에 따라 상기 제 11 및 제 13 노드(Q11 및 Q13)를 클램프 전압(Vclamp) 전위로 프리차지시키므로써 출력되는 부스팅 전압(Vboot)은 종래의 기술에 비해 '2Vclamp' 만큼 감소시킬 수 있다. 따라서, 상기 클램프 전압(Vclamp)을 조절하므로써 부스팅 전압 발생부(300)의 출력단으로 출력되는 부스팅 전압(Vboot)의 양을 적절하게 감소시킬 수 있다.
상기에서 설명한 본 발명의 부스트랩 회로와 종래의 부스트랩 회로의 특성을 도 10 및 도 11을 통해 상세히 설명하면 다음과 같다. 도 10 및 도 11은 전원전압(Vcc)의 변화에 따른 저온(COLD), 상온(ROOM) 및 고온(HOT) 상태에서의 부스팅 전압(Vboot)의 변화를 도시한 특성도로서, 도 10는 종래의 부스트랩 회로의 특성도이고, 도 11은 본 발명의 부스트랩 회로의 특성도이다.
도 10을 참조하면, 종래의 부스트랩 회로는 전원전압(Vcc)이 1.6V 에서 2.1V로 상승하면서 인가되는 경우, 그 출력단으로 4.5V에서 6V까지 상승하는 부스팅 전압(Vboot)을 출력하는 것을 알 수 있다. 즉, 종래의 부스트랩 회로로 1.6V의 전원전압(Vcc)이 인가되는 경우, 출력단으로는 4.5V의 부스팅 전압(Vboot)이 출력되고, 전원전압(Vcc)이 2.1V로 상승하여 인가되는 경우, 출력단으로는 6V의 부스팅 전압(Vboot)이 출력된다. 따라서, 일반적인 워드라인 전압의 타겟 스펙은 1V 범위내에서 스윙(swing)해야 하는데, 종래의 부스트랩 회로의 부스팅 전압(Vboot)의 스윙폭은 1.5V 정도로 워드라인 전압의 타겟 스펙의 범위를 벗어나게 되어 워드라인 전압의 마진(margin)을 확보할 수 없을 뿐만 아니라 일반적인 타겟 스펙의 범위 또한 확보할 수 없다.
이에 반해, 도 11에 도시된 바와 같이 본 발명의 부스트랩 회로는 전원전압(Vcc)이 1.6V에서 2.1V로 상승하면서 인가되는 경우, 그 출력단으로 4.5V에서 5.1V까지 상승하는 부스팅 전압(Vboot)을 출력하는 것을 알 수 있다. 즉, 본 발명의 부스트랩 회로의 부스팅 전압(Vboot)의 스윙폭은 0.6V 정도로 종래의 부스트랩 회로의 부스팅 전압(Vboot)의 스윙폭에 비해 훨씬 작은 스윙폭을 나타내는 것을 알 수 있다. 이는, 본 발명의 부스트랩 회로로 인가되는 전원전압(Vcc)이 1.8V(즉, 고전위 전원전압(HVcc))로 상승하는 시점에서, 전원전압 레벨 검출부로부터 클램프신호(CLAMP)가 생성됨에 따라 상기 수학식 2와 같이 부스팅 전압(Vboot)은 2Vclamp 만큼 전압 강하되어 출력되기 때문이다. 따라서, 본 발명의 부스트랩 회로는 종래의 부스트랩 회로에 비해 부스팅 전압(Vboot)의 변화폭이 100% 향상된 결과를 얻을 수 있다.
또한, 상기에서 설명한 바와 같이 본 발명의 부스트랩 회로는 저전위 전원전압(LVcc)이 인가되는 경우와 고전위 전원전압(HVcc)이 인가되는 경우 서로 다른 특성을 나타내는데, 그 특성을 도 12 및 도 13을 통해 설명하면 다음과 같다. 여기서, 파형 'Ads'는 읽기 동작시 소정 메모리 셀을 선택하기 위한 어드레스 신호를 나타내고, 파형 'V1'는 제 1 스테이지(310)의 출력전압을 나타내며, 파형 'V2'는 제 2 스테이지(320)의 출력전압을 나타내고, 파형 'Vboot'는 제 3 스테이지(330)로 출력되는 부스팅 전압을 나타낸다.
도 12는 본 발명의 부스트랩 회로에 저전위 전원전압(LVcc)이 인가되는 경우의 시뮬레이션(simulation) 결과로서, 상온(ROOM)에서 저전위 전원전압(LVcc)(즉, 1.6V)이 부스트랩 회로에 인가되므로써 클램프신호(CLAMP)를 입력으로 하는 제 10 및 제 12 NMOS 트랜지스터(N10 및 N12)가 구동되지 않아 클램프 동작이 이루어지지 않는다. 따라서, 종래의 부스트랩 회로와 동일한 구동 특성을 나타내는 것을 알 수 있다.
도 13은 본 발명의 부스트랩 회로에 고전위 전원전압(HVcc)(즉, 2.0V)이 부스트랩 회로에 인가됨에 따라 전원전압 레벨 검출부로부터 고전위 전원전압(HVcc)이 검출되므로써 클램프 동작이 이루어져 부스팅 전압(Vboot)은 'A'로 표시된 전압만큼 클램프되는 것을 알 수 있다.
본 발명은 고전위 전압전원(HVcc)과 저전위 전압전원(LVcc)를 센싱해서 고전위 전압(HVcc)에서만 클램프(clamp)를 하고 저전위 전압전원(LVcc)에서는 정상동작을 하도록 부스트랩 회로를 구성하여 워드라인 부스팅 전압의 레벨을 쉽게 제어하므로써 플래쉬 메모리 셀의 읽기 동작을 안정적으로 수행할 수 있다.
또한, 고전위 전원전압(HVcc)에서의 높은 워드라인 전압으로 인해 셀에 가해지는 스트레스를 줄이므로써 셀 리텐션 특성을 개선할 수 있다.
도 1은 종래의 부스트랩 회로의 구성도.
도 2는 도 1에 도시된 부스트랩 회로를 구동하기 위해 입력되는 각 신호 파형도.
도 3은 본 발명의 부스트랩 회로의 블록도.
도 4는 도 3에 도시된 기준전압 생성부의 구성도.
도 5는 도 3에 도시된 전원전압 레벨 검출부의 구성도.
도 6은 도 3에 도시된 부스팅 전압 발생부의 구성도.
도 7은 도 6에 도시된 클램프신호를 생성하기 위한 파형도.
도 8은 저전위 전원전압이 인가될 경우, 도 6에 도시된 부스팅전압 발생부를 구동하기 위해 입력되는 각 신호의 파형도.
도 9는 고전위 전원전압이 인가될 경우, 도 6에 도시된 부스팅전압 발생부를 구동하기 위해 입력되는 각 신호의 파형도.
도 10는 도 1에 도시된 부스트랩 회로의 특성도.
도 11은 도 3에 도시된 부스트랩 회로의 특성도.
도 12 및 도 13은 도 3에 도시된 부스트랩 회로의 시뮬레이션 결과를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10, 310 : 제 1 스테이지 20, 320 : 제 2 스테이지
30, 330 : 제 3 스테이지 11, 311 : 제 1 프리차지 수단
12, 312 : 제 2 프리차지 수단 13, 313 : 제 3 프리차지 수단
100 : 기준전압 생성부 200 : 전원전압 레벨 검출부
300 : 부스팅 전압 발생부 110 : 구동수단
120 : 기준전압 생성수단 210 : 전원전압 전달수단
220 : 비교수단 230 : 출력수단

Claims (19)

  1. 기준전압을 이용하여 고전위 전원전압과 저전위 전원전압을 검출하기 위한 전원전압 레벨 검출부; 및
    상기 전원전압 레벨 검출부로부터의 고전위 전원전압에 의해 생성된 클램프신호에 응답하여 부스팅 전압의 레벨을 클램프하고, 상기 전원전압 레벨 검출부로부터의 저전위 전원전압에 의해 생성된 클램프 신호에 응답하여 상기 부스팅 전압의 레벨을 클램프하지 않는 부스팅 전압 발생부를 포함하는 것을 특징으로 하는 부스트랩 회로.
  2. 기준전압을 생성하기 위한 기준전압 생성부;
    상기 기준전압을 이용하여 고전위 전원전압과 저전위 전원전압을 검출하기 위한 전원전압 레벨 검출부;
    상기 전원전압 레벨 검출부로부터의 고전위 전원전압 또는 저전위 전원전압에 응답하여 클램프신호를 생성하기 위한 클램프신호 생성부; 및
    상기 전원전압 레벨 검출부로부터의 고전위 전원전압에 의해 생성된 상기 클램프신호에 응답하여 부스팅 전압의 레벨을 클램프하고, 상기 전원전압 레벨 검출부로부터의 저전위 전원전압에 의해서 생성된 상기 클램프 신호에 응답하여 상기 부스팅 전압의 레벨을 클램프하지 않는 부스팅 전압 발생부를 포함하는 것을 특징으로 하는 부스트랩 회로.
  3. 제 2 항에 있어서,
    상기 기준전압 생성부는 상기 기준전압을 생성하기 위한 기준전압 생성수단; 및
    상기 기준전압 생성수단을 구동하기 위한 구동수단으로 이루어진 것을 특징으로 하는 부스트랩 회로.
  4. 제 3 항에 있어서,
    상기 기준전압 생성수단은 전원전압원과 제1 노드 사이에 접속되고 접지신호에 의해 구동되는 제1 PMOS 트랜지스터;
    상기 제 1 노드와 출력단 사이에 병렬로 접속되고 상기 구동수단의 출력신호에 응답하여 구동되는 제 2 및 제 3 PMOS 트랜지스터;
    상기 출력단과 제 2 노드 사이에 다이오드 접속된 제 1 NMOS 트랜지스터; 및
    상기 제 2 노드와 상기 접지 사이에 접속되고 인에이블 신호에 응답하여 구동되는 제 2 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  5. 제 3 항에 있어서,
    상기 구동수단은 인에이블 신호가 입력되는 라인과 제 1 노드 사이에 접속되고 상기 인에이블 신호를 차지시키기 위한 캐패시터;
    전원전압과 상기 제1 노드 사이에 접속되고 출력단의 전위에 따라 구동되는 제 1 PMOS 트랜지스터;
    상기 전원전압과 상기 출력단 사이에 접속되고 상기 출력단의 전위에 따라 구동되는 제 2 PMOS 트랜지스터;
    상기 제1 노드와 제 2 노드 사이에 접속되고 상기 제 1 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터;
    상기 출력단과 상기 제 2 노드 사이에 접속되고 상기 제 1 노드의 전위에 따라 구동되는 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터와 상기 제 2 노드 사이에 접속되는 저항; 및
    상기 제 2 노드와 접지 사이에 접속되고 상기 인에이블 신호에 응답하여 구동되는 제 3 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  6. 제 2 항에 있어서,
    상기 전원전압 레벨 검출부는 상기 고전위 전원전압 또는 상기 저전위 전원전압을 전달하기 위한 전원전압 전달수단;
    상기 고전위 전원전압 또는 상기 저전위 전원전압과 상기 기준전압을 비교하기 위한 비교수단; 및
    상기 비교수단의 출력신호를 출력하기 위한 출력부로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  7. 제 6 항에 있어서,
    상기 전원전압 전달수단은 전원전압원과 접지 사이에 직렬로 접속되는 제 1 및 제 2 저항으로 이루어지거나, 상기 전원전압원과 접지 사이에 직렬로 접속되는 제 1 및 제 2 다이오드로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 다이오드는 NMOS 또는 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  9. 제 6 항에 있어서,
    상기 비교수단은 차동 증폭기로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  10. 제 9 항에 있어서,
    상기 차동 증폭기는 전원전압원과 제1 노드 사이에 접속되고 상기 제 1 노드의 전위에 따라 구동되는 제 1 PMOS 트랜지스터;
    상기 전원전압원과 출력단 사이에 접속되고 상기 제 1 노드의 전위에 따라 구동되는 제 2 PMOS 트랜지스터;
    상기 출력단과 제 2 노드 사이에 접속되고 상기 전원전압 전달수단의 출력신호에 응답하여 구동되는 제 1 NMOS 트랜지스터;
    상기 제 1 노드와 상기 제 2 노드 사이에 접속되고 상기 기준전압에 따라 구동되는 제 2 NMOS 트랜지스터;
    상기 제2 노드와 상기 접지 사이에 접속되고 외부의 구동신호에 응답하여 구동되는 제 3 NMOS 트랜지스터; 및
    상기 제 2 노드와 상기 제 3 NMOS 트랜지스터 사이에 접속되는 저항으로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  11. 제 6 항에 있어서,
    상기 출력수단은 상기 비교수단의 출력신호를 반전시키기 위한 제 1 인버터;
    상기 제 1 인버터의 출력신호를 반전시키기 위한 제 2 인버터; 및
    상기 제 2 인버터의 출력신호를 반전시키기 위한 제 3 인버터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  12. 제 2 항에 있어서,
    상기 부스팅 전압 발생부는 제 1 클럭신호와 킥신호에 응답하여 제 1 출력노드의 전위를 제 1 전위로 상승시키기 위한 제 1 수단;
    상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 상기 클램프신호에 응답하여 제 2 출력노드의 전위를 제 2 전위로 상승시키기 위한 제 2 수단; 및
    상기 제 1 클럭신호, 상기 제 2 클럭신호, 상기 제 3 클럭신호 및 상기 클램프신호에 응답하여 제 3 출력노드의 전위를 제 3 전위로 상승시키기 위한 제 3 수단으로 이루어지는 것을 특징으로 부스트랩 회로.
  13. 제 12 항에 있어서,
    상기 제 1 수단은 상기 제 1 클럭신호에 응답하여 구동되어 전원전압을 상기 제 1 출력노드로 전달하기 위한 제 1 프리차지수단; 및
    상기 킥신호와 상기 제 1 출력노드 사이에 접속되는 캐패시터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  14. 제 12 항에 있어서,
    상기 제 2 수단은 상기 제 1 클럭신호에 응답하여 구동되어 전원전압을 상기 제 2 출력노드로 전달하기 위한 프리차지수단;
    상기 제 1 출력노드와 제 1 노드 사이에 접속되고 상기 제 2 클럭신호에 응답하여 구동되는 PMOS 트랜지스터;
    상기 제 1 노드와 접지 사이에 접속되고 상기 제 3 클럭신호에 응답하여 구동되는 NMOS 트랜지스터;
    상기 제 1 노드와 전원단자 사이에 접속되고 상기 클램프신호에 응답하여 구동되어 상기 제 1 노드를 프리차지시키기 위한 클램프수단; 및
    상기 제 1 노드와 상기 제 2 출력노드 사이에 접속되는 캐패시터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  15. 제 12 항에 있어서,
    상기 제 3 수단은 상기 제 1 클럭신호에 응답하여 구동되어 전원전압을 상기 제 3 출력노드로 전달하기 위한 프리차지수단;
    상기 제 2 출력노드와 제 1 노드 사이에 접속되고 상기 제 2 클럭신호에 응답하여 구동되는 PMOS 트랜지스터;
    상기 제 1 노드와 접지 사이에 접속되고 상기 제 3 클럭신호에 응답하여 구동되는 NMOS 트랜지스터;
    상기 제 1 노드와 전원단자 사이에 접속되고 상기 클램프신호에 응답하여 구동되어 상기 제 1 노드를 프리차지시키기 위한 클램프수단; 및
    상기 제 1 노드와 상기 제 3 출력노드 사이에 접속되는 캐패시터로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  16. 제 14 항 또는 제 15항에 있어서,
    상기 제 1 및 제 2 클램프수단은 PMOS 트랜지스터 또는 NMOS 트랜지스터로 이루어지거나, 레벨 쉬프트 회로로 이루어지는 것을 특징으로 하는 부스트랩 회로.
  17. 제 2 항에 있어서,
    상기 클램프신호 생성부는 제 1 클럭신호와 상기 제 1 클럭신호가 소정 시간동안 지연된 클럭신호와 상기 전원전압 레벨 검출부의 출력신호를 입력받아 구동되므로써 상기 클램프신호를 출력하는 것을 특징으로 하는 부스트랩 회로.
  18. 제 17 항에 있어서,
    상기 클램프신호는 상기 제 1 클럭신호가 로직 로우 상태이고, 상기 지연된 클럭신호가 로직 하이 상태인 경우, 상기 전원전압 레벨 검출부의 출력신호가 로직 로우 상태에서 로직 하이 상태로 천이하는 순간 인에이블 상태로 천이하는 것을 특징으로 하는 부스트랩 회로.
  19. 제 18 항에 있어서,
    상기 클램프신호는 상기 제 1 클럭신호와 상기 지연된 클럭신호의 차만큼 인에이블 상태로 유지되는 것을 특징으로 하는 부트스트랩 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964625B1 (ko) 2008-07-21 2010-06-22 (주)프라이멈 디자인 부트스트랩 초기화 회로로 구성된 펄스 구동기 및부트스트랩 초기화 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455442B1 (ko) * 2001-12-29 2004-11-06 주식회사 하이닉스반도체 저전압 검출기
KR100449864B1 (ko) * 2002-07-18 2004-09-22 주식회사 하이닉스반도체 부스팅 회로
US7176742B2 (en) * 2005-03-08 2007-02-13 Texas Instruments Incorporated Bootstrapped switch with an input dynamic range greater than supply voltage
KR100630346B1 (ko) 2005-07-05 2006-10-02 삼성전자주식회사 독출모드시 전하분배에 의한 워드라인 구동회로 및구동방법
US7453748B2 (en) * 2006-08-31 2008-11-18 Elite Semiconductor Memory Technology Inc. DRAM bit line precharge voltage generator
KR100944322B1 (ko) * 2008-08-04 2010-03-03 주식회사 하이닉스반도체 상 변화 메모리 장치
TWI556561B (en) * 2015-07-13 2016-11-01 Bootstrap circuit
TWI663821B (zh) * 2018-01-11 2019-06-21 晶豪科技股份有限公司 自舉式電路以及使用該自舉式電路之關聯的直流轉直流轉換器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0125301B1 (ko) * 1994-04-29 1997-12-09 김영환 5v/3.3v 겸용 데이타 출력버퍼
JPH1092176A (ja) * 1996-06-07 1998-04-10 Ramtron Internatl Corp 低電圧ブートストラッピング回路
JPH10247386A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 昇圧電位供給回路及び半導体記憶装置
JPH1166855A (ja) * 1997-06-10 1999-03-09 Fujitsu Ltd 電位検出回路、半導体装置、及び半導体記憶装置
JP2000112547A (ja) * 1998-10-05 2000-04-21 Mitsubishi Electric Corp 基板電圧発生回路および半導体集積回路装置
JP2000339958A (ja) * 1999-05-25 2000-12-08 Toshiba Corp 半導体集積回路
JP2001014877A (ja) * 1999-06-25 2001-01-19 Mitsubishi Electric Corp 電圧発生回路およびそれを備えた半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61260717A (ja) 1985-05-14 1986-11-18 Mitsubishi Electric Corp 半導体昇圧信号発生回路
US5317538A (en) 1992-03-30 1994-05-31 United Memories, Inc. Low power DRAM
JPH06104672A (ja) 1992-09-22 1994-04-15 Mitsubishi Electric Corp クランプ回路
JP2851757B2 (ja) 1992-12-18 1999-01-27 三菱電機株式会社 半導体装置および半導体記憶装置
JP3155879B2 (ja) 1994-02-25 2001-04-16 株式会社東芝 半導体集積回路装置
US6208542B1 (en) * 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6208197B1 (en) * 1999-03-04 2001-03-27 Vanguard International Semiconductor Corp. Internal charge pump voltage limit control

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0125301B1 (ko) * 1994-04-29 1997-12-09 김영환 5v/3.3v 겸용 데이타 출력버퍼
JPH1092176A (ja) * 1996-06-07 1998-04-10 Ramtron Internatl Corp 低電圧ブートストラッピング回路
JPH10247386A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 昇圧電位供給回路及び半導体記憶装置
JPH1166855A (ja) * 1997-06-10 1999-03-09 Fujitsu Ltd 電位検出回路、半導体装置、及び半導体記憶装置
JP2000112547A (ja) * 1998-10-05 2000-04-21 Mitsubishi Electric Corp 基板電圧発生回路および半導体集積回路装置
JP2000339958A (ja) * 1999-05-25 2000-12-08 Toshiba Corp 半導体集積回路
JP2001014877A (ja) * 1999-06-25 2001-01-19 Mitsubishi Electric Corp 電圧発生回路およびそれを備えた半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964625B1 (ko) 2008-07-21 2010-06-22 (주)프라이멈 디자인 부트스트랩 초기화 회로로 구성된 펄스 구동기 및부트스트랩 초기화 방법

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