JPH1092176A - 低電圧ブートストラッピング回路 - Google Patents
低電圧ブートストラッピング回路Info
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- JPH1092176A JPH1092176A JP9151189A JP15118997A JPH1092176A JP H1092176 A JPH1092176 A JP H1092176A JP 9151189 A JP9151189 A JP 9151189A JP 15118997 A JP15118997 A JP 15118997A JP H1092176 A JPH1092176 A JP H1092176A
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- coupled
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- output
- bootstrap circuit
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】3.3V以下の電源電圧でも使用でき、VDD
電源により活性化され、FRAMメモリ回路のワード線
駆動に好適なブートストラップ回路を提供する。 【解決手段】ブートストラップ回路は、第1NchTr
を含み、ソース/ドレイン(S/Dと記す)は回路の入
力を形成する。第2NchMOSTrを含み、S/Dの
一方がクロック信号を受けると共に、S/Dの他方は出
力を形成し、更にMOSTrはワード線を駆動する。第
2NchTrのゲートは第1NchTrの他方に結合さ
れている。この回路は、第1NchTrのゲートに結合
されるVDD電源供給電圧よりも高い電圧を発生する回
路の構成部分を更に含む。キャパシタあるいはキャパシ
タ接続されたTrは入力と第1トランジスタゲートとの
間に接続され、第3トランジスタは第1NchTrのゲ
ートに結合される一のS/Dを有し、他のS/Dは制御
信号を受け、ゲートはVDD電源供給に接続される。
電源により活性化され、FRAMメモリ回路のワード線
駆動に好適なブートストラップ回路を提供する。 【解決手段】ブートストラップ回路は、第1NchTr
を含み、ソース/ドレイン(S/Dと記す)は回路の入
力を形成する。第2NchMOSTrを含み、S/Dの
一方がクロック信号を受けると共に、S/Dの他方は出
力を形成し、更にMOSTrはワード線を駆動する。第
2NchTrのゲートは第1NchTrの他方に結合さ
れている。この回路は、第1NchTrのゲートに結合
されるVDD電源供給電圧よりも高い電圧を発生する回
路の構成部分を更に含む。キャパシタあるいはキャパシ
タ接続されたTrは入力と第1トランジスタゲートとの
間に接続され、第3トランジスタは第1NchTrのゲ
ートに結合される一のS/Dを有し、他のS/Dは制御
信号を受け、ゲートはVDD電源供給に接続される。
Description
【0001】
【発明の属する技術分野】この発明は、一般的には集積
回路メモリに関し、特に全VDD電位あるいは全VDD
電位を越える電圧をワード線負荷に供給するためのブー
トストラップされるワード線のデコーダ回路に関する。
回路メモリに関し、特に全VDD電位あるいは全VDD
電位を越える電圧をワード線負荷に供給するためのブー
トストラップされるワード線のデコーダ回路に関する。
【0002】
【従来の技術】現存する多くのブートストラッピング回
路があり、一般的には、NMOSトランジスタのソース
/ドレインノードの一方がソース/ドレインノードの他
方に全電圧、通常はVDD電源供給電圧を出す(delive
r)ことができるように、NMOSのゲート上の電圧を
上昇する目的のための容量結合を含むことが知られてい
る。いくつかの先行技術のブートストラッピング回路
は、ブートストラッピング動作中に必要な電荷を供給す
るため大きな電荷の蓄積要素に頼っている。このため、
この構成要素は密集したレイアウト配置を必要とする。
これらの回路は、この回路自体がピッチに合わされた回
路の構成要素(circuitry)内で使用されることに向い
ていないし、先行技術のブートストラッピング回路の別
の問題は、これらの回路が低い電源供給電圧の条件、つ
まり3.3ボルト以下の電源供給電圧の下では動作しな
くなるということである。これは、特に使用されるMO
Sトランジスタのしきい値VTHが、動作の電源供給電圧
VDDの50%に等しくなるという状況の場合に現実と
なる。
路があり、一般的には、NMOSトランジスタのソース
/ドレインノードの一方がソース/ドレインノードの他
方に全電圧、通常はVDD電源供給電圧を出す(delive
r)ことができるように、NMOSのゲート上の電圧を
上昇する目的のための容量結合を含むことが知られてい
る。いくつかの先行技術のブートストラッピング回路
は、ブートストラッピング動作中に必要な電荷を供給す
るため大きな電荷の蓄積要素に頼っている。このため、
この構成要素は密集したレイアウト配置を必要とする。
これらの回路は、この回路自体がピッチに合わされた回
路の構成要素(circuitry)内で使用されることに向い
ていないし、先行技術のブートストラッピング回路の別
の問題は、これらの回路が低い電源供給電圧の条件、つ
まり3.3ボルト以下の電源供給電圧の下では動作しな
くなるということである。これは、特に使用されるMO
Sトランジスタのしきい値VTHが、動作の電源供給電圧
VDDの50%に等しくなるという状況の場合に現実と
なる。
【0003】図1に目を向けると、典型的なメモリアー
キテクチャ10の部分が示されている。メモリアーキテ
キチャ10は、CNTRL SIGと呼ばれる制御信号
をライン12上に受けると共に、EXT ADDと呼ば
れる外部アドレスバスをバス14上に受けるためのアド
レスバッファ16を含む。アドレスバッファ16は、I
NT ADDと呼ばれる内部アドレス信号をバス18上
に発生し、アドレスデコーダ20がこれを受ける。アド
レスデコーダ20は、ライン22、24および26上に
それぞれAI、AJおよびAKと呼ばれるデコードされ
たワード線アドレス信号を発生する。デコードされたワ
ード線アドレス信号は、メモリアレイ44にあるメモリ
セルのすべての行(row)に一個ずつある複数のワード
線デコーダが受ける。4個の代表的なワード線デコーダ
28、30、32および34がそれぞれWLデコーダ
1、WLデコーダ2、WLデコーダN−1およびWLデ
コーダNと呼ばれ、図1に示される。ワード線デコーダ
の出力は、ワード線36、38、40および42上でそ
れぞれWL1、WL2、WLN−1およびWLNを呼ば
れる。ワード線36〜42はメモリアレイ44へ結合さ
れる。メモリアレイ44内のメモリセルの行と列は示さ
れていない。CTLおよびWLCTKと呼ばれる2本の
制御信号が、制御およびタンミング論理ブロック46に
よって発生される。CTL信号はライン50上の制御信
号であり、WLCTLはライン52上のクロック信号で
ある。
キテクチャ10の部分が示されている。メモリアーキテ
キチャ10は、CNTRL SIGと呼ばれる制御信号
をライン12上に受けると共に、EXT ADDと呼ば
れる外部アドレスバスをバス14上に受けるためのアド
レスバッファ16を含む。アドレスバッファ16は、I
NT ADDと呼ばれる内部アドレス信号をバス18上
に発生し、アドレスデコーダ20がこれを受ける。アド
レスデコーダ20は、ライン22、24および26上に
それぞれAI、AJおよびAKと呼ばれるデコードされ
たワード線アドレス信号を発生する。デコードされたワ
ード線アドレス信号は、メモリアレイ44にあるメモリ
セルのすべての行(row)に一個ずつある複数のワード
線デコーダが受ける。4個の代表的なワード線デコーダ
28、30、32および34がそれぞれWLデコーダ
1、WLデコーダ2、WLデコーダN−1およびWLデ
コーダNと呼ばれ、図1に示される。ワード線デコーダ
の出力は、ワード線36、38、40および42上でそ
れぞれWL1、WL2、WLN−1およびWLNを呼ば
れる。ワード線36〜42はメモリアレイ44へ結合さ
れる。メモリアレイ44内のメモリセルの行と列は示さ
れていない。CTLおよびWLCTKと呼ばれる2本の
制御信号が、制御およびタンミング論理ブロック46に
よって発生される。CTL信号はライン50上の制御信
号であり、WLCTLはライン52上のクロック信号で
ある。
【0004】図2に目を向けると、典型的な先行技術の
ワード線デコーダ28のための概略の回路図が示されて
いる。ワード線デコーダ28はピッチに合うレイアウト
が適しているが、以下に更に述べるようにワード線デコ
ーダ28には低い電圧での性能に問題がある。3入力否
定論理積ゲート60が、アドレス信号AI、AJおよび
AKをノード22、24および26において受ける。否
定論理積ゲート60の出力は2入力論理和ゲート62の
一の入力に結合される。否定論理和ゲート62の他の入
力はノード50でCTL制御信号を受ける。否定論理和
ゲート62の出力は、ライン64を通してトランジスタ
66のソース/ドレイン(電流ノード)へ結合される。
ライン64上の信号はWLENと呼ばれる。トランジス
タ66のゲート(制御ノード)はVDD電源供給電圧へ
結合される。トランジスタ66の他のソース/ドレイン
はライン68を通してトランジスタ70のゲートに結合
される。ライン68上の信号はWL’と呼ばれる。トラ
ンジスタ70のソース/ドレインの一方はノード52で
WLCLK信号を受け、トランジスタ70のソース/ド
レインの他方は、ノード36でワード線へ結合されるワ
ード線デコーダ28の出力である。
ワード線デコーダ28のための概略の回路図が示されて
いる。ワード線デコーダ28はピッチに合うレイアウト
が適しているが、以下に更に述べるようにワード線デコ
ーダ28には低い電圧での性能に問題がある。3入力否
定論理積ゲート60が、アドレス信号AI、AJおよび
AKをノード22、24および26において受ける。否
定論理積ゲート60の出力は2入力論理和ゲート62の
一の入力に結合される。否定論理和ゲート62の他の入
力はノード50でCTL制御信号を受ける。否定論理和
ゲート62の出力は、ライン64を通してトランジスタ
66のソース/ドレイン(電流ノード)へ結合される。
ライン64上の信号はWLENと呼ばれる。トランジス
タ66のゲート(制御ノード)はVDD電源供給電圧へ
結合される。トランジスタ66の他のソース/ドレイン
はライン68を通してトランジスタ70のゲートに結合
される。ライン68上の信号はWL’と呼ばれる。トラ
ンジスタ70のソース/ドレインの一方はノード52で
WLCLK信号を受け、トランジスタ70のソース/ド
レインの他方は、ノード36でワード線へ結合されるワ
ード線デコーダ28の出力である。
【0005】動作において、全ての3個のアドレス信号
はハイであるとき、ワード線が選択される。ワード線が
選択された後しばらくしてCTL信号が活性化され、ト
ランジスタ66を非導通にする(isolate)。CTL信
号が活性化された後しばらくしてWLCLK信号が活性
化され、VDD電源供給電圧よりも高い電圧にWL’電
圧を押し上げて、WLCLK信号の脈動した全値(full
pulsed value)(VDD電源供給電圧、典型的には5
ボルト)が、ノード36上の出力に現れる。
はハイであるとき、ワード線が選択される。ワード線が
選択された後しばらくしてCTL信号が活性化され、ト
ランジスタ66を非導通にする(isolate)。CTL信
号が活性化された後しばらくしてWLCLK信号が活性
化され、VDD電源供給電圧よりも高い電圧にWL’電
圧を押し上げて、WLCLK信号の脈動した全値(full
pulsed value)(VDD電源供給電圧、典型的には5
ボルト)が、ノード36上の出力に現れる。
【0006】
【発明が解決しようとする課題】一方、5ボルトの電源
供給が用いられるとき、上記の先行技術のワード線デコ
ーダは選択されたワード線に全VDD電源供給電圧を供
給するが、電源供給電圧が3.3ボルト以下に下がると
き性能は妥協したものとなる。実際には2.5ボルト程
度と同じ電圧値をあげることができるが、これらの低電
圧では、設計で使用されるトランジスタの基板効果を受
けた(body-affected)しきい値VTHが、利用できる電
圧のかなりの部分となる。VTHがVDDの50%程度で
あるとき、ワード線デコーダ28は動作できなくなる。
トランジスタ66のゲートがVDDと結合するので、ラ
イン68上の電圧WL’はVDD−VTHになり、これは
低電圧の条件の下ではVTHとほぼ等しくなる。ノード3
6での出力もグランドを越えて(好ましくはVDDボル
トへ)駆動される必要があるので、トランジスタ70を
導通させる電圧はなく、ワード線デコーダ28は動作し
なくなる。
供給が用いられるとき、上記の先行技術のワード線デコ
ーダは選択されたワード線に全VDD電源供給電圧を供
給するが、電源供給電圧が3.3ボルト以下に下がると
き性能は妥協したものとなる。実際には2.5ボルト程
度と同じ電圧値をあげることができるが、これらの低電
圧では、設計で使用されるトランジスタの基板効果を受
けた(body-affected)しきい値VTHが、利用できる電
圧のかなりの部分となる。VTHがVDDの50%程度で
あるとき、ワード線デコーダ28は動作できなくなる。
トランジスタ66のゲートがVDDと結合するので、ラ
イン68上の電圧WL’はVDD−VTHになり、これは
低電圧の条件の下ではVTHとほぼ等しくなる。ノード3
6での出力もグランドを越えて(好ましくはVDDボル
トへ)駆動される必要があるので、トランジスタ70を
導通させる電圧はなく、ワード線デコーダ28は動作し
なくなる。
【0007】したがって、望まれていることは、主な信
号通路にNチャネルトランジスタを有し、またピッチに
合ったレイアウト配置を有するというような上記の先行
技術ワード線デコーダ回路の役立つ特質を維持するが、
3.3ボルト以下の非常に低いVDD電圧条件において
動作できるワード線デコーダである。
号通路にNチャネルトランジスタを有し、またピッチに
合ったレイアウト配置を有するというような上記の先行
技術ワード線デコーダ回路の役立つ特質を維持するが、
3.3ボルト以下の非常に低いVDD電圧条件において
動作できるワード線デコーダである。
【0008】したがって、本発明の主な目的は、基板効
果を受けたデバイスのしきい値電圧が動作電圧の50%
になる状況でもブートストラップ回路が動作可能とする
ことである。
果を受けたデバイスのしきい値電圧が動作電圧の50%
になる状況でもブートストラップ回路が動作可能とする
ことである。
【0009】更に、本発明の目的は、低VDD電源供給
電圧条件においてもブートストラップ回路を動作可能と
することである。
電圧条件においてもブートストラップ回路を動作可能と
することである。
【0010】
【課題を解決しようとする手段】本発明の利点は、ブー
トストラップ回路は大きな容量性エレメントを必要とせ
ず、故にメモリ回路に対して必要とされるピッチに合っ
たレイアウトを使用できることである。
トストラップ回路は大きな容量性エレメントを必要とせ
ず、故にメモリ回路に対して必要とされるピッチに合っ
たレイアウトを使用できることである。
【0011】本発明の別の利点は、主な信号経路にNチ
ャネルトランジスタのみを使用することである。
ャネルトランジスタのみを使用することである。
【0012】本発明の特徴は、強誘電体ランダムアクセ
スメモリ(以下、FRAM(商標)という)回路での使
用に非常に適しているということである。
スメモリ(以下、FRAM(商標)という)回路での使
用に非常に適しているということである。
【0013】本発明に従えば、FRAMメモリ回路のワ
ード線を駆動する使用に適するブートストラップ回路
は、VDD電源供給電圧によって活性化される(energi
ze)。ブートストラップ回路は、ソース/ドレインが回
路の入力を形成する第1のNチャネルMOSトランジス
タを含む。ソース/ドレインの一方がクロック信号を受
けると共に、ソース/ドレインの他方が出力を形成する
第2のNチャネルMOSトランジスタを含み、このトラ
ンジスタがワード線を駆動する。第2のトランジスタの
ゲートは、第1のトランジスタのソース/ドレインの他
方へ結合される。本発明のブートストラップ回路は、第
1のトランジスタのゲートに結合するVDD電源供給電
圧よりも高い電圧を発生する回路の構成部分を更に含
む。キャパシタおよびキャパシタ接続された(capacito
r-connected)トランジスタが第1のトランジスタのゲ
ートと入力との間に結合され、第3のトランジスタは第
1のトランジスタのゲートに結合されるソース/ドレイ
ンの一方を有し、他のソース/ドレインは制御信号を受
け、ゲートはVDD電源供給に接続される。
ード線を駆動する使用に適するブートストラップ回路
は、VDD電源供給電圧によって活性化される(energi
ze)。ブートストラップ回路は、ソース/ドレインが回
路の入力を形成する第1のNチャネルMOSトランジス
タを含む。ソース/ドレインの一方がクロック信号を受
けると共に、ソース/ドレインの他方が出力を形成する
第2のNチャネルMOSトランジスタを含み、このトラ
ンジスタがワード線を駆動する。第2のトランジスタの
ゲートは、第1のトランジスタのソース/ドレインの他
方へ結合される。本発明のブートストラップ回路は、第
1のトランジスタのゲートに結合するVDD電源供給電
圧よりも高い電圧を発生する回路の構成部分を更に含
む。キャパシタおよびキャパシタ接続された(capacito
r-connected)トランジスタが第1のトランジスタのゲ
ートと入力との間に結合され、第3のトランジスタは第
1のトランジスタのゲートに結合されるソース/ドレイ
ンの一方を有し、他のソース/ドレインは制御信号を受
け、ゲートはVDD電源供給に接続される。
【0014】動作において、出力電圧は2段のステージ
でブートストラップされ、出力ノード上に全VDD電圧
を出す(deliver)。第1のトランジスタのゲートがV
DDを越える電圧へ押し上げられるためブートストラッ
プ回路は低VDD電源供給電圧においても動作し、故に
第2のトランジスタの十分なターンオン電圧がブートス
トラッピングの第2ステージで効果的なものとなる。
でブートストラップされ、出力ノード上に全VDD電圧
を出す(deliver)。第1のトランジスタのゲートがV
DDを越える電圧へ押し上げられるためブートストラッ
プ回路は低VDD電源供給電圧においても動作し、故に
第2のトランジスタの十分なターンオン電圧がブートス
トラッピングの第2ステージで効果的なものとなる。
【0015】ワード線デコーダ回路に配置されるとき入
力セクションが追加され、それはデコードされたワード
線アドレスを受けるための複数の(multiple)アドレス
入力と、ブートストラップ回路の入力に結合される出力
を含む。更に、ワード線デコーダの入力セクションはプ
リチャージ信号を受けるためのプリチャージ入力を含
み、そしてある実施例では、第2の制御信号を受けるた
めの制御入力を含む。
力セクションが追加され、それはデコードされたワード
線アドレスを受けるための複数の(multiple)アドレス
入力と、ブートストラップ回路の入力に結合される出力
を含む。更に、ワード線デコーダの入力セクションはプ
リチャージ信号を受けるためのプリチャージ入力を含
み、そしてある実施例では、第2の制御信号を受けるた
めの制御入力を含む。
【0016】第1の実施例では、入力セクションは、プ
リチャージ信号およびデコードされたワード線アドレス
を受けるための複数の入力を有する入力論理ゲートと、
その論理ゲートの出力へ結合される第1の入力、第2の
制御信号を受ける第2の入力、およびブートストラップ
回路の入力に結合される出力を有するNORゲートを含
む。第4のPチャネルMOSトランジスタはVDD電源
供給電圧と複数入力の論理ゲートの出力との間に結合さ
れ、そのゲートはブートストラップ回路の入力に結合さ
れる。第5のトランジスタは、非選択ワード線の出力を
固定するために使用されると共に、ブートストラップ回
路の出力とグランドとの間に結合され、加えてゲートは
入力論理ゲートの出力に結合される。
リチャージ信号およびデコードされたワード線アドレス
を受けるための複数の入力を有する入力論理ゲートと、
その論理ゲートの出力へ結合される第1の入力、第2の
制御信号を受ける第2の入力、およびブートストラップ
回路の入力に結合される出力を有するNORゲートを含
む。第4のPチャネルMOSトランジスタはVDD電源
供給電圧と複数入力の論理ゲートの出力との間に結合さ
れ、そのゲートはブートストラップ回路の入力に結合さ
れる。第5のトランジスタは、非選択ワード線の出力を
固定するために使用されると共に、ブートストラップ回
路の出力とグランドとの間に結合され、加えてゲートは
入力論理ゲートの出力に結合される。
【0017】第2の実施例では、入力セクションは、デ
コードされたワード線アドレスおよびプリチャージ信号
を受けるための複数の入力と、複数入力の論理ゲートの
出力へ結合される入力およびブートストラップ回路の入
力へ結合される出力を有するインバータとを含む。第4
のPチャネルMOSトランジスタはVDD電源供給電圧
と複数入力の論理ゲートの出力との間に結合され、その
ゲートはブートストラップ回路の入力に結合される。第
5のNチャネルトランジスタは非選択ワード線の出力を
固定するための使用され、ブートストラップ回路の出力
とグランドとの間に結合される共に、そのゲートは入力
論理ゲートの出力に結合される。
コードされたワード線アドレスおよびプリチャージ信号
を受けるための複数の入力と、複数入力の論理ゲートの
出力へ結合される入力およびブートストラップ回路の入
力へ結合される出力を有するインバータとを含む。第4
のPチャネルMOSトランジスタはVDD電源供給電圧
と複数入力の論理ゲートの出力との間に結合され、その
ゲートはブートストラップ回路の入力に結合される。第
5のNチャネルトランジスタは非選択ワード線の出力を
固定するための使用され、ブートストラップ回路の出力
とグランドとの間に結合される共に、そのゲートは入力
論理ゲートの出力に結合される。
【0018】
【発明の実施の形態】本発明に関する前述の目的、他の
目的、特徴および利点は、添付の図面を参照しながら進
められる本発明の引き続く好ましい実施例の詳細な記述
から容易に明らかになるであろう。
目的、特徴および利点は、添付の図面を参照しながら進
められる本発明の引き続く好ましい実施例の詳細な記述
から容易に明らかになるであろう。
【0019】図3によれば、本発明に従う典型的なメモ
リアーキテクチャ72が示される。また、メモリアーキ
テクチャ72は、ライン12上に制御信号CNTRL
SIGおよびバス14上の外部アドレス信号EXT A
DDを受けるためのアドレスバッファ16を含む。アド
レスバッファ16は、バス18上に内部アドレス信号I
NT ADDを発生し、それをアドレスデコーダ20が
受ける。アドレスデコーダ20は、ライン22、24お
よび26上にそれぞれAI、AJおよびAKと呼ばれる
デコードされたワード線アドレス信号を発生する。デコ
ードされたワード線アドレス信号は、メモリアレイ44
内の全てのメモリセルの行(row)に対して各1個ある
複数の(multiple)ワード線デコーダが受ける。本発明
の第1の実施例に従って4本の代表的なワード線デコー
ダ28A、30A、32Aおよび34Aが図3に示さ
れ、それぞれWLデコーダ1、WLデコーダ2、WLデ
コーダN−1およびWLデコーダNと呼ばれる。ワード
線デコーダの出力は、ワード線36A、38A、40A
および42A上においてそれぞれWL1、WL2、WL
N−1およびWLNと呼ばれる。ワード線36A〜42
Aはメモリアレイ44へ結合される。メモリアレイ44
内のメモリセルの行および列(colunm)が示されていな
いが、DRAMあるいはFRAMメモリセルのいずれで
もよい。RDPCB、CTL1、CTL2およびWLC
LKと呼ばれる4本の制御信号が制御およびタイミング
論理ブロック46Aによって発生される。RDPCB信
号は、ライン48A上においてプリチャージ信号であ
り、CTL1およびCTL2信号はライン49Aおよび
51A上の制御信号であり、WLCLK信号はライン5
2A上においてクロック信号である。
リアーキテクチャ72が示される。また、メモリアーキ
テクチャ72は、ライン12上に制御信号CNTRL
SIGおよびバス14上の外部アドレス信号EXT A
DDを受けるためのアドレスバッファ16を含む。アド
レスバッファ16は、バス18上に内部アドレス信号I
NT ADDを発生し、それをアドレスデコーダ20が
受ける。アドレスデコーダ20は、ライン22、24お
よび26上にそれぞれAI、AJおよびAKと呼ばれる
デコードされたワード線アドレス信号を発生する。デコ
ードされたワード線アドレス信号は、メモリアレイ44
内の全てのメモリセルの行(row)に対して各1個ある
複数の(multiple)ワード線デコーダが受ける。本発明
の第1の実施例に従って4本の代表的なワード線デコー
ダ28A、30A、32Aおよび34Aが図3に示さ
れ、それぞれWLデコーダ1、WLデコーダ2、WLデ
コーダN−1およびWLデコーダNと呼ばれる。ワード
線デコーダの出力は、ワード線36A、38A、40A
および42A上においてそれぞれWL1、WL2、WL
N−1およびWLNと呼ばれる。ワード線36A〜42
Aはメモリアレイ44へ結合される。メモリアレイ44
内のメモリセルの行および列(colunm)が示されていな
いが、DRAMあるいはFRAMメモリセルのいずれで
もよい。RDPCB、CTL1、CTL2およびWLC
LKと呼ばれる4本の制御信号が制御およびタイミング
論理ブロック46Aによって発生される。RDPCB信
号は、ライン48A上においてプリチャージ信号であ
り、CTL1およびCTL2信号はライン49Aおよび
51A上の制御信号であり、WLCLK信号はライン5
2A上においてクロック信号である。
【0020】図4によれば、本発明に従うワード線デコ
ーダ28Aの第1の実施例のための回路図が示される。
ワード線デコーダ28Aはピッチに合うレイアウトに適
し、低電圧VDD条件の下でも動作が保たれる。ワード
線デコーダ28Aの重要部分は、VDD電源供給電圧を
上まわる電圧を発生するためのトランジスタM7のゲー
トへ結合される回路の構成部分だけでなく、トランジス
タM7およびM8を含むブートストラップ回路である。
ブートストラップ回路およびワード線デコーダ全体の動
作および詳細なタイミングを、特に図5のタイミング図
に関して更に詳しく以下に説明する。トランジスタM7
のソース/ドレインの一方が、基本のブートストラップ
回路への入力をノード76で形成する。ノード76での
電圧はWLONと呼ばれる。トランジスタM7のソース
/ドレインの他方は、ノード80へ結合され、そのノー
ドでの電圧はWLGATEと呼ばれる。トランジスタM
7のゲートはノード78へ結合され、そのノードはBN
ODE電圧を受け、その電圧は一時的にVDD電源供給
電圧を越える可能性がある。トランジスタM8のソース
/ドレインの一方は、クロック信号WLCLKクロック
信号を受けるためにノード52Aへ結合される。トラン
ジスタM8のソース/ドレインの他方は、(ワード線に
対して)WLと呼ばれ、ワード線デコーダ28A全体だ
けでなく、基本のブートストラップ回路の両方の出力を
ノード36Aで形成する。トランジスタM8のゲート
は、トランジスタM7のソース/ドレインへノード80
で結合される。
ーダ28Aの第1の実施例のための回路図が示される。
ワード線デコーダ28Aはピッチに合うレイアウトに適
し、低電圧VDD条件の下でも動作が保たれる。ワード
線デコーダ28Aの重要部分は、VDD電源供給電圧を
上まわる電圧を発生するためのトランジスタM7のゲー
トへ結合される回路の構成部分だけでなく、トランジス
タM7およびM8を含むブートストラップ回路である。
ブートストラップ回路およびワード線デコーダ全体の動
作および詳細なタイミングを、特に図5のタイミング図
に関して更に詳しく以下に説明する。トランジスタM7
のソース/ドレインの一方が、基本のブートストラップ
回路への入力をノード76で形成する。ノード76での
電圧はWLONと呼ばれる。トランジスタM7のソース
/ドレインの他方は、ノード80へ結合され、そのノー
ドでの電圧はWLGATEと呼ばれる。トランジスタM
7のゲートはノード78へ結合され、そのノードはBN
ODE電圧を受け、その電圧は一時的にVDD電源供給
電圧を越える可能性がある。トランジスタM8のソース
/ドレインの一方は、クロック信号WLCLKクロック
信号を受けるためにノード52Aへ結合される。トラン
ジスタM8のソース/ドレインの他方は、(ワード線に
対して)WLと呼ばれ、ワード線デコーダ28A全体だ
けでなく、基本のブートストラップ回路の両方の出力を
ノード36Aで形成する。トランジスタM8のゲート
は、トランジスタM7のソース/ドレインへノード80
で結合される。
【0021】トランジスタM9、キャパシタ接続された
トランジスタM10、および制御信号CTL2を含むと
共にVDD電源供給電圧より大きい電圧を発生する回路
の構成部分は、トランジスタM7のゲートへ結合され
る。キャパシタ接続されたトランジスタM10のような
キャパシタが、ノード76(トランジスタM7のソース
/ドレイン)とノード78(トランジスタM7のゲー
ト)との間に結合される。図4においては、トランジス
タM10のソース/ドレイン両方は相互に結合され、キ
ャパシタの一方の電極(plate)を形成し、トランジス
タM10のゲートがキャパシタの他方の電極を形成す
る。キャパシタ接続されたトランジスタの他の配置を使
用することができる、つまりあらゆる酸化膜キャパシタ
を使用できる。理想的には、キャパシタ接続されたトラ
ンジスタM10は、低いしきい値を有するキャパシタ接
続されたデプリーション−モードトランジスタであり、
トランジスタのチャネルはノード76での電圧にかかわ
らず影響を受けないままである。言い換えれば、ノード
76がVDD[V]に上がるときでもキャパシタンスは
相対的に一定に保たれるベキである。トランジスタM1
0の大きさは、ノード78の全キャパシタンスによって
決定される。理想的には、トランジスタM10のキャパ
シタンスのノード78の(トランジスタM10のキャパ
シタンスを含む)キャパシタンスに対する比は、0.8
以上であるべきである。トランジスタM9のソース/ド
レインの一方はノード78へ結合され、トランジスタM
9のソース/ドレインの他方はノード51Aにおいて制
御信号CTL2を受ける。トランジスタM9のゲートは
VDD電源供給へ結合される。
トランジスタM10、および制御信号CTL2を含むと
共にVDD電源供給電圧より大きい電圧を発生する回路
の構成部分は、トランジスタM7のゲートへ結合され
る。キャパシタ接続されたトランジスタM10のような
キャパシタが、ノード76(トランジスタM7のソース
/ドレイン)とノード78(トランジスタM7のゲー
ト)との間に結合される。図4においては、トランジス
タM10のソース/ドレイン両方は相互に結合され、キ
ャパシタの一方の電極(plate)を形成し、トランジス
タM10のゲートがキャパシタの他方の電極を形成す
る。キャパシタ接続されたトランジスタの他の配置を使
用することができる、つまりあらゆる酸化膜キャパシタ
を使用できる。理想的には、キャパシタ接続されたトラ
ンジスタM10は、低いしきい値を有するキャパシタ接
続されたデプリーション−モードトランジスタであり、
トランジスタのチャネルはノード76での電圧にかかわ
らず影響を受けないままである。言い換えれば、ノード
76がVDD[V]に上がるときでもキャパシタンスは
相対的に一定に保たれるベキである。トランジスタM1
0の大きさは、ノード78の全キャパシタンスによって
決定される。理想的には、トランジスタM10のキャパ
シタンスのノード78の(トランジスタM10のキャパ
シタンスを含む)キャパシタンスに対する比は、0.8
以上であるべきである。トランジスタM9のソース/ド
レインの一方はノード78へ結合され、トランジスタM
9のソース/ドレインの他方はノード51Aにおいて制
御信号CTL2を受ける。トランジスタM9のゲートは
VDD電源供給へ結合される。
【0022】上記の基本のブートストラップ回路は、更
にプリチャージ信号RDPCBおよび制御信号CTL1
を受けるための入力だけでなく、デコードされたワード
線アドレスAI、AJおよびAKを受けるための複数の
アドレス入力を含む入力セクションを含む。入力セクシ
ョンの出力は、ブートストラップ回路の入力へノード7
6において結合される。入力セクションおよびブートス
トラップ回路は共に図4に示されるワード線デコーダの
完全な回路を形成する。
にプリチャージ信号RDPCBおよび制御信号CTL1
を受けるための入力だけでなく、デコードされたワード
線アドレスAI、AJおよびAKを受けるための複数の
アドレス入力を含む入力セクションを含む。入力セクシ
ョンの出力は、ブートストラップ回路の入力へノード7
6において結合される。入力セクションおよびブートス
トラップ回路は共に図4に示されるワード線デコーダの
完全な回路を形成する。
【0023】ワード線デコーダ28Aのための入力セク
ションは、トランジスタM1、M2、M3およびM4を
含む複数入力の論理ゲートを含む。トランジスタM1
は、PチャネルMOSトランジスタであり、トランジス
タM2〜M4はNチャネルMOSトランジスタである。
トランジスタM1〜M4は、カスコード(cascode)方
式で結合され、変更された3入力NANDゲートを形成
する。トランジスタM1〜M4のゲートは変更されたN
ANDゲートの入力を形成し、トランジスタM1のゲー
トはRDPCB信号を受け、トランジスタM2〜M4の
ゲートはAI、AJおよびAK信号を受ける。NORゲ
ートM6は、複数入力の論理ゲートの出力へノード74
で結合される第1の入力、制御信号CTL1を受ける第
2の入力およびノード76へ結合される出力を有する。
トランジスタM5はPチャネルトランジスタであり、こ
のトランジスタはVDD電源供給へ結合されるソース/
ドレインの一方とノード74へ結合されるソース/ドレ
インの他方を有する。トランジスタM5のゲートはノー
ド76へ結合され、そのノードはワード線デコーダ28
Aの入力セクションの出力である。最後に、追加の固定
用トランジスタM11は、非選択ワード線の場合に出力
ノード36Aをグランドへ固定するために使用される。
トランジスタM11は、ブートストラップ回路/ワード
線デコーダ28Aの出力へノード36Aで結合されるソ
ース/ドレインの一方と、グランドへ結合されるソース
/ドレインの他方と、ノード74へ結合されるゲートを
有する。
ションは、トランジスタM1、M2、M3およびM4を
含む複数入力の論理ゲートを含む。トランジスタM1
は、PチャネルMOSトランジスタであり、トランジス
タM2〜M4はNチャネルMOSトランジスタである。
トランジスタM1〜M4は、カスコード(cascode)方
式で結合され、変更された3入力NANDゲートを形成
する。トランジスタM1〜M4のゲートは変更されたN
ANDゲートの入力を形成し、トランジスタM1のゲー
トはRDPCB信号を受け、トランジスタM2〜M4の
ゲートはAI、AJおよびAK信号を受ける。NORゲ
ートM6は、複数入力の論理ゲートの出力へノード74
で結合される第1の入力、制御信号CTL1を受ける第
2の入力およびノード76へ結合される出力を有する。
トランジスタM5はPチャネルトランジスタであり、こ
のトランジスタはVDD電源供給へ結合されるソース/
ドレインの一方とノード74へ結合されるソース/ドレ
インの他方を有する。トランジスタM5のゲートはノー
ド76へ結合され、そのノードはワード線デコーダ28
Aの入力セクションの出力である。最後に、追加の固定
用トランジスタM11は、非選択ワード線の場合に出力
ノード36Aをグランドへ固定するために使用される。
トランジスタM11は、ブートストラップ回路/ワード
線デコーダ28Aの出力へノード36Aで結合されるソ
ース/ドレインの一方と、グランドへ結合されるソース
/ドレインの他方と、ノード74へ結合されるゲートを
有する。
【0024】図4に示されるワード線デコード回路28
Aは、主な信号経路にPチャネルデバイスを使用するこ
となく信号をVDDへ駆動する(この場合はWLがワー
ド線36Aを駆動する)。回路における低電源供給条件
が、基板効果を受けたNチャネルデバイスのVTHがVD
Dの大まかに50%であるというようなものでさえも、
全VDD電源供給電圧へ負荷を駆動する能力はそのまま
である。これらの条件の下でVDDにある信号を生成す
るために、ブートストラッピングに2つ段階を採用し
た。ブートストラッピングのこれらの2段階を達成する
ためのタイミングが図5のタイミング図を参照して下に
記述される。
Aは、主な信号経路にPチャネルデバイスを使用するこ
となく信号をVDDへ駆動する(この場合はWLがワー
ド線36Aを駆動する)。回路における低電源供給条件
が、基板効果を受けたNチャネルデバイスのVTHがVD
Dの大まかに50%であるというようなものでさえも、
全VDD電源供給電圧へ負荷を駆動する能力はそのまま
である。これらの条件の下でVDDにある信号を生成す
るために、ブートストラッピングに2つ段階を採用し
た。ブートストラッピングのこれらの2段階を達成する
ためのタイミングが図5のタイミング図を参照して下に
記述される。
【0025】図5を参照して、t1以前の初期時間で、
以下の信号、A1(AI、AJおよびAKの論理AN
D)と、RDPCBと、WLONと、WLGATE、W
LCLK、WLおよびCTL1とがロウ(low)であ
る。時間t1の前では、以下の信号CEB(「チップエ
ネイブルバー」であり、図3のライン12で示されたC
NTRL SIGの一部である)と、NOUTと、CL
T2とがハイ(high)である。BNODE信号は、典型
的にはVDDとグランドである論理レベル1と0との間
の電圧にある。BNODE信号に対する予定された電圧
は、VDD−VTHに等しい。時間t1において、ワード
線を全VDD電圧へ駆動するサイクルがCEBをロウに
駆動することによって始まる。時間t2において、RD
PCB信号はハイに駆動され、NOUTがA1に応答す
ることを可能とする。時間t3において、デコードされ
たアドレスAI、AJおよびAKの全てがハイである
(したがって、A1はハイである)。NOUT信号はロ
ウに駆動され、WLONをVDDに駆動する。トランジ
スタM9が非導通になると、キャパシタ接続されたデバ
イスM10のソース/ドレインとゲートとのカップリン
グによって、BNODEは結合してVDD電源供給電圧
より高い電圧にまで持ち上げられる。BNODEがトラ
ンジスタM7のゲートを駆動するので、(BNODEが
少なくともVDD+VTHに等しい限り)WLGATE信
号が上昇しWLON信号レベルに等しくなる。VDDに
あるWLGATEの状態で、ブートストラッピングの次
の段階が行われるようにトランジスタM7を非導通にす
ると共に、分離するために、時間t4以前のある時間
に、CTL2がロウにされ、ノード78(BNODE)
の電荷を抜き取る。時間t4において、BNODE信号
が(グランド電位ではない)以前のロウ値へ戻るのをみ
ることができる。トランジスタM7が分離される電圧
(VDD+VTHよりも低い電圧)へBNODEが戻るほ
ど十分長くCTL2をロウにすることに注目することは
重要である。時間t4の後すぐにある時間でCTL2信
号がハイに戻るのを見ることができる。
以下の信号、A1(AI、AJおよびAKの論理AN
D)と、RDPCBと、WLONと、WLGATE、W
LCLK、WLおよびCTL1とがロウ(low)であ
る。時間t1の前では、以下の信号CEB(「チップエ
ネイブルバー」であり、図3のライン12で示されたC
NTRL SIGの一部である)と、NOUTと、CL
T2とがハイ(high)である。BNODE信号は、典型
的にはVDDとグランドである論理レベル1と0との間
の電圧にある。BNODE信号に対する予定された電圧
は、VDD−VTHに等しい。時間t1において、ワード
線を全VDD電圧へ駆動するサイクルがCEBをロウに
駆動することによって始まる。時間t2において、RD
PCB信号はハイに駆動され、NOUTがA1に応答す
ることを可能とする。時間t3において、デコードされ
たアドレスAI、AJおよびAKの全てがハイである
(したがって、A1はハイである)。NOUT信号はロ
ウに駆動され、WLONをVDDに駆動する。トランジ
スタM9が非導通になると、キャパシタ接続されたデバ
イスM10のソース/ドレインとゲートとのカップリン
グによって、BNODEは結合してVDD電源供給電圧
より高い電圧にまで持ち上げられる。BNODEがトラ
ンジスタM7のゲートを駆動するので、(BNODEが
少なくともVDD+VTHに等しい限り)WLGATE信
号が上昇しWLON信号レベルに等しくなる。VDDに
あるWLGATEの状態で、ブートストラッピングの次
の段階が行われるようにトランジスタM7を非導通にす
ると共に、分離するために、時間t4以前のある時間
に、CTL2がロウにされ、ノード78(BNODE)
の電荷を抜き取る。時間t4において、BNODE信号
が(グランド電位ではない)以前のロウ値へ戻るのをみ
ることができる。トランジスタM7が分離される電圧
(VDD+VTHよりも低い電圧)へBNODEが戻るほ
ど十分長くCTL2をロウにすることに注目することは
重要である。時間t4の後すぐにある時間でCTL2信
号がハイに戻るのを見ることができる。
【0026】トランジスタM7が分離されると(WLO
NおよびWLGATEがハイであり、BNODEがVD
D+VTHより低く)、時間t5においてWLCLK信号
がハイにされる。WLCLK信号は、電荷をノード80
(WLGATE)へ結合させ、WLGATEをVDDを
越えて押し上げる。WLGATEがVDD+VTHより大
きい値に押し上げられるので、トランジスタM8はWL
信号を全VDD値へ駆動する。
NおよびWLGATEがハイであり、BNODEがVD
D+VTHより低く)、時間t5においてWLCLK信号
がハイにされる。WLCLK信号は、電荷をノード80
(WLGATE)へ結合させ、WLGATEをVDDを
越えて押し上げる。WLGATEがVDD+VTHより大
きい値に押し上げられるので、トランジスタM8はWL
信号を全VDD値へ駆動する。
【0027】ある状況では、ワード線が更にVDD電源
供給電圧を越えるレベルへ押し上げられることが望まし
い。例えば、FRAMメモリでは、ワード線はVDD電
圧を越えて押し上げられ、メモリセル内の強誘電体キャ
パシタへ全VDD電圧を加えるためにメモリセル内のア
クセストランジスタのしきい値による電圧低下に打ち勝
つことが望ましい。ワード線を更に押し上げるようにす
るならば、別の制御信号CTL1が必要とされる。時間
t6において、追加のブートストラッピングが必要とさ
れる前に、制御信号CTL1がハイに駆動され、WLO
Nをロウにする。BNODEがVDD−VTHであるの
で、デバイスM7が導通し、ノード80においてWLG
ATEの電荷を離して引き戻す。これによって、ワード
線がVDDを越えて自由に押し上げれるようにデバイス
M8を分離される。一旦、デバイスM8が十分に分離さ
れると、デバイスM5がデバイスM2〜M4と長い間競
合しないように時間t7においてCTL1がロウに戻さ
れる。言い換えれば、WLONがロウになり、AI、A
JおよびAKがハイであるとき、VDDからグランドへ
の電流経路が形成される。この電流経路があると、余分
な電源消費が生じるのでその期間は最小に保たれるべき
である。選択された実施例では、意図的に、トランジス
タM5はトランジスタM2〜M4のサイズに相対して非
常に小さいサイズにされる。このようにすると、トラン
ジスタM5およびM2〜M4を通して流れる電流が最小
に保たれ、NOUT信号の低レベルがt6とt7の間の
期間中にトランジスタM11のVTHに近づくことがない
ように保たれる。同様に、CTL1信号パルスが最小に
保たれる。
供給電圧を越えるレベルへ押し上げられることが望まし
い。例えば、FRAMメモリでは、ワード線はVDD電
圧を越えて押し上げられ、メモリセル内の強誘電体キャ
パシタへ全VDD電圧を加えるためにメモリセル内のア
クセストランジスタのしきい値による電圧低下に打ち勝
つことが望ましい。ワード線を更に押し上げるようにす
るならば、別の制御信号CTL1が必要とされる。時間
t6において、追加のブートストラッピングが必要とさ
れる前に、制御信号CTL1がハイに駆動され、WLO
Nをロウにする。BNODEがVDD−VTHであるの
で、デバイスM7が導通し、ノード80においてWLG
ATEの電荷を離して引き戻す。これによって、ワード
線がVDDを越えて自由に押し上げれるようにデバイス
M8を分離される。一旦、デバイスM8が十分に分離さ
れると、デバイスM5がデバイスM2〜M4と長い間競
合しないように時間t7においてCTL1がロウに戻さ
れる。言い換えれば、WLONがロウになり、AI、A
JおよびAKがハイであるとき、VDDからグランドへ
の電流経路が形成される。この電流経路があると、余分
な電源消費が生じるのでその期間は最小に保たれるべき
である。選択された実施例では、意図的に、トランジス
タM5はトランジスタM2〜M4のサイズに相対して非
常に小さいサイズにされる。このようにすると、トラン
ジスタM5およびM2〜M4を通して流れる電流が最小
に保たれ、NOUT信号の低レベルがt6とt7の間の
期間中にトランジスタM11のVTHに近づくことがない
ように保たれる。同様に、CTL1信号パルスが最小に
保たれる。
【0028】一旦、ワード線が全VDD電圧へ駆動さ
れ、更にVDDを越えてブートストラップされると、も
し望まれるならば、初期条件が次のサイクルを見越して
回復される。時間t8では、CEB信号がハイに回復さ
れる。時間t9では、WLCLKがロウに駆動され、ワ
ード線信号WLをロウ値へ戻す。時間t10において
は、デコードされたワード線アドレス信号(A1)が除
かれる。時間t11では、RDPCB信号がロウに駆動
され、WLONおよびWLGATEをロウに戻すと共
に、NOUTを初期のハイ条件へ戻す。BNODE信号
が初期のVDD−VTHであるロウレベルへ戻る。
れ、更にVDDを越えてブートストラップされると、も
し望まれるならば、初期条件が次のサイクルを見越して
回復される。時間t8では、CEB信号がハイに回復さ
れる。時間t9では、WLCLKがロウに駆動され、ワ
ード線信号WLをロウ値へ戻す。時間t10において
は、デコードされたワード線アドレス信号(A1)が除
かれる。時間t11では、RDPCB信号がロウに駆動
され、WLONおよびWLGATEをロウに戻すと共
に、NOUTを初期のハイ条件へ戻す。BNODE信号
が初期のVDD−VTHであるロウレベルへ戻る。
【0029】時間t3においてWLONが上昇するとき
チャネルが消失しないように、キャパシタ接続されたト
ランジスタM10に対してデプリーションモードデバイ
スを使用することが望まれる。しかしながら、常に導通
しているようにM10のしきい値電圧VTHが非常に低く
(−1.0[V]と0.2[V]との間に)保たれる限
り、エンハンスメントあるいはネガティブモードデバイ
スを使用できる。故に、低いしきい値電圧にすると、効
率的なブートストラッピングのためによいソース/ドレ
インとゲートとのカップリングが確実になる。標準的な
エンハンスメントトランジスタをM10に使用すること
もできる。低い電圧での性能はわずかに妥協されるが、
まだ図2に示されるワード線デコーダ回路の性能をきっ
と越えるでしょう。上で注意したように、デバイスM1
0のためにキャパシタ接続されたトランジスタの代わり
に酸化膜キャパシタを使用できる。強誘電体プロセスが
使用されるならば、デバイスM10のために強誘電体キ
ャパシタも使用できる。
チャネルが消失しないように、キャパシタ接続されたト
ランジスタM10に対してデプリーションモードデバイ
スを使用することが望まれる。しかしながら、常に導通
しているようにM10のしきい値電圧VTHが非常に低く
(−1.0[V]と0.2[V]との間に)保たれる限
り、エンハンスメントあるいはネガティブモードデバイ
スを使用できる。故に、低いしきい値電圧にすると、効
率的なブートストラッピングのためによいソース/ドレ
インとゲートとのカップリングが確実になる。標準的な
エンハンスメントトランジスタをM10に使用すること
もできる。低い電圧での性能はわずかに妥協されるが、
まだ図2に示されるワード線デコーダ回路の性能をきっ
と越えるでしょう。上で注意したように、デバイスM1
0のためにキャパシタ接続されたトランジスタの代わり
に酸化膜キャパシタを使用できる。強誘電体プロセスが
使用されるならば、デバイスM10のために強誘電体キ
ャパシタも使用できる。
【0030】ワード線36A〜42Aを更にブートスト
ラッピングする技法は、図6に見られる。メモリアレイ
44は図6に更に詳細に示され、各々のワード線へ結合
されたメモリセル84を見ることができる。各々のワー
ド線へ結合される8個のメモリセル84が示されるが、
あらゆる数でも使用できる。メモリセル84はDRAM
あるいはFRAMのいずれか、またはあらゆる他の型の
メモリセルでもよい。更に、単一のキャパシタ接続され
たトランジスタが、ワード線の各々に結合されている。
キャパシタ接続されたトランジスタ86がワード線36
Aへ、トランジスタ88がワード線38Aへ、トランジ
スタ90がワード線40Aへ、トランジスタ92がワー
ド線42Aへ結合される。図6にあるキャパシタ接続さ
れたトランジスタ86〜92は全VTHのしきい値を有す
る標準のエンハンスメントMOSトランジスタであり、
結果として非選択のワード線では非導通であり、ブース
トドライブ(Boost Drive)信号線82への
容量性負荷が存在しない。
ラッピングする技法は、図6に見られる。メモリアレイ
44は図6に更に詳細に示され、各々のワード線へ結合
されたメモリセル84を見ることができる。各々のワー
ド線へ結合される8個のメモリセル84が示されるが、
あらゆる数でも使用できる。メモリセル84はDRAM
あるいはFRAMのいずれか、またはあらゆる他の型の
メモリセルでもよい。更に、単一のキャパシタ接続され
たトランジスタが、ワード線の各々に結合されている。
キャパシタ接続されたトランジスタ86がワード線36
Aへ、トランジスタ88がワード線38Aへ、トランジ
スタ90がワード線40Aへ、トランジスタ92がワー
ド線42Aへ結合される。図6にあるキャパシタ接続さ
れたトランジスタ86〜92は全VTHのしきい値を有す
る標準のエンハンスメントMOSトランジスタであり、
結果として非選択のワード線では非導通であり、ブース
トドライブ(Boost Drive)信号線82への
容量性負荷が存在しない。
【0031】図5において、時間t6の後のある時間
で、ブーストドライブ信号が図6のライン82上に現れ
(assert)、これによってブーストドライブ信号と選択
されたワード線との間に容量性結合が引き起こされる。
このような方法で、選択されたワード線の全VDD電圧
は、電源電圧を越える電圧へ更に押し上げられる。
で、ブーストドライブ信号が図6のライン82上に現れ
(assert)、これによってブーストドライブ信号と選択
されたワード線との間に容量性結合が引き起こされる。
このような方法で、選択されたワード線の全VDD電圧
は、電源電圧を越える電圧へ更に押し上げられる。
【0032】追加のブートストラッピングの回路の構成
部分をワード線上に配置しないならば、トランジスタM
7を分離する必要がなく、CTL1信号は除くことがで
きる。図7〜図9を参照する以下の記載は、本発明のワ
ード線ドライバの回路の構成部分およびタイミングを単
純化するために取ることができる範囲を列挙する。
部分をワード線上に配置しないならば、トランジスタM
7を分離する必要がなく、CTL1信号は除くことがで
きる。図7〜図9を参照する以下の記載は、本発明のワ
ード線ドライバの回路の構成部分およびタイミングを単
純化するために取ることができる範囲を列挙する。
【0033】図7を参照して、メモリアーキテキチャ9
4が示され、制御およびタイミング論理ブロック46B
がライン48B上にRDPCB信号、ライン51B上に
CTL2信号、ライン52B上にWLCLK、のみを発
生させる。ワード線デコーダについては以下に詳細に説
明するが、これは、それぞれワード線36B、38B、
40Bおよび42Bを駆動するものに対して28B、3
0B、32Bおよび34Bと命名される。メモリアレイ
44、アドレスバッファブロック16、アドレスデコー
ダ20には変更はない。
4が示され、制御およびタイミング論理ブロック46B
がライン48B上にRDPCB信号、ライン51B上に
CTL2信号、ライン52B上にWLCLK、のみを発
生させる。ワード線デコーダについては以下に詳細に説
明するが、これは、それぞれワード線36B、38B、
40Bおよび42Bを駆動するものに対して28B、3
0B、32Bおよび34Bと命名される。メモリアレイ
44、アドレスバッファブロック16、アドレスデコー
ダ20には変更はない。
【0034】図8を参照して、ブートストラップ回路の
重要な回路の構成部分は図4に示されるように、つまり
トランジスタM7〜M10、ノード76〜80および制
御信号CTL2はそのままである。重要なブートストラ
ップ回路の入力はノード76のままであり、出力はノー
ド36Bのままであり、これは駆動されるワード線であ
る。しかしながら、入力セクションは制御信号CTL1
を除くために変更された。図8に示されるワード線デコ
ーダ28Bの入力セクションは、入力22〜26でデコ
ードされたワード線アドレスAI、AJおよびAKとノ
ード48Bでプリチャージ信号RDPCBとを受けるた
めの3入力を有する複数入力の論理ゲートM1〜M4を
含む。インバータM6は、ノード74で複数入力論理ゲ
ートの出力へ結合される入力と、ノード76へ結合され
る出力とを有する。トランジスタM5であるPチャネル
トランジスタは、前のように、ノード74、76および
VDD電源供給の間に結合されている。非選択のワード
線グランドに固定するために、トランジスタM11は、
前のように、ノード74、36Bおよびグランドに結合
される。
重要な回路の構成部分は図4に示されるように、つまり
トランジスタM7〜M10、ノード76〜80および制
御信号CTL2はそのままである。重要なブートストラ
ップ回路の入力はノード76のままであり、出力はノー
ド36Bのままであり、これは駆動されるワード線であ
る。しかしながら、入力セクションは制御信号CTL1
を除くために変更された。図8に示されるワード線デコ
ーダ28Bの入力セクションは、入力22〜26でデコ
ードされたワード線アドレスAI、AJおよびAKとノ
ード48Bでプリチャージ信号RDPCBとを受けるた
めの3入力を有する複数入力の論理ゲートM1〜M4を
含む。インバータM6は、ノード74で複数入力論理ゲ
ートの出力へ結合される入力と、ノード76へ結合され
る出力とを有する。トランジスタM5であるPチャネル
トランジスタは、前のように、ノード74、76および
VDD電源供給の間に結合されている。非選択のワード
線グランドに固定するために、トランジスタM11は、
前のように、ノード74、36Bおよびグランドに結合
される。
【0035】図9のタイミング図では、制御信号CTL
1は除かれている。WLGATE信号が、WLワード線
信号のハイレベルの全持続時間の期間、VDD電源供給
電圧を越える電圧レベルへ遷移するということに注目す
べきである。残りのノード電圧の初期条件は図5に示さ
れるものと同じである。
1は除かれている。WLGATE信号が、WLワード線
信号のハイレベルの全持続時間の期間、VDD電源供給
電圧を越える電圧レベルへ遷移するということに注目す
べきである。残りのノード電圧の初期条件は図5に示さ
れるものと同じである。
【0036】図6に示されるブートストラッピング回路
の構成部分は、図8に示されるワード線デコーダと共に
使用されることが推奨されない。更に、ワード線のブー
トストラッピングが必要とされるならば、ノード52B
上のWLCLK信号を変更できる。WLCLK信号、結
果としてWL信号をVDD電圧を越えて駆動できるよう
に、別個の電源供給、あるいはVDD電源供給電圧より
も大きいチャージポンプされた電圧が必要とされるであ
ろう。
の構成部分は、図8に示されるワード線デコーダと共に
使用されることが推奨されない。更に、ワード線のブー
トストラッピングが必要とされるならば、ノード52B
上のWLCLK信号を変更できる。WLCLK信号、結
果としてWL信号をVDD電圧を越えて駆動できるよう
に、別個の電源供給、あるいはVDD電源供給電圧より
も大きいチャージポンプされた電圧が必要とされるであ
ろう。
【0037】本発明の選ばれた実施例において本発明の
原理を例示し、記載したけれども、このような原理から
離れることなく配列および細部において本発明が変更で
きるということが当業者によって理解される。例えば、
別の応用に対しては求められるように、図5および図9
に示される正確なタイミングおよび電圧レベルを変更で
きる。ブートストラップ回路の重要な部分は、ここで教
えらるようにワード線負荷以外の負荷を駆動する他の入
力あるいは出力回路の構成部分によって囲まれているこ
ともある。適当な電圧バイアスを変化させて、Pチャネ
ルデバイスはNチャネルデバイスに代わって、またはそ
の逆に使用できるように、トランジスタデバイスの極性
を反転してもよい。
原理を例示し、記載したけれども、このような原理から
離れることなく配列および細部において本発明が変更で
きるということが当業者によって理解される。例えば、
別の応用に対しては求められるように、図5および図9
に示される正確なタイミングおよび電圧レベルを変更で
きる。ブートストラップ回路の重要な部分は、ここで教
えらるようにワード線負荷以外の負荷を駆動する他の入
力あるいは出力回路の構成部分によって囲まれているこ
ともある。適当な電圧バイアスを変化させて、Pチャネ
ルデバイスはNチャネルデバイスに代わって、またはそ
の逆に使用できるように、トランジスタデバイスの極性
を反転してもよい。
【0038】
【発明の効果】以上、詳細に説明したように、本発明に
よって、主な信号通路にNチャネルトランジスタを有
し、またピッチに合ったレイアウト配置を有するという
ワード線デコーダ回路の役立つ特質を維持しつつ、3.
3ボルト以下の非常に低いVDD電圧条件において動作
できるワード線デコーダを得ることができる。
よって、主な信号通路にNチャネルトランジスタを有
し、またピッチに合ったレイアウト配置を有するという
ワード線デコーダ回路の役立つ特質を維持しつつ、3.
3ボルト以下の非常に低いVDD電圧条件において動作
できるワード線デコーダを得ることができる。
【図1】図1は、ワード線デコーダ、メモリアレイおよ
び補助(supporting)回路ブロックを示すメモリアーキ
テクチャの部分のブロック図である。
び補助(supporting)回路ブロックを示すメモリアーキ
テクチャの部分のブロック図である。
【図2】図2は、先行技術のワード線デコーダ回路の回
路図である。
路図である。
【図3】図3は、本発明に従うワード線デコーダ、メモ
リアレイおよび補助回路ブロックを示すメモリアーキテ
クチャの部分のブロック図である。
リアレイおよび補助回路ブロックを示すメモリアーキテ
クチャの部分のブロック図である。
【図4】図4は、本発明の一実施例に従うブートストラ
ップ回路を含む図3のブロック形式に示されたワード線
デコーダの回路図である。
ップ回路を含む図3のブロック形式に示されたワード線
デコーダの回路図である。
【図5】図5は、図4に示されるワード線デコーダ回路
に関連するタイミング図である。
に関連するタイミング図である。
【図6】図6は、図4のワード線デコーダ回路の使用に
適し、選択が随意である(optional)追加のワード線押
し上げ回路の回路図である。
適し、選択が随意である(optional)追加のワード線押
し上げ回路の回路図である。
【図7】図7は、本発明に従うワード線デコーダ、メモ
リアレイおよび補助回路ブロックを示すメモリアーキテ
クチャの部分のブロック図である。
リアレイおよび補助回路ブロックを示すメモリアーキテ
クチャの部分のブロック図である。
【図8】図8は、本発明の別の実施例に従うブートスト
ラップ回路を含む図3のブロック形式で図7に示される
ワード線デコーダの回路図である。
ラップ回路を含む図3のブロック形式で図7に示される
ワード線デコーダの回路図である。
【図9】図9は、図8に示されるワード線デコーダに関
連するタイミング図である。
連するタイミング図である。
12、14…ライン、16…アドレスバッファ、18…
バス、20…アドレスデコーダ、22、24、26…ラ
イン、28A、30A、32A、34A…ワード線デコ
ーダ、28B、30B、32B、34B…ワード線デコ
ーダ、36A、38A、40A、42A…ワード線、3
6B、38B、40B、42B…ワード線、44…メモ
リアレイ、46A…制御タイミング論理ブロック、46
B…タイミング論理ブロック、48A、49A、51
A、52A…ライン、48B、51B、52B…ライ
ン、72…メモリアーキテクチャ、74、76、78、
80…ノード、82…ライン、84…メモリセル、8
6、88、90、92…トランジスタ、94…メモリア
ーキテキチャ
バス、20…アドレスデコーダ、22、24、26…ラ
イン、28A、30A、32A、34A…ワード線デコ
ーダ、28B、30B、32B、34B…ワード線デコ
ーダ、36A、38A、40A、42A…ワード線、3
6B、38B、40B、42B…ワード線、44…メモ
リアレイ、46A…制御タイミング論理ブロック、46
B…タイミング論理ブロック、48A、49A、51
A、52A…ライン、48B、51B、52B…ライ
ン、72…メモリアーキテクチャ、74、76、78、
80…ノード、82…ライン、84…メモリセル、8
6、88、90、92…トランジスタ、94…メモリア
ーキテキチャ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成9年12月9日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス アール. ウィルソン アメリカ合衆国, コロラド州, コロラ ド スプリングス, ヴァルクリー ウェ イ 3830
Claims (22)
- 【請求項1】 入力と出力とを有し、VDD電源供給電
圧によって活性化される(energize)ブートストラップ
回路であって、 前記入力へ結合される第1の電流ノード、第2の電流ノ
ード、制御ノード、を有する第1のトランジスタと、 クロック信号を受ける第1の電流ノード、前記出力を形
成する第2の電流ノード、前記第1のトランジスタの前
記第2の電流ノードに結合する制御ノード、を有する第
2のトランジスタと、 前記第1のトランジスタの前記制御ノードと結合され、
前記VDD電源供給電圧よりも大きな電圧を発生する発
生手段と、を備えるブートストラップ回路。 - 【請求項2】 当該ブートストラップ回路の前記出力に
結合される負荷と、 当該ブートストラップ回路の前記出力が前記負荷から電
気的に分離されるように前記第2のトランジスタを非導
通にするための手段と、を更に備える請求項1に記載の
ブートストラップ回路。 - 【請求項3】 前記負荷は、複数のメモリセルへ結合さ
れるワード線を備える、請求項2に記載のブートストラ
ップ回路。 - 【請求項4】 前記発生手段は、 前記入力と前記第1のトランジスタの前記制御ノードと
の間に結合されるキャパシタと、 前記第1のトランジスタの前記制御ノードへ結合される
第1の電流ノード、第1の制御信号を受けるための第2
の電流ノード、前記VDD電源供給電圧を受けるための
制御ノード、を有する第3のトランジスタと、を備える
請求項1に記載のブートストラップ回路。 - 【請求項5】 前記キャパシタはキャパシタンス値C1
を有し、前記第1のトランジスタの前記制御ノードに関
連づけられる全キャパシタンスがC2であり、C2へ対
するC1の比が0.8以上である、請求項4に記載のブ
ートストラップ回路。 - 【請求項6】 前記キャパシタは、キャパシタ接続され
たMOSトランジスタである請求項4に記載のブートス
トラップ回路。 - 【請求項7】 前記キャパシタは、低いしきい値電圧を
有するMOSディプリーションモードのキャパシタ接続
されたトランジスタであって、これによってこのトラン
ジスタのチャネルは当該ブートストラップ回路の前記入
力における電圧にかかわらず影響を受けない(intact)
状態である、請求項4に記載のブートストラップ回路。 - 【請求項8】 デコードされたアドレスを受けるための
複数のアドレス入力と、当該ブートストラップ回路の入
力に結合する出力と、を有する入力セクションを更に備
える請求項1に記載のブートストラップ回路。 - 【請求項9】 前記入力セクションは、プリチャージ信
号を受けるためのプリチャージ入力と、第2の制御信号
を受けるための制御入力と、を更に備える請求項8に記
載のブートストラップ回路。 - 【請求項10】 前記入力セクションは、 前記デコードされたアドレスおよび前記プリチャージ信
号を受けるための複数の入力、出力、を有する複数(mu
ltiple)入力の論理ゲートと、 前記複数入力の論理ゲートの前記出力に結合される第1
の入力、前記第2の制御信号を受けるための第2の入
力、前記入力セクションの前記出力に結合される出力、
を有するNORゲートと、 前記VDD電源供給電圧を受けるための第1の電流ノー
ド、前記複数入力の論理ゲートの前記出力へ結合される
第2の電流ノード、前記入力セクションの前記出力へ結
合される制御ノード、を有する第4のトランジスタと、
を備える請求項9に記載のブートストラップ回路。 - 【請求項11】 前記複数入力の論理ゲートは、3本の
デコードされたワード線アドレスを受けるための3本の
非反転入力、前記プリチャージ信号を受けるための反転
入力、出力、を有するANDゲートを備える請求項10
に記載のブートストラップ回路。 - 【請求項12】 前記第4のトランジスタはPチャネル
トランジスタを備える請求項10に記載のブートストラ
ップ回路。 - 【請求項13】 前記入力セクションは、当該ブートス
トラップ回路の前記出力へ結合される第1の電流ノー
ド、グランドへ結合される第2の電流ノード、前記複数
入力の論理ゲートの前記出力へ結合される制御ノード、
を有する第5のトランジスタを更に備える請求項10に
記載のブートストラップ回路。 - 【請求項14】 前記入力セクションは、プリチャージ
信号を受けるためのプリチャージ入力を更に備える請求
項8に記載のブートストラップ回路。 - 【請求項15】 前記入力セクションは、 前記デコードされたワード線アドレスおよび前記プリチ
ャージ信号を受けるための複数の入力、出力、を有する
複数入力の論理ゲートと、 前記複数入力の論理ゲートの前記出力へ結合される入
力、前記入力セクションの前記出力へ結合される出力、
を有するインバータと、 前記VDD電源供給電圧を受けるための第1の電流ノー
ド、前記複数入力の論理ゲートの前記出力へ結合される
第2の電流ノード、前記入力セクションの前記出力へ結
合される制御ノード、を有する第4のトランジスタと、
を備える請求項14に記載のブートストラップ回路。 - 【請求項16】 前記複数入力の論理ゲートは、3本の
デコードされたアドレスを受ける3本の非反転入力、前
記プリチャージ信号を受けるための反転入力、出力、を
有するANDゲートを備える請求項15に記載のブート
ストラップ回路。 - 【請求項17】 前記第4のトランジスタはPチャネル
トMOSランジスタを備える請求項15に記載のブート
ストラップ回路。 - 【請求項18】 前記入力セクションは、当該ブートス
トラップ回路の前記出力に結合される第1の電流ノード
と、グランドへ結合される第2の電流ノードと、前記複
数入力の論理ゲートの前記出力へ結合される制御ノード
と、を更に備える請求項15に記載のブートストラップ
回路。 - 【請求項19】 入力と出力とを有するブートストラッ
プ回路であって、 前記入力へ結合される第1の電流ノード、第2の電流ノ
ード、制御ノードを有する第1のトランジスタと、 VDD[V]へ脈動される(pulsed)信号を受ける第1
の電流ノード、前記出力を形成する第2の電流ノード、
前記第1のトランジスタの前記第2の電流ノードへ結合
される制御ノード、を有する第2のトランジスタと、 前記第1のトランジスタの前記制御ノードへ結合される
VDD[V]より大きい電圧を発生するための手段と、
を備えるブートストラップ回路。 - 【請求項20】 当該ブートストラップ回路の前記出力
へ結合される負荷と、 当該ブートストラップ回路の前記出力が前記負荷から電
気的に分離されるように前記第2のトランジスタを非導
通にするための手段と、を更に備える請求項19に記載
のブートストラップ回路。 - 【請求項21】 VDD[V]より大きい電圧へ前記出
力をブートストラッピングする手段を更に備える請求項
20に記載のブートストラップ回路。 - 【請求項22】 入力、中間ノード、全VDD電圧を負
荷へ出す(deliver)ことが可能な出力と、 前記入力と前記中間ノードとの間に結合される電流経
路、制御ノード、を有する第1のトランジスタと、 前記第1のトランジスタの前記制御ノードへ結合され、
VDDより大きな電圧を一時的に発生するための手段
と、 クロック電圧源と前記出力との間に結合される電流経
路、前記中間ノードへ結合される制御ノード、を有する
第2のトランジスタと、を備えるブートストラップ回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/663032 | 1996-06-07 | ||
US08/663,032 US5999461A (en) | 1996-06-07 | 1996-06-07 | Low voltage bootstrapping circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1092176A true JPH1092176A (ja) | 1998-04-10 |
Family
ID=24660226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9151189A Pending JPH1092176A (ja) | 1996-06-07 | 1997-06-09 | 低電圧ブートストラッピング回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5999461A (ja) |
EP (1) | EP0811980A3 (ja) |
JP (1) | JPH1092176A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507701B1 (ko) * | 2001-12-06 | 2005-08-09 | 주식회사 하이닉스반도체 | 부스트랩 회로 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6072746A (en) * | 1998-08-14 | 2000-06-06 | International Business Machines Corporation | Self-timed address decoder for register file and compare circuit of a multi-port CAM |
US6275425B1 (en) | 2000-11-16 | 2001-08-14 | Ramtron International Corporation | Ferroelectric voltage boost circuits |
US6486816B2 (en) * | 2001-04-03 | 2002-11-26 | Texas Instruments Incorporated | CDAC operation at low supply voltages |
US6430093B1 (en) | 2001-05-24 | 2002-08-06 | Ramtron International Corporation | CMOS boosting circuit utilizing ferroelectric capacitors |
US6535446B2 (en) * | 2001-05-24 | 2003-03-18 | Ramtron International Corporation | Two stage low voltage ferroelectric boost circuit |
US6735145B1 (en) * | 2002-11-04 | 2004-05-11 | International Business Machines Corp. | Method and circuit for optimizing power consumption and performance of driver circuits |
JP4531343B2 (ja) * | 2003-03-26 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 駆動回路 |
US7586333B1 (en) * | 2006-12-21 | 2009-09-08 | Cypress Semiconductor Corporation | High speed, low supply voltage tolerant bootstrapped word line driver with high voltage isolation |
US10374595B1 (en) * | 2018-01-22 | 2019-08-06 | Infineon Technologies Ag | Self-adjustable RF switch cell |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4291393A (en) * | 1980-02-11 | 1981-09-22 | Mostek Corporation | Active refresh circuit for dynamic MOS circuits |
US4397003A (en) * | 1980-06-02 | 1983-08-02 | Mostek Corporation | Dynamic random access memory |
JPS5883431A (ja) * | 1981-11-13 | 1983-05-19 | Toshiba Corp | Mos型転送ゲ−ト回路 |
JPS6145497A (ja) * | 1984-08-10 | 1986-03-05 | Hitachi Ltd | 半導体記憶装置 |
US4618786A (en) * | 1984-08-13 | 1986-10-21 | Thomson Components - Mostek Corporation | Precharge circuit for enhancement mode memory circuits |
US5128563A (en) * | 1990-11-28 | 1992-07-07 | Micron Technology, Inc. | CMOS bootstrapped output driver method and circuit |
US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
JPH06195973A (ja) * | 1992-10-12 | 1994-07-15 | Nec Corp | ダイナミックram |
DE69325809T2 (de) * | 1993-11-24 | 1999-12-09 | Stmicroelectronics S.R.L., Agrate Brianza | Nicht-flüchtige Speicheranordnung mit Mitteln zur Erzeugung negativer Programmierspannungen |
DE19524658C1 (de) * | 1995-07-06 | 1996-10-24 | Siemens Ag | Bootstrapschaltung |
KR100220939B1 (ko) * | 1995-12-29 | 1999-09-15 | 김영환 | 반도체 메모리 장치의 워드라인 구동방법 |
-
1996
- 1996-06-07 US US08/663,032 patent/US5999461A/en not_active Expired - Fee Related
-
1997
- 1997-06-05 EP EP97303887A patent/EP0811980A3/en not_active Withdrawn
- 1997-06-09 JP JP9151189A patent/JPH1092176A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507701B1 (ko) * | 2001-12-06 | 2005-08-09 | 주식회사 하이닉스반도체 | 부스트랩 회로 |
Also Published As
Publication number | Publication date |
---|---|
US5999461A (en) | 1999-12-07 |
EP0811980A3 (en) | 1999-06-09 |
EP0811980A2 (en) | 1997-12-10 |
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