JPH1092176A - 低電圧ブートストラッピング回路 - Google Patents

低電圧ブートストラッピング回路

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JPH1092176A
JPH1092176A JP9151189A JP15118997A JPH1092176A JP H1092176 A JPH1092176 A JP H1092176A JP 9151189 A JP9151189 A JP 9151189A JP 15118997 A JP15118997 A JP 15118997A JP H1092176 A JPH1092176 A JP H1092176A
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JP
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transistor
coupled
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bootstrap circuit
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JP9151189A
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English (en)
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Donald J Verhaeghe
ジェイ． ヴァーヘガー ドナルド
Dennis R Wilson
アール． ウィルソン デニス
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Ramtron International Corp
Original Assignee
Ramtron International Corp
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Abstract

(57)【要約】 【課題】３．３Ｖ以下の電源電圧でも使用でき、ＶＤＤ
電源により活性化され、ＦＲＡＭメモリ回路のワード線
駆動に好適なブートストラップ回路を提供する。 【解決手段】ブートストラップ回路は、第１ＮｃｈＴｒ
を含み、ソース／ドレイン（Ｓ／Ｄと記す）は回路の入
力を形成する。第２ＮｃｈＭＯＳＴｒを含み、Ｓ／Ｄの
一方がクロック信号を受けると共に、Ｓ／Ｄの他方は出
力を形成し、更にＭＯＳＴｒはワード線を駆動する。第
２ＮｃｈＴｒのゲートは第１ＮｃｈＴｒの他方に結合さ
れている。この回路は、第１ＮｃｈＴｒのゲートに結合
されるＶＤＤ電源供給電圧よりも高い電圧を発生する回
路の構成部分を更に含む。キャパシタあるいはキャパシ
タ接続されたＴｒは入力と第１トランジスタゲートとの
間に接続され、第３トランジスタは第１ＮｃｈＴｒのゲ
ートに結合される一のＳ／Ｄを有し、他のＳ／Ｄは制御
信号を受け、ゲートはＶＤＤ電源供給に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般的には集積
回路メモリに関し、特に全ＶＤＤ電位あるいは全ＶＤＤ
電位を越える電圧をワード線負荷に供給するためのブー
トストラップされるワード線のデコーダ回路に関する。
【０００２】
【従来の技術】現存する多くのブートストラッピング回
路があり、一般的には、ＮＭＯＳトランジスタのソース
／ドレインノードの一方がソース／ドレインノードの他
方に全電圧、通常はＶＤＤ電源供給電圧を出す（delive
r）ことができるように、ＮＭＯＳのゲート上の電圧を
上昇する目的のための容量結合を含むことが知られてい
る。いくつかの先行技術のブートストラッピング回路
は、ブートストラッピング動作中に必要な電荷を供給す
るため大きな電荷の蓄積要素に頼っている。このため、
この構成要素は密集したレイアウト配置を必要とする。
これらの回路は、この回路自体がピッチに合わされた回
路の構成要素（circuitry）内で使用されることに向い
ていないし、先行技術のブートストラッピング回路の別
の問題は、これらの回路が低い電源供給電圧の条件、つ
まり３．３ボルト以下の電源供給電圧の下では動作しな
くなるということである。これは、特に使用されるＭＯ
Ｓトランジスタのしきい値ＶTHが、動作の電源供給電圧
ＶＤＤの５０％に等しくなるという状況の場合に現実と
なる。
【０００３】図１に目を向けると、典型的なメモリアー
キテクチャ１０の部分が示されている。メモリアーキテ
キチャ１０は、ＣＮＴＲＬ ＳＩＧと呼ばれる制御信号
をライン１２上に受けると共に、ＥＸＴ ＡＤＤと呼ば
れる外部アドレスバスをバス１４上に受けるためのアド
レスバッファ１６を含む。アドレスバッファ１６は、Ｉ
ＮＴ ＡＤＤと呼ばれる内部アドレス信号をバス１８上
に発生し、アドレスデコーダ２０がこれを受ける。アド
レスデコーダ２０は、ライン２２、２４および２６上に
それぞれＡＩ、ＡＪおよびＡＫと呼ばれるデコードされ
たワード線アドレス信号を発生する。デコードされたワ
ード線アドレス信号は、メモリアレイ４４にあるメモリ
セルのすべての行（row）に一個ずつある複数のワード
線デコーダが受ける。４個の代表的なワード線デコーダ
２８、３０、３２および３４がそれぞれＷＬデコーダ
１、ＷＬデコーダ２、ＷＬデコーダＮ−１およびＷＬデ
コーダＮと呼ばれ、図１に示される。ワード線デコーダ
の出力は、ワード線３６、３８、４０および４２上でそ
れぞれＷＬ１、ＷＬ２、ＷＬＮ−１およびＷＬＮを呼ば
れる。ワード線３６〜４２はメモリアレイ４４へ結合さ
れる。メモリアレイ４４内のメモリセルの行と列は示さ
れていない。ＣＴＬおよびＷＬＣＴＫと呼ばれる２本の
制御信号が、制御およびタンミング論理ブロック４６に
よって発生される。ＣＴＬ信号はライン５０上の制御信
号であり、ＷＬＣＴＬはライン５２上のクロック信号で
ある。
【０００４】図２に目を向けると、典型的な先行技術の
ワード線デコーダ２８のための概略の回路図が示されて
いる。ワード線デコーダ２８はピッチに合うレイアウト
が適しているが、以下に更に述べるようにワード線デコ
ーダ２８には低い電圧での性能に問題がある。３入力否
定論理積ゲート６０が、アドレス信号ＡＩ、ＡＪおよび
ＡＫをノード２２、２４および２６において受ける。否
定論理積ゲート６０の出力は２入力論理和ゲート６２の
一の入力に結合される。否定論理和ゲート６２の他の入
力はノード５０でＣＴＬ制御信号を受ける。否定論理和
ゲート６２の出力は、ライン６４を通してトランジスタ
６６のソース／ドレイン（電流ノード）へ結合される。
ライン６４上の信号はＷＬＥＮと呼ばれる。トランジス
タ６６のゲート（制御ノード）はＶＤＤ電源供給電圧へ
結合される。トランジスタ６６の他のソース／ドレイン
はライン６８を通してトランジスタ７０のゲートに結合
される。ライン６８上の信号はＷＬ’と呼ばれる。トラ
ンジスタ７０のソース／ドレインの一方はノード５２で
ＷＬＣＬＫ信号を受け、トランジスタ７０のソース／ド
レインの他方は、ノード３６でワード線へ結合されるワ
ード線デコーダ２８の出力である。
【０００５】動作において、全ての３個のアドレス信号
はハイであるとき、ワード線が選択される。ワード線が
選択された後しばらくしてＣＴＬ信号が活性化され、ト
ランジスタ６６を非導通にする（isolate）。ＣＴＬ信
号が活性化された後しばらくしてＷＬＣＬＫ信号が活性
化され、ＶＤＤ電源供給電圧よりも高い電圧にＷＬ’電
圧を押し上げて、ＷＬＣＬＫ信号の脈動した全値（full
pulsed value）（ＶＤＤ電源供給電圧、典型的には５
ボルト）が、ノード３６上の出力に現れる。
【０００６】
【発明が解決しようとする課題】一方、５ボルトの電源
供給が用いられるとき、上記の先行技術のワード線デコ
ーダは選択されたワード線に全ＶＤＤ電源供給電圧を供
給するが、電源供給電圧が３．３ボルト以下に下がると
き性能は妥協したものとなる。実際には２．５ボルト程
度と同じ電圧値をあげることができるが、これらの低電
圧では、設計で使用されるトランジスタの基板効果を受
けた（body-affected）しきい値ＶTHが、利用できる電
圧のかなりの部分となる。ＶTHがＶＤＤの５０％程度で
あるとき、ワード線デコーダ２８は動作できなくなる。
トランジスタ６６のゲートがＶＤＤと結合するので、ラ
イン６８上の電圧ＷＬ’はＶＤＤ−ＶTHになり、これは
低電圧の条件の下ではＶTHとほぼ等しくなる。ノード３
６での出力もグランドを越えて（好ましくはＶＤＤボル
トへ）駆動される必要があるので、トランジスタ７０を
導通させる電圧はなく、ワード線デコーダ２８は動作し
なくなる。
【０００７】したがって、望まれていることは、主な信
号通路にＮチャネルトランジスタを有し、またピッチに
合ったレイアウト配置を有するというような上記の先行
技術ワード線デコーダ回路の役立つ特質を維持するが、
３．３ボルト以下の非常に低いＶＤＤ電圧条件において
動作できるワード線デコーダである。
【０００８】したがって、本発明の主な目的は、基板効
果を受けたデバイスのしきい値電圧が動作電圧の５０％
になる状況でもブートストラップ回路が動作可能とする
ことである。
【０００９】更に、本発明の目的は、低ＶＤＤ電源供給
電圧条件においてもブートストラップ回路を動作可能と
することである。
【００１０】
【課題を解決しようとする手段】本発明の利点は、ブー
トストラップ回路は大きな容量性エレメントを必要とせ
ず、故にメモリ回路に対して必要とされるピッチに合っ
たレイアウトを使用できることである。
【００１１】本発明の別の利点は、主な信号経路にＮチ
ャネルトランジスタのみを使用することである。
【００１２】本発明の特徴は、強誘電体ランダムアクセ
スメモリ（以下、ＦＲＡＭ（商標）という）回路での使
用に非常に適しているということである。
【００１３】本発明に従えば、ＦＲＡＭメモリ回路のワ
ード線を駆動する使用に適するブートストラップ回路
は、ＶＤＤ電源供給電圧によって活性化される（energi
ze）。ブートストラップ回路は、ソース／ドレインが回
路の入力を形成する第１のＮチャネルＭＯＳトランジス
タを含む。ソース／ドレインの一方がクロック信号を受
けると共に、ソース／ドレインの他方が出力を形成する
第２のＮチャネルＭＯＳトランジスタを含み、このトラ
ンジスタがワード線を駆動する。第２のトランジスタの
ゲートは、第１のトランジスタのソース／ドレインの他
方へ結合される。本発明のブートストラップ回路は、第
１のトランジスタのゲートに結合するＶＤＤ電源供給電
圧よりも高い電圧を発生する回路の構成部分を更に含
む。キャパシタおよびキャパシタ接続された（capacito
r-connected）トランジスタが第１のトランジスタのゲ
ートと入力との間に結合され、第３のトランジスタは第
１のトランジスタのゲートに結合されるソース／ドレイ
ンの一方を有し、他のソース／ドレインは制御信号を受
け、ゲートはＶＤＤ電源供給に接続される。
【００１４】動作において、出力電圧は２段のステージ
でブートストラップされ、出力ノード上に全ＶＤＤ電圧
を出す（deliver）。第１のトランジスタのゲートがＶ
ＤＤを越える電圧へ押し上げられるためブートストラッ
プ回路は低ＶＤＤ電源供給電圧においても動作し、故に
第２のトランジスタの十分なターンオン電圧がブートス
トラッピングの第２ステージで効果的なものとなる。
【００１５】ワード線デコーダ回路に配置されるとき入
力セクションが追加され、それはデコードされたワード
線アドレスを受けるための複数の（multiple）アドレス
入力と、ブートストラップ回路の入力に結合される出力
を含む。更に、ワード線デコーダの入力セクションはプ
リチャージ信号を受けるためのプリチャージ入力を含
み、そしてある実施例では、第２の制御信号を受けるた
めの制御入力を含む。
【００１６】第１の実施例では、入力セクションは、プ
リチャージ信号およびデコードされたワード線アドレス
を受けるための複数の入力を有する入力論理ゲートと、
その論理ゲートの出力へ結合される第１の入力、第２の
制御信号を受ける第２の入力、およびブートストラップ
回路の入力に結合される出力を有するＮＯＲゲートを含
む。第４のＰチャネルＭＯＳトランジスタはＶＤＤ電源
供給電圧と複数入力の論理ゲートの出力との間に結合さ
れ、そのゲートはブートストラップ回路の入力に結合さ
れる。第５のトランジスタは、非選択ワード線の出力を
固定するために使用されると共に、ブートストラップ回
路の出力とグランドとの間に結合され、加えてゲートは
入力論理ゲートの出力に結合される。
【００１７】第２の実施例では、入力セクションは、デ
コードされたワード線アドレスおよびプリチャージ信号
を受けるための複数の入力と、複数入力の論理ゲートの
出力へ結合される入力およびブートストラップ回路の入
力へ結合される出力を有するインバータとを含む。第４
のＰチャネルＭＯＳトランジスタはＶＤＤ電源供給電圧
と複数入力の論理ゲートの出力との間に結合され、その
ゲートはブートストラップ回路の入力に結合される。第
５のＮチャネルトランジスタは非選択ワード線の出力を
固定するための使用され、ブートストラップ回路の出力
とグランドとの間に結合される共に、そのゲートは入力
論理ゲートの出力に結合される。
【００１８】
【発明の実施の形態】本発明に関する前述の目的、他の
目的、特徴および利点は、添付の図面を参照しながら進
められる本発明の引き続く好ましい実施例の詳細な記述
から容易に明らかになるであろう。
【００１９】図３によれば、本発明に従う典型的なメモ
リアーキテクチャ７２が示される。また、メモリアーキ
テクチャ７２は、ライン１２上に制御信号ＣＮＴＲＬ
ＳＩＧおよびバス１４上の外部アドレス信号ＥＸＴ Ａ
ＤＤを受けるためのアドレスバッファ１６を含む。アド
レスバッファ１６は、バス１８上に内部アドレス信号Ｉ
ＮＴ ＡＤＤを発生し、それをアドレスデコーダ２０が
受ける。アドレスデコーダ２０は、ライン２２、２４お
よび２６上にそれぞれＡＩ、ＡＪおよびＡＫと呼ばれる
デコードされたワード線アドレス信号を発生する。デコ
ードされたワード線アドレス信号は、メモリアレイ４４
内の全てのメモリセルの行（row）に対して各１個ある
複数の（multiple）ワード線デコーダが受ける。本発明
の第１の実施例に従って４本の代表的なワード線デコー
ダ２８Ａ、３０Ａ、３２Ａおよび３４Ａが図３に示さ
れ、それぞれＷＬデコーダ１、ＷＬデコーダ２、ＷＬデ
コーダＮ−１およびＷＬデコーダＮと呼ばれる。ワード
線デコーダの出力は、ワード線３６Ａ、３８Ａ、４０Ａ
および４２Ａ上においてそれぞれＷＬ１、ＷＬ２、ＷＬ
Ｎ−１およびＷＬＮと呼ばれる。ワード線３６Ａ〜４２
Ａはメモリアレイ４４へ結合される。メモリアレイ４４
内のメモリセルの行および列（colunm）が示されていな
いが、ＤＲＡＭあるいはＦＲＡＭメモリセルのいずれで
もよい。ＲＤＰＣＢ、ＣＴＬ１、ＣＴＬ２およびＷＬＣ
ＬＫと呼ばれる４本の制御信号が制御およびタイミング
論理ブロック４６Ａによって発生される。ＲＤＰＣＢ信
号は、ライン４８Ａ上においてプリチャージ信号であ
り、ＣＴＬ１およびＣＴＬ２信号はライン４９Ａおよび
５１Ａ上の制御信号であり、ＷＬＣＬＫ信号はライン５
２Ａ上においてクロック信号である。
【００２０】図４によれば、本発明に従うワード線デコ
ーダ２８Ａの第１の実施例のための回路図が示される。
ワード線デコーダ２８Ａはピッチに合うレイアウトに適
し、低電圧ＶＤＤ条件の下でも動作が保たれる。ワード
線デコーダ２８Ａの重要部分は、ＶＤＤ電源供給電圧を
上まわる電圧を発生するためのトランジスタＭ７のゲー
トへ結合される回路の構成部分だけでなく、トランジス
タＭ７およびＭ８を含むブートストラップ回路である。
ブートストラップ回路およびワード線デコーダ全体の動
作および詳細なタイミングを、特に図５のタイミング図
に関して更に詳しく以下に説明する。トランジスタＭ７
のソース／ドレインの一方が、基本のブートストラップ
回路への入力をノード７６で形成する。ノード７６での
電圧はＷＬＯＮと呼ばれる。トランジスタＭ７のソース
／ドレインの他方は、ノード８０へ結合され、そのノー
ドでの電圧はＷＬＧＡＴＥと呼ばれる。トランジスタＭ
７のゲートはノード７８へ結合され、そのノードはＢＮ
ＯＤＥ電圧を受け、その電圧は一時的にＶＤＤ電源供給
電圧を越える可能性がある。トランジスタＭ８のソース
／ドレインの一方は、クロック信号ＷＬＣＬＫクロック
信号を受けるためにノード５２Ａへ結合される。トラン
ジスタＭ８のソース／ドレインの他方は、（ワード線に
対して）ＷＬと呼ばれ、ワード線デコーダ２８Ａ全体だ
けでなく、基本のブートストラップ回路の両方の出力を
ノード３６Ａで形成する。トランジスタＭ８のゲート
は、トランジスタＭ７のソース／ドレインへノード８０
で結合される。
【００２１】トランジスタＭ９、キャパシタ接続された
トランジスタＭ１０、および制御信号ＣＴＬ２を含むと
共にＶＤＤ電源供給電圧より大きい電圧を発生する回路
の構成部分は、トランジスタＭ７のゲートへ結合され
る。キャパシタ接続されたトランジスタＭ１０のような
キャパシタが、ノード７６（トランジスタＭ７のソース
／ドレイン）とノード７８（トランジスタＭ７のゲー
ト）との間に結合される。図４においては、トランジス
タＭ１０のソース／ドレイン両方は相互に結合され、キ
ャパシタの一方の電極（plate）を形成し、トランジス
タＭ１０のゲートがキャパシタの他方の電極を形成す
る。キャパシタ接続されたトランジスタの他の配置を使
用することができる、つまりあらゆる酸化膜キャパシタ
を使用できる。理想的には、キャパシタ接続されたトラ
ンジスタＭ１０は、低いしきい値を有するキャパシタ接
続されたデプリーション−モードトランジスタであり、
トランジスタのチャネルはノード７６での電圧にかかわ
らず影響を受けないままである。言い換えれば、ノード
７６がＶＤＤ［Ｖ］に上がるときでもキャパシタンスは
相対的に一定に保たれるベキである。トランジスタＭ１
０の大きさは、ノード７８の全キャパシタンスによって
決定される。理想的には、トランジスタＭ１０のキャパ
シタンスのノード７８の（トランジスタＭ１０のキャパ
シタンスを含む）キャパシタンスに対する比は、０．８
以上であるべきである。トランジスタＭ９のソース／ド
レインの一方はノード７８へ結合され、トランジスタＭ
９のソース／ドレインの他方はノード５１Ａにおいて制
御信号ＣＴＬ２を受ける。トランジスタＭ９のゲートは
ＶＤＤ電源供給へ結合される。
【００２２】上記の基本のブートストラップ回路は、更
にプリチャージ信号ＲＤＰＣＢおよび制御信号ＣＴＬ１
を受けるための入力だけでなく、デコードされたワード
線アドレスＡＩ、ＡＪおよびＡＫを受けるための複数の
アドレス入力を含む入力セクションを含む。入力セクシ
ョンの出力は、ブートストラップ回路の入力へノード７
６において結合される。入力セクションおよびブートス
トラップ回路は共に図４に示されるワード線デコーダの
完全な回路を形成する。
【００２３】ワード線デコーダ２８Ａのための入力セク
ションは、トランジスタＭ１、Ｍ２、Ｍ３およびＭ４を
含む複数入力の論理ゲートを含む。トランジスタＭ１
は、ＰチャネルＭＯＳトランジスタであり、トランジス
タＭ２〜Ｍ４はＮチャネルＭＯＳトランジスタである。
トランジスタＭ１〜Ｍ４は、カスコード（cascode）方
式で結合され、変更された３入力ＮＡＮＤゲートを形成
する。トランジスタＭ１〜Ｍ４のゲートは変更されたＮ
ＡＮＤゲートの入力を形成し、トランジスタＭ１のゲー
トはＲＤＰＣＢ信号を受け、トランジスタＭ２〜Ｍ４の
ゲートはＡＩ、ＡＪおよびＡＫ信号を受ける。ＮＯＲゲ
ートＭ６は、複数入力の論理ゲートの出力へノード７４
で結合される第１の入力、制御信号ＣＴＬ１を受ける第
２の入力およびノード７６へ結合される出力を有する。
トランジスタＭ５はＰチャネルトランジスタであり、こ
のトランジスタはＶＤＤ電源供給へ結合されるソース／
ドレインの一方とノード７４へ結合されるソース／ドレ
インの他方を有する。トランジスタＭ５のゲートはノー
ド７６へ結合され、そのノードはワード線デコーダ２８
Ａの入力セクションの出力である。最後に、追加の固定
用トランジスタＭ１１は、非選択ワード線の場合に出力
ノード３６Ａをグランドへ固定するために使用される。
トランジスタＭ１１は、ブートストラップ回路／ワード
線デコーダ２８Ａの出力へノード３６Ａで結合されるソ
ース／ドレインの一方と、グランドへ結合されるソース
／ドレインの他方と、ノード７４へ結合されるゲートを
有する。
【００２４】図４に示されるワード線デコード回路２８
Ａは、主な信号経路にＰチャネルデバイスを使用するこ
となく信号をＶＤＤへ駆動する（この場合はＷＬがワー
ド線３６Ａを駆動する）。回路における低電源供給条件
が、基板効果を受けたＮチャネルデバイスのＶTHがＶＤ
Ｄの大まかに５０％であるというようなものでさえも、
全ＶＤＤ電源供給電圧へ負荷を駆動する能力はそのまま
である。これらの条件の下でＶＤＤにある信号を生成す
るために、ブートストラッピングに２つ段階を採用し
た。ブートストラッピングのこれらの２段階を達成する
ためのタイミングが図５のタイミング図を参照して下に
記述される。
【００２５】図５を参照して、ｔ１以前の初期時間で、
以下の信号、Ａ１（ＡＩ、ＡＪおよびＡＫの論理ＡＮ
Ｄ）と、ＲＤＰＣＢと、ＷＬＯＮと、ＷＬＧＡＴＥ、Ｗ
ＬＣＬＫ、ＷＬおよびＣＴＬ１とがロウ（low）であ
る。時間ｔ１の前では、以下の信号ＣＥＢ（「チップエ
ネイブルバー」であり、図３のライン１２で示されたＣ
ＮＴＲＬ ＳＩＧの一部である）と、ＮＯＵＴと、ＣＬ
Ｔ２とがハイ（high）である。ＢＮＯＤＥ信号は、典型
的にはＶＤＤとグランドである論理レベル１と０との間
の電圧にある。ＢＮＯＤＥ信号に対する予定された電圧
は、ＶＤＤ−ＶTHに等しい。時間ｔ１において、ワード
線を全ＶＤＤ電圧へ駆動するサイクルがＣＥＢをロウに
駆動することによって始まる。時間ｔ２において、ＲＤ
ＰＣＢ信号はハイに駆動され、ＮＯＵＴがＡ１に応答す
ることを可能とする。時間ｔ３において、デコードされ
たアドレスＡＩ、ＡＪおよびＡＫの全てがハイである
（したがって、Ａ１はハイである）。ＮＯＵＴ信号はロ
ウに駆動され、ＷＬＯＮをＶＤＤに駆動する。トランジ
スタＭ９が非導通になると、キャパシタ接続されたデバ
イスＭ１０のソース／ドレインとゲートとのカップリン
グによって、ＢＮＯＤＥは結合してＶＤＤ電源供給電圧
より高い電圧にまで持ち上げられる。ＢＮＯＤＥがトラ
ンジスタＭ７のゲートを駆動するので、（ＢＮＯＤＥが
少なくともＶＤＤ＋ＶTHに等しい限り）ＷＬＧＡＴＥ信
号が上昇しＷＬＯＮ信号レベルに等しくなる。ＶＤＤに
あるＷＬＧＡＴＥの状態で、ブートストラッピングの次
の段階が行われるようにトランジスタＭ７を非導通にす
ると共に、分離するために、時間ｔ４以前のある時間
に、ＣＴＬ２がロウにされ、ノード７８（ＢＮＯＤＥ）
の電荷を抜き取る。時間ｔ４において、ＢＮＯＤＥ信号
が（グランド電位ではない）以前のロウ値へ戻るのをみ
ることができる。トランジスタＭ７が分離される電圧
（ＶＤＤ＋ＶTHよりも低い電圧）へＢＮＯＤＥが戻るほ
ど十分長くＣＴＬ２をロウにすることに注目することは
重要である。時間ｔ４の後すぐにある時間でＣＴＬ２信
号がハイに戻るのを見ることができる。
【００２６】トランジスタＭ７が分離されると（ＷＬＯ
ＮおよびＷＬＧＡＴＥがハイであり、ＢＮＯＤＥがＶＤ
Ｄ＋ＶTHより低く）、時間ｔ５においてＷＬＣＬＫ信号
がハイにされる。ＷＬＣＬＫ信号は、電荷をノード８０
（ＷＬＧＡＴＥ）へ結合させ、ＷＬＧＡＴＥをＶＤＤを
越えて押し上げる。ＷＬＧＡＴＥがＶＤＤ＋ＶTHより大
きい値に押し上げられるので、トランジスタＭ８はＷＬ
信号を全ＶＤＤ値へ駆動する。
【００２７】ある状況では、ワード線が更にＶＤＤ電源
供給電圧を越えるレベルへ押し上げられることが望まし
い。例えば、ＦＲＡＭメモリでは、ワード線はＶＤＤ電
圧を越えて押し上げられ、メモリセル内の強誘電体キャ
パシタへ全ＶＤＤ電圧を加えるためにメモリセル内のア
クセストランジスタのしきい値による電圧低下に打ち勝
つことが望ましい。ワード線を更に押し上げるようにす
るならば、別の制御信号ＣＴＬ１が必要とされる。時間
ｔ６において、追加のブートストラッピングが必要とさ
れる前に、制御信号ＣＴＬ１がハイに駆動され、ＷＬＯ
Ｎをロウにする。ＢＮＯＤＥがＶＤＤ−ＶTHであるの
で、デバイスＭ７が導通し、ノード８０においてＷＬＧ
ＡＴＥの電荷を離して引き戻す。これによって、ワード
線がＶＤＤを越えて自由に押し上げれるようにデバイス
Ｍ８を分離される。一旦、デバイスＭ８が十分に分離さ
れると、デバイスＭ５がデバイスＭ２〜Ｍ４と長い間競
合しないように時間ｔ７においてＣＴＬ１がロウに戻さ
れる。言い換えれば、ＷＬＯＮがロウになり、ＡＩ、Ａ
ＪおよびＡＫがハイであるとき、ＶＤＤからグランドへ
の電流経路が形成される。この電流経路があると、余分
な電源消費が生じるのでその期間は最小に保たれるべき
である。選択された実施例では、意図的に、トランジス
タＭ５はトランジスタＭ２〜Ｍ４のサイズに相対して非
常に小さいサイズにされる。このようにすると、トラン
ジスタＭ５およびＭ２〜Ｍ４を通して流れる電流が最小
に保たれ、ＮＯＵＴ信号の低レベルがｔ６とｔ７の間の
期間中にトランジスタＭ１１のＶTHに近づくことがない
ように保たれる。同様に、ＣＴＬ１信号パルスが最小に
保たれる。
【００２８】一旦、ワード線が全ＶＤＤ電圧へ駆動さ
れ、更にＶＤＤを越えてブートストラップされると、も
し望まれるならば、初期条件が次のサイクルを見越して
回復される。時間ｔ８では、ＣＥＢ信号がハイに回復さ
れる。時間ｔ９では、ＷＬＣＬＫがロウに駆動され、ワ
ード線信号ＷＬをロウ値へ戻す。時間ｔ１０において
は、デコードされたワード線アドレス信号（Ａ１）が除
かれる。時間ｔ１１では、ＲＤＰＣＢ信号がロウに駆動
され、ＷＬＯＮおよびＷＬＧＡＴＥをロウに戻すと共
に、ＮＯＵＴを初期のハイ条件へ戻す。ＢＮＯＤＥ信号
が初期のＶＤＤ−ＶTHであるロウレベルへ戻る。
【００２９】時間ｔ３においてＷＬＯＮが上昇するとき
チャネルが消失しないように、キャパシタ接続されたト
ランジスタＭ１０に対してデプリーションモードデバイ
スを使用することが望まれる。しかしながら、常に導通
しているようにＭ１０のしきい値電圧ＶTHが非常に低く
（−１．０［Ｖ］と０．２［Ｖ］との間に）保たれる限
り、エンハンスメントあるいはネガティブモードデバイ
スを使用できる。故に、低いしきい値電圧にすると、効
率的なブートストラッピングのためによいソース／ドレ
インとゲートとのカップリングが確実になる。標準的な
エンハンスメントトランジスタをＭ１０に使用すること
もできる。低い電圧での性能はわずかに妥協されるが、
まだ図２に示されるワード線デコーダ回路の性能をきっ
と越えるでしょう。上で注意したように、デバイスＭ１
０のためにキャパシタ接続されたトランジスタの代わり
に酸化膜キャパシタを使用できる。強誘電体プロセスが
使用されるならば、デバイスＭ１０のために強誘電体キ
ャパシタも使用できる。
【００３０】ワード線３６Ａ〜４２Ａを更にブートスト
ラッピングする技法は、図６に見られる。メモリアレイ
４４は図６に更に詳細に示され、各々のワード線へ結合
されたメモリセル８４を見ることができる。各々のワー
ド線へ結合される８個のメモリセル８４が示されるが、
あらゆる数でも使用できる。メモリセル８４はＤＲＡＭ
あるいはＦＲＡＭのいずれか、またはあらゆる他の型の
メモリセルでもよい。更に、単一のキャパシタ接続され
たトランジスタが、ワード線の各々に結合されている。
キャパシタ接続されたトランジスタ８６がワード線３６
Ａへ、トランジスタ８８がワード線３８Ａへ、トランジ
スタ９０がワード線４０Ａへ、トランジスタ９２がワー
ド線４２Ａへ結合される。図６にあるキャパシタ接続さ
れたトランジスタ８６〜９２は全ＶTHのしきい値を有す
る標準のエンハンスメントＭＯＳトランジスタであり、
結果として非選択のワード線では非導通であり、ブース
トドライブ（Ｂｏｏｓｔ Ｄｒｉｖｅ）信号線８２への
容量性負荷が存在しない。
【００３１】図５において、時間ｔ６の後のある時間
で、ブーストドライブ信号が図６のライン８２上に現れ
（assert）、これによってブーストドライブ信号と選択
されたワード線との間に容量性結合が引き起こされる。
このような方法で、選択されたワード線の全ＶＤＤ電圧
は、電源電圧を越える電圧へ更に押し上げられる。
【００３２】追加のブートストラッピングの回路の構成
部分をワード線上に配置しないならば、トランジスタＭ
７を分離する必要がなく、ＣＴＬ１信号は除くことがで
きる。図７〜図９を参照する以下の記載は、本発明のワ
ード線ドライバの回路の構成部分およびタイミングを単
純化するために取ることができる範囲を列挙する。
【００３３】図７を参照して、メモリアーキテキチャ９
４が示され、制御およびタイミング論理ブロック４６Ｂ
がライン４８Ｂ上にＲＤＰＣＢ信号、ライン５１Ｂ上に
ＣＴＬ２信号、ライン５２Ｂ上にＷＬＣＬＫ、のみを発
生させる。ワード線デコーダについては以下に詳細に説
明するが、これは、それぞれワード線３６Ｂ、３８Ｂ、
４０Ｂおよび４２Ｂを駆動するものに対して２８Ｂ、３
０Ｂ、３２Ｂおよび３４Ｂと命名される。メモリアレイ
４４、アドレスバッファブロック１６、アドレスデコー
ダ２０には変更はない。
【００３４】図８を参照して、ブートストラップ回路の
重要な回路の構成部分は図４に示されるように、つまり
トランジスタＭ７〜Ｍ１０、ノード７６〜８０および制
御信号ＣＴＬ２はそのままである。重要なブートストラ
ップ回路の入力はノード７６のままであり、出力はノー
ド３６Ｂのままであり、これは駆動されるワード線であ
る。しかしながら、入力セクションは制御信号ＣＴＬ１
を除くために変更された。図８に示されるワード線デコ
ーダ２８Ｂの入力セクションは、入力２２〜２６でデコ
ードされたワード線アドレスＡＩ、ＡＪおよびＡＫとノ
ード４８Ｂでプリチャージ信号ＲＤＰＣＢとを受けるた
めの３入力を有する複数入力の論理ゲートＭ１〜Ｍ４を
含む。インバータＭ６は、ノード７４で複数入力論理ゲ
ートの出力へ結合される入力と、ノード７６へ結合され
る出力とを有する。トランジスタＭ５であるＰチャネル
トランジスタは、前のように、ノード７４、７６および
ＶＤＤ電源供給の間に結合されている。非選択のワード
線グランドに固定するために、トランジスタＭ１１は、
前のように、ノード７４、３６Ｂおよびグランドに結合
される。
【００３５】図９のタイミング図では、制御信号ＣＴＬ
１は除かれている。ＷＬＧＡＴＥ信号が、ＷＬワード線
信号のハイレベルの全持続時間の期間、ＶＤＤ電源供給
電圧を越える電圧レベルへ遷移するということに注目す
べきである。残りのノード電圧の初期条件は図５に示さ
れるものと同じである。
【００３６】図６に示されるブートストラッピング回路
の構成部分は、図８に示されるワード線デコーダと共に
使用されることが推奨されない。更に、ワード線のブー
トストラッピングが必要とされるならば、ノード５２Ｂ
上のＷＬＣＬＫ信号を変更できる。ＷＬＣＬＫ信号、結
果としてＷＬ信号をＶＤＤ電圧を越えて駆動できるよう
に、別個の電源供給、あるいはＶＤＤ電源供給電圧より
も大きいチャージポンプされた電圧が必要とされるであ
ろう。
【００３７】本発明の選ばれた実施例において本発明の
原理を例示し、記載したけれども、このような原理から
離れることなく配列および細部において本発明が変更で
きるということが当業者によって理解される。例えば、
別の応用に対しては求められるように、図５および図９
に示される正確なタイミングおよび電圧レベルを変更で
きる。ブートストラップ回路の重要な部分は、ここで教
えらるようにワード線負荷以外の負荷を駆動する他の入
力あるいは出力回路の構成部分によって囲まれているこ
ともある。適当な電圧バイアスを変化させて、Ｐチャネ
ルデバイスはＮチャネルデバイスに代わって、またはそ
の逆に使用できるように、トランジスタデバイスの極性
を反転してもよい。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よって、主な信号通路にＮチャネルトランジスタを有
し、またピッチに合ったレイアウト配置を有するという
ワード線デコーダ回路の役立つ特質を維持しつつ、３．
３ボルト以下の非常に低いＶＤＤ電圧条件において動作
できるワード線デコーダを得ることができる。
【図面の簡単な説明】
【図１】図１は、ワード線デコーダ、メモリアレイおよ
び補助（supporting）回路ブロックを示すメモリアーキ
テクチャの部分のブロック図である。
【図２】図２は、先行技術のワード線デコーダ回路の回
路図である。
【図３】図３は、本発明に従うワード線デコーダ、メモ
リアレイおよび補助回路ブロックを示すメモリアーキテ
クチャの部分のブロック図である。
【図４】図４は、本発明の一実施例に従うブートストラ
ップ回路を含む図３のブロック形式に示されたワード線
デコーダの回路図である。
【図５】図５は、図４に示されるワード線デコーダ回路
に関連するタイミング図である。
【図６】図６は、図４のワード線デコーダ回路の使用に
適し、選択が随意である（optional）追加のワード線押
し上げ回路の回路図である。
【図７】図７は、本発明に従うワード線デコーダ、メモ
リアレイおよび補助回路ブロックを示すメモリアーキテ
クチャの部分のブロック図である。
【図８】図８は、本発明の別の実施例に従うブートスト
ラップ回路を含む図３のブロック形式で図７に示される
ワード線デコーダの回路図である。
【図９】図９は、図８に示されるワード線デコーダに関
連するタイミング図である。
【符号の説明】
１２、１４…ライン、１６…アドレスバッファ、１８…
バス、２０…アドレスデコーダ、２２、２４、２６…ラ
イン、２８Ａ、３０Ａ、３２Ａ、３４Ａ…ワード線デコ
ーダ、２８Ｂ、３０Ｂ、３２Ｂ、３４Ｂ…ワード線デコ
ーダ、３６Ａ、３８Ａ、４０Ａ、４２Ａ…ワード線、３
６Ｂ、３８Ｂ、４０Ｂ、４２Ｂ…ワード線、４４…メモ
リアレイ、４６Ａ…制御タイミング論理ブロック、４６
Ｂ…タイミング論理ブロック、４８Ａ、４９Ａ、５１
Ａ、５２Ａ…ライン、４８Ｂ、５１Ｂ、５２Ｂ…ライ
ン、７２…メモリアーキテクチャ、７４、７６、７８、
８０…ノード、８２…ライン、８４…メモリセル、８
６、８８、９０、９２…トランジスタ、９４…メモリア
ーキテキチャ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス アール． ウィルソン アメリカ合衆国， コロラド州， コロラ ド スプリングス， ヴァルクリー ウェ イ 3830

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 入力と出力とを有し、ＶＤＤ電源供給電
    圧によって活性化される（energize）ブートストラップ
    回路であって、 前記入力へ結合される第１の電流ノード、第２の電流ノ
    ード、制御ノード、を有する第１のトランジスタと、 クロック信号を受ける第１の電流ノード、前記出力を形
    成する第２の電流ノード、前記第１のトランジスタの前
    記第２の電流ノードに結合する制御ノード、を有する第
    ２のトランジスタと、 前記第１のトランジスタの前記制御ノードと結合され、
    前記ＶＤＤ電源供給電圧よりも大きな電圧を発生する発
    生手段と、を備えるブートストラップ回路。
  2. 【請求項２】 当該ブートストラップ回路の前記出力に
    結合される負荷と、 当該ブートストラップ回路の前記出力が前記負荷から電
    気的に分離されるように前記第２のトランジスタを非導
    通にするための手段と、を更に備える請求項１に記載の
    ブートストラップ回路。
  3. 【請求項３】 前記負荷は、複数のメモリセルへ結合さ
    れるワード線を備える、請求項２に記載のブートストラ
    ップ回路。
  4. 【請求項４】 前記発生手段は、 前記入力と前記第１のトランジスタの前記制御ノードと
    の間に結合されるキャパシタと、 前記第１のトランジスタの前記制御ノードへ結合される
    第１の電流ノード、第１の制御信号を受けるための第２
    の電流ノード、前記ＶＤＤ電源供給電圧を受けるための
    制御ノード、を有する第３のトランジスタと、を備える
    請求項１に記載のブートストラップ回路。
  5. 【請求項５】 前記キャパシタはキャパシタンス値Ｃ１
    を有し、前記第１のトランジスタの前記制御ノードに関
    連づけられる全キャパシタンスがＣ２であり、Ｃ２へ対
    するＣ１の比が０．８以上である、請求項４に記載のブ
    ートストラップ回路。
  6. 【請求項６】 前記キャパシタは、キャパシタ接続され
    たＭＯＳトランジスタである請求項４に記載のブートス
    トラップ回路。
  7. 【請求項７】 前記キャパシタは、低いしきい値電圧を
    有するＭＯＳディプリーションモードのキャパシタ接続
    されたトランジスタであって、これによってこのトラン
    ジスタのチャネルは当該ブートストラップ回路の前記入
    力における電圧にかかわらず影響を受けない（intact）
    状態である、請求項４に記載のブートストラップ回路。
  8. 【請求項８】 デコードされたアドレスを受けるための
    複数のアドレス入力と、当該ブートストラップ回路の入
    力に結合する出力と、を有する入力セクションを更に備
    える請求項１に記載のブートストラップ回路。
  9. 【請求項９】 前記入力セクションは、プリチャージ信
    号を受けるためのプリチャージ入力と、第２の制御信号
    を受けるための制御入力と、を更に備える請求項８に記
    載のブートストラップ回路。
  10. 【請求項１０】 前記入力セクションは、 前記デコードされたアドレスおよび前記プリチャージ信
    号を受けるための複数の入力、出力、を有する複数（mu
    ltiple）入力の論理ゲートと、 前記複数入力の論理ゲートの前記出力に結合される第１
    の入力、前記第２の制御信号を受けるための第２の入
    力、前記入力セクションの前記出力に結合される出力、
    を有するＮＯＲゲートと、 前記ＶＤＤ電源供給電圧を受けるための第１の電流ノー
    ド、前記複数入力の論理ゲートの前記出力へ結合される
    第２の電流ノード、前記入力セクションの前記出力へ結
    合される制御ノード、を有する第４のトランジスタと、
    を備える請求項９に記載のブートストラップ回路。
  11. 【請求項１１】 前記複数入力の論理ゲートは、３本の
    デコードされたワード線アドレスを受けるための３本の
    非反転入力、前記プリチャージ信号を受けるための反転
    入力、出力、を有するＡＮＤゲートを備える請求項１０
    に記載のブートストラップ回路。
  12. 【請求項１２】 前記第４のトランジスタはＰチャネル
    トランジスタを備える請求項１０に記載のブートストラ
    ップ回路。
  13. 【請求項１３】 前記入力セクションは、当該ブートス
    トラップ回路の前記出力へ結合される第１の電流ノー
    ド、グランドへ結合される第２の電流ノード、前記複数
    入力の論理ゲートの前記出力へ結合される制御ノード、
    を有する第５のトランジスタを更に備える請求項１０に
    記載のブートストラップ回路。
  14. 【請求項１４】 前記入力セクションは、プリチャージ
    信号を受けるためのプリチャージ入力を更に備える請求
    項８に記載のブートストラップ回路。
  15. 【請求項１５】 前記入力セクションは、 前記デコードされたワード線アドレスおよび前記プリチ
    ャージ信号を受けるための複数の入力、出力、を有する
    複数入力の論理ゲートと、 前記複数入力の論理ゲートの前記出力へ結合される入
    力、前記入力セクションの前記出力へ結合される出力、
    を有するインバータと、 前記ＶＤＤ電源供給電圧を受けるための第１の電流ノー
    ド、前記複数入力の論理ゲートの前記出力へ結合される
    第２の電流ノード、前記入力セクションの前記出力へ結
    合される制御ノード、を有する第４のトランジスタと、
    を備える請求項１４に記載のブートストラップ回路。
  16. 【請求項１６】 前記複数入力の論理ゲートは、３本の
    デコードされたアドレスを受ける３本の非反転入力、前
    記プリチャージ信号を受けるための反転入力、出力、を
    有するＡＮＤゲートを備える請求項１５に記載のブート
    ストラップ回路。
  17. 【請求項１７】 前記第４のトランジスタはＰチャネル
    トＭＯＳランジスタを備える請求項１５に記載のブート
    ストラップ回路。
  18. 【請求項１８】 前記入力セクションは、当該ブートス
    トラップ回路の前記出力に結合される第１の電流ノード
    と、グランドへ結合される第２の電流ノードと、前記複
    数入力の論理ゲートの前記出力へ結合される制御ノード
    と、を更に備える請求項１５に記載のブートストラップ
    回路。
  19. 【請求項１９】 入力と出力とを有するブートストラッ
    プ回路であって、 前記入力へ結合される第１の電流ノード、第２の電流ノ
    ード、制御ノードを有する第１のトランジスタと、 ＶＤＤ［Ｖ］へ脈動される（pulsed）信号を受ける第１
    の電流ノード、前記出力を形成する第２の電流ノード、
    前記第１のトランジスタの前記第２の電流ノードへ結合
    される制御ノード、を有する第２のトランジスタと、 前記第１のトランジスタの前記制御ノードへ結合される
    ＶＤＤ［Ｖ］より大きい電圧を発生するための手段と、
    を備えるブートストラップ回路。
  20. 【請求項２０】 当該ブートストラップ回路の前記出力
    へ結合される負荷と、 当該ブートストラップ回路の前記出力が前記負荷から電
    気的に分離されるように前記第２のトランジスタを非導
    通にするための手段と、を更に備える請求項１９に記載
    のブートストラップ回路。
  21. 【請求項２１】 ＶＤＤ［Ｖ］より大きい電圧へ前記出
    力をブートストラッピングする手段を更に備える請求項
    ２０に記載のブートストラップ回路。
  22. 【請求項２２】 入力、中間ノード、全ＶＤＤ電圧を負
    荷へ出す（deliver）ことが可能な出力と、 前記入力と前記中間ノードとの間に結合される電流経
    路、制御ノード、を有する第１のトランジスタと、 前記第１のトランジスタの前記制御ノードへ結合され、
    ＶＤＤより大きな電圧を一時的に発生するための手段
    と、 クロック電圧源と前記出力との間に結合される電流経
    路、前記中間ノードへ結合される制御ノード、を有する
    第２のトランジスタと、を備えるブートストラップ回
    路。
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