KR100507272B1

KR100507272B1 - 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로

Info

Publication number: KR100507272B1
Application number: KR10-1999-0064597A
Authority: KR
Inventors: 윤상호; 정진영; 김용일
Original assignee: 비오이 하이디스 테크놀로지 주식회사
Priority date: 1999-12-29
Filing date: 1999-12-29
Publication date: 2005-08-10
Also published as: US6718478B2; US20010007135A1; KR20010064407A

Abstract

본 발명에 의한 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로는, 데이타 인에이블신호 및 리셋 신호를 입력으로 하여 메인클럭신호의 상승 구간에서 상기 데이타 인에이블 신호의 상승 에지를 추출하고 하강 구간에서 상기 데이타 인에이블 신호를 래치시키는 제1 래치 수단과, 상기 제1 래치 수단의 출력 신호의 반전 신호와 상기 데이타 인에이블 신호를 입력으로 하여 상기 데이타 인에이블 신호의 상승 에지를 추출하여 1 클럭에 해당하는 펄스를 발생시키는 논리 게이트 수단과, 상기 논리 게이트 수단의 출력 신호 및 상기 리셋 신호를 입력하여 상기 메인클럭신호의 상승 구간에서 상기 논리 게이트 수단의 출력 신호를 스타트 펄스신호로 출력하고 상기 메인클럭신호의 하강 구간에서 상기 논리 게이트 수단의 출력 신호를 래치시키는 제2 래치 수단을 포함하여 이루어진 것을 특징으로 한다.

Description

박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로{CIRCUIT OF GENERATION START PULSE SIGNAL IN TFT-LCD}

본 발명은 박막 트랜지스터 액정표시(TFT-LCD) 장치의 스타트(start) 펄스신호 발생 회로에 관한 것으로, 보다 상세하게는 래이아웃 면적을 크게 줄이고 셋업(setup) 및 홀드(hold) 바이얼레이션(violation) 발생을 억제시킨 TFT-LCD의 스타트 펄스신호 발생 회로에 관한 것이다.

일반적으로, 액티브 액정표시 장치중 하나인 TFT-LCD 장치는 박형, 저중량 및 저소비 전력등의 장점등으로 인하여 노트북 PC 등 휴대용 디스플레이 소자에 널리 이용되고 있으며, 최근에는 자동차 운행 및 모니터 등의 A/V용으로도 사용도가 확대되고 있다.

TFT-LCD의 스타트 펄스신호 발생 회로는 TFT-LCD 타이밍 제어기에서 소스 드라이버 IC의 동작을 제어하는 제어 신호중 데이타 래치(data latch)의 스타트 펄스신호(STH)를 발생하는 회로이다. 그러면, 첨부 도면을 참조하여 종래의 스타트 펄스신호 발생 회로의 구성 및 문제점에 대해 설명한다.

종래의 스타트 펄스신호 발생 회로는 도 1에 도시한 바와 같이, 연산증폭부(10)와, 메인 클럭 신호(MCLK)를 카운터하는 5비트 카운터 회로부(11∼15)와, 이 카운터 회로부(11∼15)의 출력 신호를 디코딩하는 디코딩 회로부(NA1∼NA2 및 16)로 구성된다.

상기 5비트 카운터 회로부(11∼15)는 5개의 동기식 RS 플립플럽으로 구성되며, 각각의 동기식 RS 플립플럽은 데이타 인에이블 신호(Data Enable ; DE) 및 리셋 신호(Reset)를 AND 논리연산하는 AND 게이트(AND1)의 출력 신호를 리셋 신호로 받아들인다. 그리고, 상기 동기식 RS 플립플럽(11∼15)은 메인클럭신호(MCLK)를 클럭 신호로 입력하여 클럭의 상승구간에서 출력 신호를 변화시킨다.

상기 연산증폭부(10)로 부터의 입력 S와 리셋 R 입력은 클럭펄스가 발생했을 때 플립플럽의 상태를 정해 주는 제어입력이며, 클럭 입력은 S 입력이나 R 입력에 따라서 플립플럽의 상태변화를 일으키는 트리거 입력이다.

그리고, 상기 디코딩 회로부(NA1∼NA2, 16)는 전단에 구성된 4개의 플립플럽(11∼14)의 출력 신호를 입력으로 하여 NAND 논리연산한 신호를 출력하는 제1 NAND 게이트(NA1)와, 상기 제1 NAND 게이트(NA1)의 출력 신호 및 마지막 남은 1개의 플립플럽(15)의 출력 신호를 입력으로 하여 NAND 논리연산하는 NAND 게이트(NA2)와, 상기 제1 및 제2 NAND 게이트(NA1, NA2)의 출력 신호를 제어입력으로 하고 상기 리셋 신호를 다른 제어입력으로 하며, 상기 메인클럭신호(MCLK)를 트리거 입력으로 하는 플립플럽(16)으로 구성된다.

상기 구성을 갖는 종래의 스타트 펄스신호 발생 회로는 데이타 인에이블 신호(DE)에 의해 입력된 메인클럭신호(MCLK)를 5비트 카운터하도록 한다.

그런데, 이와 같이 구성된 종래의 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로에 있어서는, 스타트 펄스 신호를 발생시키기 위해서 도 1에 도시한 바와 같이, 메인클럭신호(MCLK)를 입력하여 카운터하는 5비트 카운터 회로부와 이 카운터 회로부의 출력을 디코딩하는 디코더 회로부 등의 많은 게이트 소자들을 사용하여 칩 면적을 많이 차지하게 되는 문제점이 있었다. 또한, 이로 인해 셋업(setup) 및 홀드(hold) 바이얼레이션(violation)이 발생할 가능성이 컸다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 기존의 복잡한 카운터 회로 대신에 데이타 인에이블 신호의 상승 에지를 검출하는 간단한 회로를 사용하여 스타트 펄스신호(start pulse ; 이하 'STH'라 칭함)를 발생하도록 함으로써 래이아웃 면적을 크게 줄이고 셋업 및 홀드 바이얼레이션 발생을 억제시킨 TFT-LCD의 스타트 펄스신호 발생 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로는,

데이타 인에이블신호 및 리셋 신호를 입력으로 하여 메인클럭신호의 상승 구간에서 상기 데이타 인에이블 신호의 상승 에지를 추출하고 하강 구간에서 상기 데이타 인에이블 신호를 래치시키는 제1 래치 수단과,

상기 제1 래치 수단의 출력 신호의 반전 신호와 상기 데이타 인에이블 신호를 입력으로 하여 상기 데이타 인에이블 신호의 상승 에지를 추출하여 1 클럭에 해당하는 펄스를 발생시키는 논리 게이트 수단과,

상기 논리 게이트 수단의 출력 신호 및 상기 리셋 신호를 입력하여 상기 메인클럭신호의 상승 구간에서 상기 논리 게이트 수단의 출력 신호를 스타트 펄스신호로 출력하고 상기 메인클럭신호의 하강 구간에서 상기 논리 게이트 수단의 출력 신호를 래치시키는 제2 래치 수단을 포함하여 이루어진 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 제1 래치 수단은 RS 플립플럽인 것을 특징으로 한다.

그리고, 상기 논리 게이트 수단은 AND 게이트인 것을 특징으로 한다.

또한, 상기 제2 래치 수단은 D 플립플럽인 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의한 스타트 펄스신호 발생 회로도로서, 데이타 인에이블신호(DE)를 제1 제어 신호(S)로 입력하고 리셋 신호(Reset)를 제2 제어 신호(R)로 입력하며 메인클럭신호(MCLK)를 트리거 입력하는 RS 플립플럽 회로부(20)와, 상기 RS 플립플럽부(20)의 출력 신호의 반전 신호와 상기 데이타 인에이블 신호(DE)를 입력으로 하는 AND 게이트(AND2)와, 상기 AND 게이트(AND2)의 출력 신호를 제1 제어 신호(S)로 입력하고 상기 리셋 신호(Reset)를 제2 제어 신호(R)로 입력하며 상기 메인클럭신호(MCLK)를 트리거 입력하여 스타트 펄스신호(STH)를 출력하는 D 플립플럽 회로부(30)로 구성된다.

상기 RS 플립플럽 회로부(20)는 데이타 인에이블신호(DE) 및 리셋 신호(Reset)를 입력으로 하여 메인클럭신호(MCLK)의 상승 구간에서 상기 데이타 인에이블 신호(DE)의 상승 에지를 추출하고 하강 구간에서 상기 데이타 인에이블 신호(DE)를 래치시킨다.

상기 AND 게이트부(AND2)는 상기 RS 플립플럽 회로부(20)의 출력 신호의 반전 신호와 상기 데이타 인에이블 신호(DE)를 입력으로 하여 상기 데이타 인에이블 신호(DE)의 상승 에지를 추출하여 1 클럭에 해당하는 펄스를 발생시킨다.

그리고, 상기 D 플립플럽 회로부(30)는 상기 AND 게이트부(AND2)의 출력 신호 및 상기 리셋 신호(Reset)를 입력하여 상기 메인클럭신호(MCLK)의 상승 구간에서 상기 AND 게이트부(AND2)의 출력 신호를 스타트 펄스신호(STH)로 출력하고 상기 메인클럭신호(MCLK)의 하강 구간에서 상기 AND 게이트부(AND2)의 출력 신호를 래치시킨다.

상기 구성을 갖는 본 발명의 스타트 펄스신호(STH) 발생 회로는 데이타 인에이블신호(DE)의 상승 구간을 검출하는 회로를 사용하여 하나의 클럭 펄스를 발생시키는 회로이다.

TFT-LCD 신호에 있어 실제 유효한 데이타는 데이타 인에이블 신호(DE)의 '하이' 상태에 입력되는 데이타들이다. 이 유효한 데이타를 소스 드라이버 IC에 래치시켜야 되는데 이때 유효한 데이타가 입력되기 시작한 것을 알려주는 신호가 STH 신호이다. 그러므로, 흔히 데이타 인에이블 신호(DE)의 초기에 스타트 펄스신호(STH)를 타이밍 제어기에서 만들어 소스 드라이버에 인가시켜 주어야 한다.

RS 플립플럽 회로부(20)의 출력과 데이타 인에이블 신호(DE)를 입력으로 받는 AND 게이트(AND2)의 출력은 데이타 인에이블 신호(DE)의 상승 에지를 추출해 1 클럭에 해당하는 펄스를 발생시킨다. 이때, RS 플립플럽 회로부(20)는 계속해서 데이타 인에이블 신호(DE)를 하강 구간에서 래치한다.

상기 RS 플립플럽 회로부(20)의 출력 신호의 반전 신호와 데이타 인에이블 신호(DE)가 AND 게이트(AND2)로 입력된다. 상기 AND 게이트(AND2)의 출력 신호는 1 클럭 신호 이전에 입력된 데이타에 대한 출력 신호이다. 그러므로, AND 게이트(AND2)를 거치게 되면 데이타 인에이블 신호(DE)의 상승 구간이 검출된다.

도 3의 (a) 내지 (e)는 도 2에 도시된 각 신호의 동작 파형도를 나타낸 것이다. 여기서, (a)는 메인클럭신호(MCLK), (b)는 리셋 신호(Reset), (c)는 데이타 인에이블 신호(DE), (d)는 상기 데이타 인에이블 신호(DE)의 지연 신호, (e)는 스타트 펄스신호(STH)를 각각 나타낸 것이다.

LCD 내의 타이밍 제어기를 통해 드라이버 IC에 입력되는 스타트 펄스신호(STH)는 데이타 드라이버에서 드라이버 IC로 입력되는 데이타중 유효 입력 데이타가 들어오기 시작함을 알려주는 펄스신호이다.

상기 동작 파형도에서 보는 것과 같이, 스타트 펄스신호(STH) 다음에 최초의 유효 입력 데이타가 들어오도록 타이밍 제어기에서 처리해주어야 한다. 데이타는 1.5 클럭 정도 딜레이 시켜주고 스타트 펄스신호(STH)는 그 전에 뜨도록 해주면 정확한 데이타 래치 과정이 이루어진다.

위와 같은 타이밍으로 신호들을 드라이버 IC에 인가해주면 드라이버 IC는 유효한 데이타를 내부에 래치하여 LCD 패널에 디스플레이 시키게 된다.

이상에서 설명한 바와 같이, 본 발명에 의한 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로에 의하면, 기존의 복잡한 카운터 회로 대신에 데이타 인에이블 신호의 상승 에지를 검출하는 간단한 회로를 사용하여 스타트 펄스신호(STH)를 발생하도록 함으로써 래이아웃 면적을 크게 줄일 수 있고, 또한 셋업 및 홀드 바이얼레이션 발생을 억제시킬 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 종래의 스타트 펄스신호 발생 회로도

도 2는 본 발명에 의한 스타트 펄스신호 발생 회로도

도 3의 (a) 내지 (e)는 도 2에 도시된 각 신호의 동작 파형도

* 도면의 주요부분에 대한 부호의 설명 *

10 : 연산 증폭부 11∼16, 20, 30 : 플립플럽 회로부

AND1∼AND2 : AND 게이트부 NA1∼NA2 : NAND 게이트부

Claims

박막트랜지스터 액정표시 장치에 있어서,

데이타 인에이블신호 및 리셋 신호를 입력으로 하여 메인클럭신호의 상승 구간에서 상기 데이타 인에이블 신호의 상승 에지를 추출하고 하강 구간에서 상기 데이타 인에이블 신호를 래치시키는 제1 래치 수단과,

상기 제1 래치 수단의 출력 신호의 반전 신호와 상기 데이타 인에이블 신호를 입력으로 하여 상기 데이타 인에이블 신호의 상승 에지를 추출하여 1 클럭에 해당하는 펄스를 발생시키는 논리 게이트 수단과,

상기 논리 게이트 수단의 출력 신호 및 상기 리셋 신호를 입력하여 상기 메인클럭신호의 상승 구간에서 상기 논리 게이트 수단의 출력 신호를 스타트 펄스신호로 출력하고 상기 메인클럭신호의 하강 구간에서 상기 논리 게이트 수단의 출력 신호를 래치시키는 제2 래치 수단을 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로.
제 1 항에 있어서,

상기 제1 래치 수단은 RS 플립플럽인 것을 특징으로 하는 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로.
제 1 항에 있어서,

상기 논리 게이트 수단은 AND 게이트인 것을 특징으로 하는 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로.
제 1 항에 있어서,

상기 제2 래치 수단은 D 플립플럽인 것을 특징으로 하는 박막트랜지스터 액정표시 장치의 스타트 펄스신호 발생 회로.