KR100691940B1 - 반도체소자의 배선 및 그 형성방법 - Google Patents
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Abstract
공정을 단순화하면 배선의 신뢰성을 향상시키기에 알맞은 반도체소자의 배선 및 그 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 배선 형성방법은 콘택플러그 형성을 위한 제 1 영역과 금속라인 형성을 위한 제 2 영역이 정의된 기판에 있어서, 상기 기판의 제 1 영역에 하부배선층을 형성하는 공정, 상기 하부배선층을 포함한 상기 기판에 제 1 층간절연막과 식각스톱층을 차례로 형성하는 공정, 상기 제 1, 제 2 영역의 상기 하부배선층과 상기 기판의 일영역이 드러나게 비아홀과 콘택홀을 동시에 형성하는 공정, 상기 비아홀에 콘택플러그를 형성함과 동시에 상기 콘택홀의 측면에 전도층 측벽을 형성하는 공정, 상기 제 1, 제 2 영역의 상기 콘택플러그와 상기 기판과 전도층 측면이 드러나는 홀을 갖는 제 2 층간절연막을 형성하는 공정, 상기 제 1, 제 2 영역의 홀내에 금속라인을 형성하는 공정을 포함함을 특징으로 한다.
비아홀, 콘택홀, 금속배선
Description
도 1a 내지 도 1e는 종래 반도체소자의 배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명 실시예에 따른 반도체소자의 배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 하부배선층 22 : 제 1 층간절연막
23 : 식각스톱층 24 : 제 1 감광막
25 : 제 1 전도층 25a : 콘택플러그
25b : 전도층 측벽 26 : 제 2 층간절연막
27 : 제 2 감광막 28a,28b : 금속배선
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 배선 및 그 형성방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 배선 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 반도체소자의 배선 형성방법을 나타낸 공정단면도 이다.
종래 반도체소자의 배선 형성방법은 듀얼 다머신(Dual Damascene)공정으로써 실리콘기판(도면에는 도시되지 않음)에 도 1a에 도시한 바와 같이 제 1 층간절연막(1)의 일영역에 하부배선층(2)을 형성하고, 하부배선층(2)과 제 1 층간절연막(1)상에 제 1 식각스톱층(3)과 제 2 층간절연막(4)과 제 2 식각스톱층(5)과 제 3 층간절연막(6)과 제 1 감광막(7)을 차례로 형성한다.
이후에 일정폭으로 제 3 층간절연막(6)이 드러나도록 제 1 감광막(7)을 패터닝한다.
그리고 도 1b에 도시한 바와 같이 패터닝된 제 1 감광막(7)을 마스크로 제 3 층간절연막(6)과 제 2 식각스톱층(5)과 제 2 층간절연막(4)을 차례로 식각해서 제 1 홀을 형성한다.
그리고 도 1c에 도시한 바와 같이 전면에 제 2 감광막(9)을 도포한 후에 제 1 홀보다 넓은 폭을 갖도록 제 2 감광막(9)을 패터닝한다.
이후에 패터닝된 제 2 감광막(9)을 마스크로 제 3 층간절연막(6)을 식각해서 제 2 홀을 형성한다.
다음에 도 1e에 도시한 바와 같이 전면에 전도층을 증착한 후에 제 1, 제 2 홀내에만 남도록 전도층을 식각해서 2중의 폭을 갖는 콘택플러그(10)를 형성한다.
이와 같은 종래 배선 형성방법은 도면에는 도시되지 않았지만 비아홀 형성공 정과 금속라인 배선의 형성을 구분하여 형성해야 한다.
상기와 같은 종래 반도체소자의 배선 형성방법은 다음과 같은 문제가 있다.
비아홀 형성공정과 금속라인 배선의 형성을 별도로 형성하므로 공정이 복잡하고, 금속라인 배선폭이 축소되면 금속배선의 저항력이 저하되고 일레이트 마이그레이션과 스트레스 마이그레이션 특성이 열화되는등 배선의 신뢰성이 낮아지는 문제가 발생한다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 공정을 단순화하면 배선의 신뢰성을 향상시키기에 알맞은 반도체소자의 배선 및 그 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 배선은 콘택플러그 형성을 위한 제 1 영역과 금속라인 형성을 위한 제 2 영역이 정의된 기판에 있어서, 상기 기판의 제 1 영역에 형성된 하부배선층, 상기 하부배선층을 포함한 상기 기판에 차례로 형성된 제 1 층간절연막과 식각스톱층, 상기 제 1,제 2 영역의 상기 하부배선층과 상기 기판의 일영역이 드러나게 동시에 형성된 비아홀과 콘택홀, 상기 비아홀에 형성된 콘택플러그와 상기 콘택홀의 측면에 형성된 전도층 측벽, 상기 제 1, 제 2 영역의 상기 콘택플러그와 상기 기판과 전도층 측면이 드러나게 홀을 갖는 제 2 층간절연막, 상기 제 1, 제 2 영역의 홀내에 각각 형성된 금속라인을 포함함을 특징으로 한다.
상기의 구성을 갖는 본 발명 반도체소자의 배선 형성방법은 콘택플러그 형성을 위한 제 1 영역과 금속라인 형성을 위한 제 2 영역이 정의된 기판에 있어서, 상기 기판의 제 1 영역에 하부배선층을 형성하는 공정, 상기 하부배선층을 포함한 상기 기판에 제 1 층간절연막과 식각스톱층을 차례로 형성하는 공정, 상기 제 1, 제 2 영역의 상기 하부배선층과 상기 기판의 일영역이 드러나게 비아홀과 콘택홀을 동시에 형성하는 공정, 상기 비아홀에 콘택플러그를 형성함과 동시에 상기 콘택홀의 측면에 전도층 측벽을 형성하는 공정, 상기 제 1, 제 2 영역의 상기 콘택플러그와 상기 기판과 전도층 측면이 드러나는 홀을 갖는 제 2 층간절연막을 형성하는 공정, 상기 제 1, 제 2 영역의 홀내에 금속라인을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 배선 및 그 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명 실시예에 따른 반도체소자의 배선 형성방법을 나타낸 공정단면도 이다.
본 발명은 다층 배선 형성 방법중 다머신(Damascene) 공정방법을 변형시킨 것으로써 비아홀 형성공정과 금속라인 배선 형성공정을 동시에 진행할 수 있는 방법에 관한 것이다.
먼저 본 발명 실시예에 따른 반도체소자의 배선은 도 2f에 도시한 바와 같이 콘택플러그(25a) 형성을 위한 제 1 영역과 금속배선(28b) 형성을 위한 제 2 영역이 정의된 실리콘기판에 있어서, 상기 실리콘기판의 제 1 영역에 하부배선층(21)이 형 성되었고, 상기 하부배선층(21)을 포함한 상기 실리콘기판에 차례로 제 1 층간절연막(22)과 식각스톱층(23)이 형성되었고, 상기 제 1,제 2 영역의 상기 하부배선층(21)과 상기 실리콘기판의 일영역이 드러나게 동시에 비아홀과 콘택홀이 형성되어 있다.
그리고 상기 비아홀에 콘택플러그(25a)와 상기 콘택홀의 측면에 전도층 측벽(25b)가 형성되었고, 상기 제 1, 제 2 영역의 상기 콘택플러그(25a)와 상기 실리콘기판과 전도층 측면(25b)이 드러나게 홀을 갖는 제 2 층간절연막(26)이 있고, 상기 제 1, 제 2 영역의 홀내에 각각 금속배선(28a,28b)가 형성되어 있다.
다음에 본 발명 반도체소자의 배선 형성방법은 도 2a에 도시한 바와 같이 실리콘기판의 일영역상에 하부배선층(21)을 형성하고, 하부배선층(21)을 포함한 실리콘기판상에 제 1 층간절연막(22)을 형성한다.
이때 제 1 층간절연막(22)은 BPSG, PSG, BSG, TEOS, HDP 산화막이나 유전상수가 낮은 PTFE, SILK, HOSP나 FLARE와 같은 재료를 사용한다.
그리고 제 1 층간절연막(22)상에 식각스톱층(23)을 증착하고 식각스톱층(23)상에 제 1 감광막(24)을 도포한다.
그리고 노광 및 현상공정으로 제 1 감광막(24)을 선택적으로 패터닝한다.
이때 하부배선층(21)이 형성된 실리콘기판의 왼쪽은 차후에 비아홀과 콘택플러그 및 배선층이 적층 형성될 제 1 영역이고, 하부배선층(21)이 형성되지 않은 오른쪽은 금속 배선층만 형성될 제 2 영역이다.
그리고 제 1 감광막(24)은 제 1, 제 2 영역의 식각스톱층(23)만 드러나도록 패터닝하는 것이다.
상기에서 식각스톱층(23)은 SiON이나 PE 나이트라이드를 대략 1000Å정도의 두께를 갖도록 형성한다.
이후에 도 2b에 도시한 바와 같이 패터닝된 제 1 감광막(24)을 마스크로 제 1 층간절연막(22)을 플라즈마식각해서 제 1 영역에 비아홀과 제 2 영역에 콘택홀을 동시에 형성한다.
이때 비아홀은 0.1~0.5㎛, 콘택홀은 0.3~2.0㎛의 크기를 갖도록 형성한다.
그리고 비아홀과 콘택홀을 포함한 식각스톱층(23)상에 제 1 전도층(25)을 증착한다. 이때 제 1 전도층(25)은 비아홀 형성영역은 완벽하게 매립되도록 형성하고 콘택홀영역은 그 표면을 따라서 형성되도록 한다. 그리고 제 1 전도층(25)은 텅스텐과 티타늄 나이트라이드막을 화학기상 증착법으로 형성한다.
그리고 도 2c에 도시한 바와 같이 제 1 전도층(25)을 에치백하여 비아홀내에 콘택플러그(25a)를 형성하고, 콘택홀의 측면에 전도층 측벽(25b)을 형성한다.
그리고 도 2d에 도시한 바와 같이 콘택플러그(25a)와 전도층 측벽(25b)을 포함한 전면에 제 2 층간절연막(26)을 증착하고, 전면에 제 2 감광막(27)을 도포한다.
이어서 노광 및 현상공정으로 제 1, 제 2 영역상의 제 2 층간절연막(26)만 드러나도록 제 2 감광막(27)을 선택적으로 패터닝한다.
이후에 패터닝된 제 2 감광막(27)을 마스크로 제 2 층간절연막(26)을 식각해서 콘택플러그(25a) 및 그에 연장된 식각스톱층(23)과 제 2 영역의 콘택홀과 전도 층 측벽(25b)이 드러나도록 각각 홀을 한다.
다음에 도 2f에 도시한 바와 같이 상기 제 1, 제 2 영역의 홀을 포함한 전면에 제 2 전도층을 증착한 후에 에치백이나 평탄화공정이나 플라즈마 시각을 이용해서 제 1 영역의 홀과 제 2 영역의 홀에 각각 금속배선(28)을 형성한다.
그리고 제 2 전도층은 알루미늄이나 구리나 텅스텐으로 형성한다.
상기와 같은 본 발명 반도체소자의 배선 및 그 형성방법은 다음과 같은 효과가 있다.
첫째, 콘택플러그 형성용 비아홀과 금속배선 형성용 콘택홀을 하나의 마스크를 이용해서 동시에 형성하므로 다층 배선을 위한 공정을 간단히 할 수 있다.
둘째, 금속배선의 폭이 줄어들어도 금속라인 형성을 용이하게 실시할 수 있으므로 저항력을 개선하고 일렉트로 마이그레이션과 스트레스 마이그레이션 특성을 개선하여 배선의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 삭제
- 콘택플러그 형성을 위한 제 1 영역과 금속라인 형성을 위한 제 2 영역이 정의된 기판에 있어서,상기 기판의 제 1 영역에 하부배선층을 형성하는 공정,상기 하부배선층을 포함한 상기 기판에 제 1 층간절연막과 식각스톱층을 차 례로 형성하는 공정,상기 제 1, 제 2 영역의 상기 하부배선층과 상기 기판의 일영역이 드러나게 비아홀과 콘택홀을 동시에 형성하는 공정,상기 비아홀에 콘택플러그를 형성함과 동시에 상기 콘택홀의 측면에 전도층 측벽을 형성하는 공정,상기 제 1, 제 2 영역의 상기 콘택플러그와 상기 기판과 전도층 측면이 드러나는 홀을 갖는 제 2 층간절연막을 형성하는 공정,상기 제 1, 제 2 영역의 홀내에 금속라인을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 2 항에 있어서, 상기 비아홀과 상기 콘택홀의 형성은상기 식각스톱층상에 감광막을 도포하는 공정,상기 제 1, 제 2 영역 상측의 상기 식각스톱층이 드러나도록 상기 감광막을 패터닝하는 공정,상기 패터닝된 감광막을 마스크로 상기 제 1, 제 2 영역의 상기 식각스톱층과 상기 제 1 층간절연막을 차례로 식각하는 공정,상기 감광막을 제거하는 공정을 포함하여 진행됨을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 2 항에 있어서, 상기 비아홀의 콘택플러그와 상기 콘택홀의 전도층 측벽 의 형성은상기 비아홀을 채우고 상기 콘택홀 표면 및 상기 제 1 층간절연막상에 전도층을 증착하는 공정,상기 전도층을 에치백하는 공정을 포함함을 특징으로 하는 반도체소자의 배선 형성방법.
- 제 2 항에 있어서, 상기 비아홀은 0.1~0.5㎛, 상기 콘택홀은 0.3~2.0㎛의 크기를 갖도록 형성함을 특징으로 하는 반도체소자의 배선 형성방법.
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| KR20000055260A (ko) * | 1999-02-04 | 2000-09-05 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
-
2000
- 2000-12-30 KR KR1020000086534A patent/KR100691940B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (2)
| Title |
|---|
| 1019940016482 * |
| 1020000055260 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020058429A (ko) | 2002-07-12 |
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