KR100498411B1 - 주파수동기제어방법및이를수행하는위상동기루프 - Google Patents

주파수동기제어방법및이를수행하는위상동기루프 Download PDF

Info

Publication number
KR100498411B1
KR100498411B1 KR1019970054863A KR19970054863A KR100498411B1 KR 100498411 B1 KR100498411 B1 KR 100498411B1 KR 1019970054863 A KR1019970054863 A KR 1019970054863A KR 19970054863 A KR19970054863 A KR 19970054863A KR 100498411 B1 KR100498411 B1 KR 100498411B1
Authority
KR
South Korea
Prior art keywords
frequency
frequency synchronization
phase
range
difference
Prior art date
Application number
KR1019970054863A
Other languages
English (en)
Other versions
KR19990033494A (ko
Inventor
최동명
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970054863A priority Critical patent/KR100498411B1/ko
Publication of KR19990033494A publication Critical patent/KR19990033494A/ko
Application granted granted Critical
Publication of KR100498411B1 publication Critical patent/KR100498411B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프를 개시한다. 위상 동기 루프에서의 본 발명에 의한 주파수 동기 제어방법은, 먼저, 입력된 기준 신호와 전압 제어 발진기간의 주파수차를 검출한다. 그 다음에, 검출된 주파수차를 제1 주파수 동기 범위내로 조정하여 주파수 동기를 유지한다. 그 다음에, 주파수차가 제1 주파수 동기 범위보다 넓은 제2 주파수 동기 범위내에 있는 한 주파수 동기를 계속 유지하는 것을 특징으로 한다.

Description

주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프{Method for controlling frequency lock and PLL therefor}
본 발명은 위상 동기 루프에서의 주파수 동기에 관한 것으로서, 특히 히스테리시스 개념을 이용한 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프에 관한 것이다.
위상 동기 루프(PLL:Phase-Locked Loop)는 통상 위상 비교기, 저역통과 필터 및 전압 제어 발진기(VCO:Voltage Controlled Oscillator)를 포함하며, 입력된 기준 신호의 주파수 및 위상과, 전압 제어 발진기의 발진 주파수 및 위상을 위상 비교기에 의해 비교하여 그 오차를 저감시키는 방향으로 전압 제어 발진기의 주파수를 변화시킨다. 이러한 위상 동기 루프는 또한, 기준 신호의 주파수를 인식하기 위해 주파수 검출기를 포함한다.
주파수 검출기에서 주파수를 인식한다는 것은 설계자가 정한 목표치로부터 현재 입력된 기준 신호의 주파수가 얼마나 떨어졌는가를 판단하는 것이다. 흔히, 주파수 검출기는 카운터와 간단한 멀티플렉서를 이용하여 구현될 수 있다. 예컨대, 주파수 검출기는 기준 신호의 주파수가 목표 주파수의 N%내에 포함되면, 이를 주파수 동기로 인식하고, 즉시 위상 동기 루프의 다음 제어 시퀀스가 수행되도록 전압 제어 발진기를 제어한다.
도 1은 종래의 주파수 동기 제어방법을 설명하기 위한 플로우챠트이다.
도 1을 참조하여 주파수 검출기에 의해 수행된 종래의 주파수 동기 제어방법을 설명하면, 먼저, 입력된 기준 신호와 전압 제어 발진기(VCO) 사이의 주파수차를 검출한다(제102단계). 검출된 주파수차가 목표 주파수의 N%내에 있는가를 판단한다(제104단계). N%내에 없으면, N%내에 들어오도록 전압 제어 발진기(VCO)의 주파수를 정렬시키고(제106단계), 제102단계로 진행하여 전술한 동작을 반복한다. N%내에 있으면, 주파수 동기로 인식하여 위상을 동기시킨다(제108단계).
그러나, 실제로 도 1에 도시된 종래의 주파수 동기 제어방법으로는 N값의 설정에 따라서 위상을 동기시키기가 어렵다. 구체적으로 설명하면, 주파수 동기로 인식된 기준 신호(R)는 위상 동기 루프에서 위상 비교기를 통해 전압 제어 발진기로부터의 클럭(V)과 위상을 정렬하는 작업을 거치게 된다. 위상을 정렬하는 과정에서, 두 신호(R,V) 사이의 주파수차가 크면, 다시 말해서 주파수 검출기에서 설정된 N값이 크면, 위상 동기 루프의 과도기적 반응은 느린 응답을 보인다. 만일, N값이 커서 위상 정렬을 이룰 수 없을 땐 위상 동기 루프는 주파수 동기 제어와 위상 정렬을 번갈아 수행하며 방황하게 된다.
따라서, N값이 작을 수록 시스템의 과도 응답 특성은 빨라지고, 전술한 비정상적인 현상들도 억제할 수 있다. 그러나, 또한 N값이 작을 경우 외부 신호인 기준 신호(R)의 미세한 변화에도 주파수 오차가 유기될 수 있고, 이에 따라 주파수 동기가 풀어지면 위상 동기 루프의 풀아웃(pull-out)을 초래할 수 있다.
도 2는 정상적인 위상 동기 루프의 제어 시퀸스를 나타내는 도면이며, 도 3은 비정상적인 위상 동기 루프의 제어 시퀀스를 나타내는 도면이다.
도 2와 비교되는 도 3에서 알 수 있듯이, 위상 동기 루프의 제어 시퀀스는 정상적인 작업이 수행되지 못할 때는 "위상 동기 루프 잠금(PLL LOCK)"라는 상태를 갖지 못한다.
결국, 전술한 바에 의하면, 목표 주파수의 N%의 값이 크지도 작지도 않게 적당히 설정되어야 한다는 모호한 결론이 나온다. 따라서, 이러한 시스템 디자인상의 모호성을 해결하는 위상 동기 루프의 주파수 동기 제어방법이 요구된다.
본 발명이 이루고자하는 기술적 과제는, 위상 동기 루프에서 주파수가 동기되는 시점을 진입할 때와 벗어날 때로 구분하여 서로 다른 목표 주파수의 N%값으로 제어함으로써, 위상 정렬시 과도 응답 특성을 빠르게 하고, 위상 정렬 도중에 발생되는 주파수 오차를 억제하는 위상 동기 루프에서의 주파수 동기 제어방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 주파수 동기 제어방법을 수행하는 주파수 검출기를 구비하는 위상 동기 루프를 제공하는데 있다.
상기 과제를 이루기 위하여, 위상 동기 루프에서의 본 발명에 의한 주파수 동기 제어방법은, 먼저, 입력된 기준 신호와 전압 제어 발진기간의 주파수차를 검출한다. 그 다음에, 검출된 주파수차를 제1 주파수 동기 범위내로 조정하여 주파수 동기를 유지한다. 그 다음에, 주파수차가 제1 주파수 동기 범위보다 넓은 제2 주파수 동기 범위내에 있는 한, 주파수 동기를 계속 유지한다.
상기 다른 과제를 이루기 위하여, 본 발명에 의한 위상 동기 루프는, 입력된 제1 신호와 내부의 제2 신호 사이의 주파수차에 상응하는 제1 제어전압을 발생하거나 위상 제어신호를 발생하는 주파수 검출기, 위상 제어신호에 응답하여 제1 및 제2 신호 사이의 위상차에 상응하는 제2 제어전압을 발생하는 위상 비교기, 제1 또는 제2 제어전압을 직류 제어신호로 필터링하는 저역통과 필터 및 직류 제어신호에 응답하여 제2 신호를 출력하는 전압 제어 발진기를 구비하며, 여기서, 주파수 검출기는, 제1 주파수 동기 범위 및 제2 주파수 동기 범위를 미리 설정해 두고, 제1 및 제2 신호 사이의 주파수차를 제1 주파수 동기 범위내로 조정시키는 제1 제어전압을 발생하며, 주파수차가 제1 주파수 동기 범위내에 들어오면 위상 제어신호를 발생하며, 주파수차가 제1 주파수 동기 범위를 벗어나 제2 주파수 동기 범위내에 있으면 위상 제어신호를 계속 발생한다.
이하, 본 발명에 의한 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프를 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 4는 히스테리시스 개념을 적용한 본 발명의 주파수 동기 제어방법의 원리를 설명하기 위한 도면으로서, 목표 주파수를 90%~112%로 예시하였지만 이러한 수치들에 의해 본 발명이 제한되지는 않는다.
본 발명의 주파수 동기 제어방법은 주파수 응답특성에 히스테리시스 개념을 적용하여, 위상 동기 루프에서 주파수가 동기되는 시점을 주파수 동기로 진입할 때와 벗어날 때로 구분하여 서로 다른 목표 주파수의 N%값으로 제어한다.
즉, 주파수 동기로 진입할 때는 목표 주파수의 N%값을 작게 하여(즉, 주파수 동기 범위를 좁게 하여) 위상 정렬시에 과도응답 특성을 빠르게 한다. 다음에, 일단 위상 정렬로 들어가면 N%값을 크게 하여(즉, 주파수 동기 범위를 넓게 하여) 위상 정렬 도중 외란에 의해 주파수 오차가 발생되더라도 의도하는 기간동안 주파수 동기가 쉽게 풀어지지 않게 하고, 이에 따라 위상을 동기시킨다.
구체적으로 도 4를 참조하면, 위상 동기 루프로 입력된 기준 신호의 주파수 변화에 따른 주파수 동기 제어 시퀀스를 알 수 있다. 여기서, 두 영역 "FOKZW"와 "FOKZN"은 모두 주파수 동기 범위로서, 각각 넓은 주파수 동기 범위와 좁은 주파수 동기 범위를 나타낸다. 이러한 영역들을 주파수 검출기에 미리 설정하여 화살표로 표시한 바와 같이 히스테리시스를 적용한다.
예컨대, 현재 입력된 기준 신호의 주파수가 넓은 주파수 동기 범위(FOKZW)이외의 범위 예컨대, 목표 주파수의 94~106%이외의 범위에 있다면, 도 3에 도시된 바와 같이 무조건 주파수 비동기 상태로 본다. 초기에 비동기 상태에서 최초로 동기 상태로 진입하기 위해서는(즉, 도 3을 참조하면 주파수 비동기 범위에서 주파수 동기 범위로의 화살표 방향으로 진입하기 위해서는), 좁은 주파수 동기 범위(FOKZN) 예컨대, 목표 주파수의 98~102%내까지 들어가도록 한다. 따라서, 주파수 동기로 진입할 때는 좁은 주파수 동기 범위(FOKZN)를 기준으로 주파수 동기가 이루어져, 위상 정렬시에 시스템의 과도 응답 특성을 빠르게 한다.
한편, 좁은 주파수 동기 범위(FOKZN)를 기준으로 주파수 동기된 상태에서, 위상 정렬 도중에 외부 조건에 의해 좁은 주파수 동기 범위를 벗어날 때에는(즉, 도 3을 참조하면, 주파수 동기 범위에서 주파수 비동기 범위로의 화살표 방향으로 벗어날 때에는), 넓은 주파수 동기 범위(FOKZW)를 벗어나야만 주파수 동기가 풀린 것으로 본다. 즉, 주파수 동기로부터 벗어날 때는 넓은 주파수 동기 범위(FOKZW)를 기준으로 하여 이 범위를 벗어나지 않는 한 주파수 동기가 풀리지 않도록 한다.
따라서, 위상 동기 루프의 위상 비교기는 도 3에 도시된 주파수 동기 범위에서 위상 정렬을 이룬다.
도 5는 본 발명에 의한 주파수 동기 제어방법을 설명하기 위한 플로우챠트로서, 위상 동기 루프내의 주파수차를 검출하는 단계(제502단계), 검출된 주파수차를 좁은 주파수 동기 범위(FOKZN)내로 조정하여 주파수 동기시키는 단계(제504~506단계) 및 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 있는 한 주파수 동기를 유지하는 단계(제508~510단계)를 구비한다.
구체적으로 설명하면, 먼저 위상 동기 루프로 입력된 기준 신호와 전압 제어 발진기(VCO) 사이의 주파수차를 검출한다(제502단계). 기준 신호가 목표 주파수의 범위내에 있는가를 판단하기 위해서는 전압 제어 발진기(VCO) 사이의 주파수차를 검출하고, 그 주파수차를 줄이는 방향으로 전압 제어 발진기(VCO)를 조정한다. 주파수차를 줄여 주파수 동기로 진입할 때, 기준이 되는 목표 주파수의 범위는 좁은 주파수 범위(FOKZN)가 된다.
제502단계에서 검출된 주파수차가 좁은 주파수 동기 범위(FOKZN)에 있는가를 판단한다(제504단계). 즉, 초기에 기준 신호가 주파수 비동기 상태에 있다면 주파수차를 좁은 주파수 동기 범위(FOKZN)내로 조정하며, 또한 초기에 기준 신호가 넓은 주파수 동기 범위내에 있더라도 위상 정렬시에 위상 동기 루프의 과도 응답 특성을 빨리 가져가기 위해서는 주파수차를 좁은 주파수 동기 범위내로 조정한다.
제504단계에서 좁은 주파수 동기 범위(FOKZN)내에 있으면, 주파수 동기가 이루어진 것으로 본다. 좁은 주파수 동기 범위(FOKZN)내에 없으면, 전압 제어 발진기(VCO)의 주파수를 정렬시킨다(제506단계). 즉, 주파수차에 상응하는 직류 제어신호에 따라 전압 제어 발진기(VCO)의 주파수를 가감시킨다. 주파수 정렬후에, 다시 제502단계로 진행하여 전술한 동작을 반복하고, 결국 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 들어오도록 한다.
제504단계에서 주파수차가 좁은 주파수 동기 범위내에 있는 것으로 판단되면, 위상 동기 루프에서 주파수 검출기는 주파수 동기를 이룸과 동시에 위상 비교기의 위상 정렬이 시작된다. 전압 제어 발진기(VCO)의 주파수는 이미 기준 신호에 충분히 가깝게 근접시켜 놓았기 때문에 위상 비교기의 과도 응답 특성을 충분히 빨리 가져갈 수 있다.
그러나, 위상 정렬로의 수렴 과정에서 발생될 수 있는 오버슈트는 저역 통과 필터에 따라 다를 수 있지만 주파수 오차를 가져오고, 좁은 주파수 동기 범위(FOKZN)의 구간이 목표 주파수에 상당히 근접한 관계로 주파수 오차에 민감하게 반응한다. 따라서, 전술한 주파수차는 위상 정렬로 들어감과 동시에 곧 좁은 주파수 동기 범위(FOKZN)를 벗어날 수 있다. 여기서, 종래에는 주파수 동기가 풀어지고, 이에 따라 다시 주파수 정렬을 수행한 후에 위상 정렬로 들어가는 식의 오실레이션(oscillation)현상이 반복되었다.
본 발명에서는 위상 정렬로 들어가면서 주파수 오차에 의해 주파수차가 좁은 주파수 동기 범위(FOKZN)내에서 벗어날 것을 감안하여, 넓은 주파수 동기 범위(FOKZW)를 둔다. 즉, 주파수 동기로부터 벗어날 때, 기준이 되는 목표 주파수의 범위는 넓은 주파수 동기 범위(FOKZW)가 된다.
다시 도 5를 참조하면, 제504단계에서, 계속 기준 신호와 전압 제어 발진기(VCO) 사이의 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 있는가를 판단한다. 이때, 주파수차가 여전히 좁은 주파수 동기 범위(FOKZN)내에 있으면, 위상을 동기시킨다. 한편, 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 없으면, 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 있는가를 판단한다(제508단계). 만일, 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 있으면 마찬가지로 위상을 동기시킨다(제510단계).
여기서, 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 없으면 주파수 동기가 풀린 것이므로, 더이상 위상 정렬을 중지하고 주파수 정렬을 위해 제506단계로 진행한다. 그러나, 실제로 주파수차가 넓은 주파수 동기 범위(FOKZW)를 벗어나기 전에 위상 동기 루프의 위상 동기가 이루어지고, 종래와 같이 주파수 동기 제어, 위상 정렬을 반복하는 오실레이션 현상이 없어진다. 즉, 넓은 주파수 동기 범위(FOKZW)를 둠으로써 주파수 동기가 쉽게 풀어지지 않고, 위상 정렬을 계속 수행할 수 있도록 버퍼링 역할을 하기 때문이다.
전술한 주파수 동기 제어방법을 수행하는 본 발명에 의한 위상 동기 루프는 일반적으로, 위상 동기 루프로 입력된 기준 신호와 내부 신호 사이의 주파수차를 검출하고, 그에 상응하는 제1 제어전압을 발생하거나 위상 제어신호를 발생하는 주파수 검출기, 위상 제어신호에 응답하여 제1 및 제2 신호 사이의 위상차를 검출하고, 그에 상응하는 제2 제어전압을 발생하는 위상 비교기, 제1 또는 제2 제어전압을 직류 제어신호로 필터링하는 저역통과 필터 및 직류 제어신호에 응답하여 발진 주파수를 가변하고, 발진 주파수에 상응하는 내부 신호를 출력하는 전압 제어 발진기를 구비한다.
여기서, 본 발명에 따른 주파수 검출기는 미리 좁은 주파수 동기 범위(FOKZN)와 넓은 주파수 동기 범위(FOKZW)를 설정해 두고, 주파수 비동기상태에서 검출된 제1 신호와 제2 신호 사이의 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 들어오도록 하기 위해서 제1 제어전압을 발생한다. 주파수 검출기는 주파수차가 일단 좁은 주파수 동기 범위(FOKZN)내에 들어오면 위상 제어신호를 발생하고, 주파차가 좁은 주파수 동기 범위(FOKZN)를 벗어나더라도 넓은 주파수 동기 범위(FOKZW)내에 있는 한, 위상 제어신호를 발생한다.
이에 따라, 주파수 검출기에서 주파수 동기가 이루어진 상태에서 위상 동기 루프의 위상 비교기는 위상차를 줄이는 위상 정렬을 수행하고, 결국 위상 동기 루프의 풀인(pull-in)이 이루어진다.
도 6은 종래의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이며, 도 7는 본 발명의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이다.
도 6을 참조하면, 종래의 위상 동기 루프의 수렴 특성은 최초에 주파수 동기에 진입한 후에 위상 정렬 과정에서 오버슈트로 인해 주파수 동기가 풀어진다. 따라서, 재차 풀인이 이루어지고, 위상 정렬을 수행한 후에 다시 이러한 과정이 여러번 반복되고 나서야 위상 동기 루프가 수렴됨을 알 수 있다. 이로 인해 위상 동기 루프를 포함하는 전체적인 시스템의 응답 특성이 지연되고 있다.
이에 반하여, 도 7를 참조하면, 본 발명의 위상 동기 루프의 수렴 특성은 최초에 주파수 동기가 성공적으로 이루어진 후에 곧바로 위상을 동기시켜 위상 동기 루프가 수렴에 진입함을 알 수 있다. 따라서, 고속 데이타 처리에 있어서, 종래의 위상 동기 루프의 느린 과도 응답 특성 및 시스템의 불안 요인을 매우 경제적이며 효과적으로 제거시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프는, 주파수가 동기되는 시점을 진입할 때와 벗어날 때로 구분하여 서로 다른 목표 주파수의 N%값으로 제어함으로써, 위상 정렬시 과도 응답 특성을 빠르게 하고, 위상 정렬 도중에 발생되는 불필요한 주파수 오차 및 외란에 의한 오차를 억제하는 이점이 있다.
도 1은 종래의 주파수 동기 제어방법을 설명하기 위한 플로우챠트이다.
도 2는 정상적인 위상 동기 루프의 제어 시퀸스를 나타내는 도면이다.
도 3은 비정상적인 위상 동기 루프의 제어 시퀸스를 나타내는 도면이다.
도 4는 히스테리시스 개념을 적용한 본 발명의 주파수 동기 제어방법의 원리를 설명하기 위한 도면이다.
도 5는 본 발명에 의한 주파수 동기 제어방법을 설명하기 위한 플로우챠트이다.
도 6은 종래의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이다.
도 7는 본 발명의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이다.

Claims (4)

  1. 위상 동기 루프에서의 주파수 동기 제어방법에 있어서,
    (a) 입력된 기준 신호와 전압 제어 발진기간의 주파수차를 검출하는 단계;
    (b) 검출된 상기 주파수차를 제1 주파수 동기 범위내로 조정하여 주파수 동기를 유지하는 단계; 및
    (c) 상기 주파수차가 상기 제1 주파수 동기 범위보다 넓은 제2 주파수 동기 범위내에 있는 한 상기 주파수 동기를 계속 유지하는 단계를 구비하고,
    상기 제1 주파수 동기 범위는 상기 주파수 동기가 이루어진 후에 상기 위상 정렬시 상기 위상 동기 루프의 과도 응답 특성을 빠르게 할 정도로 목표 주파수에 근접한 좁은 주파수 동기 범위이고, 상기 제2 주파수 동기 범위는 상기 위상 정렬 도중에 주파수 오차가 발생될 때 상기 주파수 동기가 풀어지지 않을 정도로 상기 제1 주파수 동기 범위보다 넓은 주파수 동기 범위인 것을 특징으로 하는 위상 동기 루프에서의 주파수 동기 제어방법.
  2. 제1항에 있어서, 상기 (b)단계는,
    상기 주파수차가 상기 제1 주파수 동기 범위 내에 있는가를 판단하는 단계;
    상기 제1 주파수 동기 범위 내에 없으면, 상기 주파수차를 줄이는 방향으로 상기 전압 제어 발진기의 주파수를 정렬하는 단계; 및
    상기 제1 주파수 동기 범위 내에 있으면 상기 주파수 동기를 유지하는 단계를 구비하는 것을 특징으로 하는 위상 동기 루프에서의 주파수 동기 제어방법.
  3. 제1항에 있어서, 상기 (c)단계는,
    상기 위상 동기 루프의 위상 정렬과 함께 상기 주파수차가 상기 제1 주파수 동기 범위내에 있는가를 판단하는 단계;
    상기 제1 주파수 동기 범위내에 없으면, 상기 주파수차가 상기 제2 주파수 동기 범위내에 있는가를 판단하는 단계; 및
    상기 제1 주파수 동기 범위내에 있거나, 상기 제2 주파수 동기 범위내에 있으면 상기 주파수 동기를 유지하여 위상을 동기시키는 단계를 구비하는 것을 특징으로 하는 위상 동기 루프에서의 주파수 동기 제어방법.
  4. 입력된 제1 신호와 내부의 제2 신호 사이의 주파수차에 상응하는 제1 제어전압을 발생하거나 위상 제어신호를 발생하는 주파수 검출기, 상기 위상 제어신호에 응답하여 상기 제1 및 제2 신호 사이의 위상차에 상응하는 제2 제어전압을 발생하는 위상 비교기, 상기 제1 또는 제2 제어전압을 직류 제어신호로 필터링하는 저역통과 필터 및 상기 직류 제어신호에 응답하여 상기 제2 신호를 출력하는 전압 제어 발진기를 구비하는 위상 동기 루프에 있어서,
    상기 주파수 검출기는 제1 주파수 동기 범위 및 제2 주파수 동기 범위를 미리 설정해 두고, 상기 제1 및 제2 신호 사이의 주파수차를 상기 제1 주파수 동기 범위내로 조정시키는 상기 제1 제어전압을 발생하며, 상기 주파수차가 상기 제1 주파수 동기 범위내에 들어오면 상기 위상 제어신호를 발생하여 주파수 동기를 유지하고, 상기 주파수차가 상기 제1 주파수 동기 범위를 벗어나 상기 제2 주파수 동기 범위내에 있는 한 상기 위상 제어신호를 계속 발생하여 상기 주파수 동기를 계속 유지하며,
    상기 제1 주파수 동기 범위는 상기 위상 비교기가 상기 위상 제어신호에 응답하여 위상 정렬에 들어갈 때 과도 응답 특성을 빠르게 할 정도로 목표 주파수에 근접한 좁은 주파수 동기 범위이고, 상기 제2 주파수 동기 범위는 상기 위상 비교기가 상기 위상 제어신호에 응답하여 위상 정렬을 수행하는 도중에 주파수 오차가 발생될 때, 상기 주파수 검출기의 주파수 동기가 풀어지지 않을 정도로 상기 제1 주파수 동기 범위보다 넓은 주파수 동기 범위인 것을 특징으로 하는 위상 동기 루프.
KR1019970054863A 1997-10-24 1997-10-24 주파수동기제어방법및이를수행하는위상동기루프 KR100498411B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970054863A KR100498411B1 (ko) 1997-10-24 1997-10-24 주파수동기제어방법및이를수행하는위상동기루프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970054863A KR100498411B1 (ko) 1997-10-24 1997-10-24 주파수동기제어방법및이를수행하는위상동기루프

Publications (2)

Publication Number Publication Date
KR19990033494A KR19990033494A (ko) 1999-05-15
KR100498411B1 true KR100498411B1 (ko) 2005-12-08

Family

ID=37306506

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970054863A KR100498411B1 (ko) 1997-10-24 1997-10-24 주파수동기제어방법및이를수행하는위상동기루프

Country Status (1)

Country Link
KR (1) KR100498411B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9762220B2 (en) 2015-01-02 2017-09-12 Samsung Electronics Co., Ltd. Frequency synthesizer and method controlling frequency synthesizer

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728410B1 (ko) * 2005-08-16 2007-06-13 삼성탈레스 주식회사 부호분할 다중 접속 방식의 시스템에서 부분 탐색기를이용한 주파수 검색 기법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122240A (en) * 1980-02-29 1981-09-25 Anritsu Corp Frequency setting device of frequency synthesizer
JPS6118220A (ja) * 1984-07-04 1986-01-27 Kokusai Denshin Denwa Co Ltd <Kdd> 位相同期回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122240A (en) * 1980-02-29 1981-09-25 Anritsu Corp Frequency setting device of frequency synthesizer
JPS6118220A (ja) * 1984-07-04 1986-01-27 Kokusai Denshin Denwa Co Ltd <Kdd> 位相同期回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9762220B2 (en) 2015-01-02 2017-09-12 Samsung Electronics Co., Ltd. Frequency synthesizer and method controlling frequency synthesizer

Also Published As

Publication number Publication date
KR19990033494A (ko) 1999-05-15

Similar Documents

Publication Publication Date Title
KR100411551B1 (ko) 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법
US5381116A (en) Method and apparatus for performing frequency tracking in an all digital phase lock loop
US6466058B1 (en) PLL lock detection using a cycle slip detector with clock presence detection
KR910003027B1 (ko) 디지탈 위상동기 루우프
US6667663B2 (en) Phase locked loop circuit
GB2249004A (en) Current averaging data separator
JPH09266442A (ja) 位相同期システム
US5315271A (en) Process and device for synchronizing two digital pulse sequences S and RF of the same high frequency
US6060953A (en) PLL response time accelerating system using a frequency detector counter
KR100498411B1 (ko) 주파수동기제어방법및이를수행하는위상동기루프
EP0479237B1 (en) Phase-locked oscillation circuit system with measure against shut-off of input clock
KR100479309B1 (ko) 위상차 검출 방법 및 이를 수행하기 위한 위상 검출기
US11329656B2 (en) Frequency synthesiser circuits
JPH01146426A (ja) Ｐｌｌ回路
JPH06164381A (ja) Ｐｌｌの同期はずれ検出回路
JPH0349319A (ja) 同期検出方式
JPH05227017A (ja) 収束モード切り換え式ディジタルｐｌｌ装置
JPH09261042A (ja) 位相同期ループの引き込み方式
JPS59202736A (ja) 位相同期回路
JP2000323982A (ja) Ｐｌｌ回路
JPS6342522A (ja) 位相同期ル−プ回路
KR930004859B1 (ko) 위상 고정 루프 회로의 위상 검출장치
JP2592675B2 (ja) フェーズロックループ回路調整方法
JPH04167815A (ja) 位相同期ループ回路
JPH08172355A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee