KR100498011B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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KR100498011B1
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Abstract

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 폴리 실리콘 게이트와 드레인 영역 사이의 캐패시턴스(capacitance)를 최소화시켜 스위칭 속도를 향상시킬 수 있도록, 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 측면과 바닥면을 가지며 형성된 트렌치와, 상기 트렌치를 덮도록 측면과 바닥면을 가지며 형성된 게이트 산화막과, 상기 트렌치의 게이트 산화막 표면에 충진된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 위에 형성된 산화막과, 상기 다수의 소스를 연결하는 소스 전극과, 상기 폴리 실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극으로 이루어진 트랜지스터에 있어서, 상기 폴리 실리콘 게이트는 게이트 산화막의 측면과 상기 게이트 산화막의 측면과 인접한 게이트 산화막의 바닥면중 일부 영역에 형성된 것을 특징으로 함.

Description

트랜지스터 및 그 제조 방법{Transistor and its manufacturing method}
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게 설명하면 폴리 실리콘 게이트와 드레인 영역 사이의 캐패시턴스(capacitance)를 최소화시켜 스위칭 속도를 향상시킬 수 있는 트렌치형 MOSFET(Trench type Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
도 1a를 참조하면, 종래의 트랜지스터에 대한 부분 평면도가 도시되어 있고, 도 1b를 참조하면, 도 1a의 a-a선 단면도가 도시되어 있으며, 도 1c를 참조하면, 도 1a의 b-b선 단면도가 도시되어 있다.
도시된 바와 같이 종래의 트랜지스터는 드레인 전극(10')과, 상기 드레인 전극(10') 위에 위치된 N+형 기판(20')과, 상기 N+형 기판(20') 위에 형성된 N-형 드레인 영역(30')과, 상기 N-형 드레인 영역(30') 위에 형성된 P형 본체(40')와, 상기 P형 본체(40') 위에 부분적으로 형성된 N+형 소스 영역(50')과, 상기 소스 영역(50'), 본체(40') 및 드레인 영역(30')에 일정 깊이로 형성된 트렌치(60')와, 상기 트렌치(60')의 표면을 덮는 게이트 산화막(70')과, 상기 트렌치(60')의 게이트 산화막(70') 표면에 충진된 폴리 실리콘 게이트(80')와, 상기 폴리 실리콘 게이트(80') 위에 형성된 산화막(90')과, 상기 다수의 소스 영역(50')을 연결하는 소스 전극(100')과, 상기 폴리 실리콘 게이트(80')가 연결되도록 종단 영역(120')에 형성된 공통 게이트 전극(110')으로 이루어져 있다.
이러한 종래의 트랜지스터는 통상 평형 상태, 드레인-소스 전압이 인가된 오프(off) 상태 및 드레인-소스 전압이 인가된 온(on) 상태로 대별될 수 있다. 예를 들어 게이트-소스 전압이 트랜지스터 임계 전압보다 크고, 드레인-소스 전압이 0V보다 클 경우 온 상태가 된다. 즉, 이 경우 게이트 산화막(70')과 인접한 본체(40')에 N형 채널이 형성되면서 소스 영역(50')과 드레인 영역(30')이 도전됨으로써, 트랜지스터가 작동하게 된다.
한편, 종래의 트랜지스터를 보면 단면상 대략 사각 홈 형태로 트렌치가 형성되고, 그 트렌치의 벽면을 따라서 게이트 산화막이 형성되어 있으며, 이 게이트 산화막에는 폴리 실리콘 게이트가 넓은 면적으로 접촉되어 있음을 알 수 있다. 즉, 트렌치의 바닥면 및 그 측면에 형성된 게이트 산화막 전체에 폴리 실리콘 게이트가 접촉되어 형성되어 있다.
그러나, 위와 같이 게이트 산화막 전체에 폴리 실리콘 게이트가 접촉되어 있음으로써, 아래와 같은 문제가 발생한다.
첫째, 상기 게이트 전극, 소스 전극 및 드레인 전극에 전원이 인가되면 폴리 실리콘 게이트와 드레인 영역, 폴리 실리콘 게이트와 소스 영역(및 본체) 사이에 유전체인 게이트 산화막이 형성된 형태이므로, 일정 용량의 기생 캐패시턴스가 발생하는 문제가 있다.
둘째, 특히 상기 폴리 실리콘 게이트와 드레인 영역 사이에 발생하는 캐패시턴스는 트랜지스터의 스위칭 속도를 현저히 저하시키는 변수로 작용함으로써, 이러한 구조의 트랜지스터는 고속 동작 회로에 채택할 수 없는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 폴리 실리콘 게이트와 드레인 영역 사이의 캐패시턴스(capacitance)를 최소화시켜 스위칭 속도를 향상시킬 수 있는 MOSFET(Trench type Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명은 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 측면과 바닥면을 가지며 형성된 트렌치와, 상기 트렌치를 덮도록 측면과 바닥면을 가지며 형성된 게이트 산화막과, 상기 트렌치의 게이트 산화막 표면에 충진된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 위에 형성된 산화막과, 상기 다수의 소스를 연결하는 소스 전극과, 상기 폴리 실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극으로 이루어진 트랜지스터에 있어서, 상기 폴리 실리콘 게이트는 게이트 산화막의 측면과 상기 게이트 산화막의 측면과 인접한 게이트 산화막의 바닥면중 일부 영역에 형성된 것을 특징으로 한다.
여기서, 상기 게이트 산화막의 바닥면은 중앙의 일부 영역이 상기 산화막과 직접 접촉될 수 있다.
또한, 상기 폴리 실리콘 게이트의 증착 두께는 대략 2000Å~ 5000Å 이내가 바람직하다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 반도체 기판 위에 에피택셜 공정을 통하여 일정 두께의 반도체 드레인 영역을 형성하고, 상기 드레인 영역에는 측면과 바닥면을 갖는 일정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치의 측면 및 바닥면에 일정 두께의 게이트 산화막을 형성하는 단계와, 상기 트렌치의 측면 및 바닥면에 일정 두께의 폴리 실리콘 게이트를 증착한 후, 상기 게이트 산화막의 바닥면중 중앙 영역이 외부로 노출되도록 상기 폴리 실리콘 게이트를 식각하는 단계와, 상기 트렌치가 완전히 충진되도록 산화막을 증착한 후, 상기 트렌치 외부의 산화막은 식각하는 단계와, 상기 트렌치의 외주연인 드레인 영역에 일정 농도의 불순물을 이온주입하여 본체를 형성하고, 상기 본체에 다시 일정 농도의 불순물을 주입하여 소스 영역을 형성하는 단계와, 상기 폴리실리콘의 상부가 완전히 덮히는 동시에, 상기 소스영역은 노출되도록 산화막을 형성하고, 상기 소스 영역, 기판 및 폴리 실리콘 게이트에 접속되도록 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 한다.
여기서, 상기 폴리 실리콘 게이트의 증착 두께는 대략 2000Å~ 5000Å 이내가 되도록 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 트랜지스터는 폴리 실리콘 게이트가 게이트 산화막의 측면 및 바닥면중 일부 영역에만 형성되도록 함으로써, 폴리 실리콘 게이트와 드레인 영역 사이의 기생 캐패시턴스를 최소화할 수 있게 된다.
또한, 상기와 같이 기생 캐패시턴스를 최소화함으로써, 트랜지스터의 스위칭 속도를 대폭 향상시켜 고속 동작이 필요한 전자 회로에 유용하게 사용될 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2를 참조하면, 본 발명에 의한 트랜지스터의 단면도가 도시되어 있다.
여기서, 본 발명에 의한 트랜지스터의 모든 도면은 일정한 비율로 축적된 것은 아니며, 단면도에서는 비록 하나의 트랜지스터가 도시되어 있지만, 이러한 트랜지스터는 수십~수만개가 하나의 반도체 다이에 형성될 수 있음은 당연하다. 더불어, 본 발명에서 종단 영역에 형성된 공통 게이트 전극의 구조는 종래(도 1c 참조)와 동일하므로, 이것에 대한 도면 및 부호 설명은 생략하기로 한다.
먼저 도 2에 도시된 바와 같이, 본 발명에 의한 트랜지스터는 드레인 전극(10)과, 상기 드레인 전극(10) 위에 위치된 기판(20)과, 상기 기판(20) 위에 형성된 드레인 영역(30)과, 상기 드레인 영역(30) 위에 형성된 본체(40)와, 상기 본체(40) 위에 부분적으로 형성된 다수의 소스 영역(50)과, 상기 다수의 소스 영역(50), 본체(40) 및 드레인 영역(30)에 일정 깊이로 측면(61)과 바닥면(62)을 가지며 형성된 트렌치(60)와, 상기 트렌치(60)를 덮도록 측면(71)과 바닥면(72)을 가지며 형성된 게이트 산화막(70)과, 상기 게이트 산화막(70)의 측면(71)과 상기 게이트 산화막(70)의 측면(71)과 인접한 게이트 산화막(70)의 바닥면(72)중 일부 영역에 형성된 폴리 실리콘 게이트(80)와, 상기 게이트 산화막(70) 및 폴리 실리콘 게이트(80)가 이루는 공간에 증착된 산화막(90)과, 상기 다수의 소스 영역(50)을 연결하는 소스 전극(100)과, 상기 폴리 실리콘 게이트(80)가 연결되도록 종단 영역에 형성된 공통 게이트 전극(도시되지 않음)으로 이루어져 있다.
먼저, 상기 드레인 전극(10)은 통상의 알루미늄(Al) 등으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 기판(20)은 통상의 N+형(또는 P+형, 이하의 설명에서는 N채널 FET를 기준으로 설명함) 반도체 기판일 수 있다. 주지된 바와 같이 N+형 반도체 기판은 단결정봉 형성시 N형 불순물을 넣어 만든 것이다.
상기 드레인 영역(30)은 에피택셜 방법에 의해 형성한 것으로, N-형 에피택셜층일 수 있다. 주지된 바와 같이 N-형 드레인 영역(30)은 상기 기판(20) 위에 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시킨 것이다.
상기 본체(40)는 상기 드레인 영역(30)에 P형 불순물을 이온주입하여 형성한 것이다. 물론, 이러한 P형 본체(40)는 상기 측면(61)과 바닥면(62)을 갖는 트렌치(60)의 형성 이후에 형성되는 것이지만, 여기서는 구조의 이해를 위해 제조 공정 순서에 관계없이 적층 순서대로 설명한다.
상기 소스 영역(50)은 상기 P형 본체(40)중 일부 영역에 N형 불순물을 이온주입하여 형성한 것이다. 상기 소스 영역(50)의 농도는 N+이다.
상기 트렌치(60)는 상기 다수의 소스 영역(50), 본체(40) 및 드레인 영역(30)에 일정 깊이로 형성되어 있으며, 이는 상기 드레인 영역(30), 본체(40) 및 소스 영역(50)을 상,하 방향으로 절단하는 형태의 측면(61)과, 상기 드레인 영역(30)의 중앙에 바닥면(62)이 형성되어 있다. 물론, 상기 트렌치(60)는 트랜지스터의 종단 영역에까지 연장 형성되어 있다.
상기 게이트 산화막(70)은 상기 트렌치(60) 및 그 외측의 일부 표면을 덮으며 형성되어 있다. 물론, 상기 트렌치(60)와 같이 상기 게이트 산화막(70) 역시 측면(71)과 바닥면(72)을 갖는다.
상기 폴리 실리콘 게이트(80)는 N형 불순물이 포함된 것으로서, 이는 상기 트렌치(60)의 게이트 산화막(70) 표면에 충진되어 있다. 즉, 상기 폴리 실리콘 게이트(80)는 게이트 산화막(70)의 측면(71)과 상기 게이트 산화막(70)의 측면(71)과 인접한 게이트 산화막(70)의 바닥면(72)중 일부 영역에만 형성되어 있다. 따라서, 도면에서는 대략 "I I" 형태로 형성되어 있다. 다른 말로 설명하면, 상기 게이트 산화막(70)의 바닥면(72)은 중앙의 일부 영역이 상기 산화막(90)과 직접 접촉된 구조를 한다. 더불어, 상기 폴리 실리콘 게이트(80)의 증착 두께는 대략 2000Å~ 5000Å 이내로 형성함이 바람직하다. 상기 폴리 실리콘 게이트(80)의 증착 두께를 2000Å이하로 하면, 게이트 전극(110')으로부터 폴리 실리콘 게이트(80)까지의 저항이 커져 소자의 스위칭 속도가 저하되고, 또한 폴리 실리콘 게이트(80)의 증착 두께를 5000Å이상으로 하면 폴리 실리콘 게이트(80)와 드레인 영역(30) 사이의 기생 캐패시턴스가 너무 높아 스위칭 속도 개선 효과가 없어지기 때문이다. 물론, 상기 폴리 실리콘 게이트(80)는 상기 게이트 산화막(70)에 의해 상기 소스 영역(50) 및 본체(40)와 절연된 상태이다.
이와 같이, 상기 폴리 실리콘 게이트(80)가 게이트 산화막(70)의 측면(71) 및 바닥면(72)중 일부 영역에만 형성되도록 함으로써, 폴리 실리콘 게이트(80)와 드레인 영역(30) 사이의 기생 캐패시턴스가 최소화된다. 또한, 상기 기생 캐패시턴스가 최소화됨으로써, 트랜지스터의 스위칭 속도가 대폭 향상되고, 이에 따라 고속 동작의 필요한 전자 회로에 위의 트랜지스터가 유용하게 사용될 수 있게 된다.
상기 산화막(90)은 상기 폴리 실리콘 게이트(80) 및 이것과 게이트 산화막(70)이 이루는 공간에 일정 두께로 증착되어 있으며, 이는 상기 폴리 실리콘 게이트(80)와 하기할 소스 전극(100) 또는 본체(40)와의 쇼트를 방지하는 역할을 한다.
상기 소스 전극(100)은 예를 들면 알루미늄과 같은 금속에 의해 트렌치(60) 양측의 소스 영역(50)을 전기적으로 접속하는 역할을 한다.
마지막으로, 상기 공통 게이트 전극은 상기 종단 영역까지 연장된 상기 폴리 실리콘 게이트(80)에 접속되어 있으며, 이것 역시 통상의 알루미늄으로 형성될 수 있다.
도 3a 내지 도 3k를 참조하면, 본 발명에 의한 트랜지스터의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 본 발명에 의한 트랜지스터의 제조 방법은 반도체 기판(20) 및 드레인 영역(30) 제공 단계(도 3a)와, 트렌치(60) 형성 단계(도 3b)와, 게이트 산화막(70) 형성 단계(도 3c)와, 폴리 실리콘 게이트(80) 형성 단계(도 3d)와, 폴리 실리콘 게이트(80) 식각 단계(도 3e)와, 산화막(90) 형성 단계(도 3f)와, 산화막(90) 식각 단계(도 3g)와, 본체(40) 형성 단계(도 3h)와, 소스 영역(50) 형성 단계(도 3i)와, 절연용 산화막(90) 형성 단계(도 3j)와, 전극(10,100) 형성 단계(도 3k)로 이루어져 있다.
먼저 상기 반도체 기판(20) 및 드레인 영역(30) 제공 단계는, 도 3a에 도시된 바와 같이, 통상의 N+ 형 반도체 기판을 구비하고, 통상의 에피택셜 방법으로 N-형 에피택셜층을 형성하여 이루어진다. 여기서, 상기 N+형 반도체 기판은 단결정봉 형성시 N형 불순물을 넣어 만든 것이다.
이어서, 상기 트렌치(60) 형성 단계는, 도 3b에 도시된 바와 같이, 통상의 사진 식각 방법으로 상기 드레인 영역(30)에 대략 요홈 형태로 트렌치(60)를 형성한다. 이러한 트렌치(60)는 양쪽에 측면(61)이 형성되고, 그 양측면(61)의 중앙에는 바닥면(62)이 형성된다.
이어서, 상기 게이트 산화막(70) 형성 단계는, 도 3c에 도시된 바와 같이, 트렌치(60)의 측면(61) 및 바닥면(62)을 따라 매우 얇은 두께(예를 들면, 대략 500Å)로 게이트 산화막(70)을 형성한다. 물론, 상기 게이트 산화막(70)도 트렌치(60)와 대응되는 형태로서 측면(71)과 바닥면(72)이 형성된다.
이어서, 상기 폴리 실리콘 게이트(80) 형성 단계는, 도 3d에 도시된 바와 같이, 상기 게이트 산화막(70)의 측면(71) 및 바닥면(72), 그리고 그 외주연에 N형 불순물이 향유된 폴리 실리콘 게이트(80)를 일정 두께로 증착한다. 따라서, 상기 폴리 실리콘 게이트(80)는 상기 트렌치(60)를 완전히 충진하지 않고 다만, 게이트 산화막(70)의 측면(71), 바닥면(72) 및 그 외주연에만 얇게 형성된다.
여기서, 상기 폴리 실리콘 게이트(80)의 증착 두께는 대략 2000Å~ 5000Å 이내로 형성함이 바람직하다. 상기 폴리 실리콘 게이트(80)의 증착 두께를 2000Å이하로 하면, 게이트 전극(110')으로부터 폴리 실리콘 게이트(80)까지의 저항이 커져 소자의 스위칭 속도가 저하되고, 또한 폴리 실리콘 게이트(80)의 증착 두께를 5000Å이상으로 하면 폴리 실리콘 게이트(80)와 드레인 영역(30) 사이의 기생 캐패시턴스가 너무 높아 스위칭 속도 개선 효과가 없어지기 때문이다.
이어서, 상기 폴리 실리콘 게이트(80) 식각 단계는, 도 3e에 도시된 바와 같이, 통상의 사진 식각 공정을 통하여 상기 폴리 실리콘 게이트(80)가 게이트 산화막(70)의 측면(71)에만 접촉된 상태가 되도록 한다. 즉, 상기 폴리 실리콘 게이트(80)는 게이트 산화막(70)의 측면(71)과 상기 게이트 산화막(70)의 측면(71)과 인접한 게이트 산화막(70)의 바닥면(72)중 일부 영역에만 잔존하도록 한다. 따라서, 게이트 산화막(70)의 바닥면(72)은 중앙의 일부 영역이 상기 폴리 실리콘 게이트(80)를 통해 외측으로 노출된 형태를 한다.
이어서, 상기 산화막(90) 형성 단계는, 도 3f에 도시된 바와 같이, 상기 트렌치(60) 즉, 게이트 산화막(70)의 측면(71) 및 바닥면(72)이 이루는 공간이 완전히 충진되도록 산화막(90)을 증착시킨다.
이어서, 상기 산화막(90) 식각 단계는, 도 3g에 도시된 바와 같이, 상기 트렌치(60) 외주연의 모든 산화막(90)을 통상의 사진 식각 공정으로 제거한다. 이때, 상기 산화막(90)의 상면과 폴리 실리콘 게이트(80)의 상면은 동일한 평면이 되도록 함이 바람직하다. 물론, 상기 트렌치(60) 외주연의 게이트 산화막(70)은 아직 그대로 잔존하도록 한다.
이어서, 상기 본체(40) 형성 단계는, 도 3h에 도시된 바와 같이, P형 불순물을 상기 드레인 영역(30)에 이온주입하여 이루어진다.
이어서, 상기 소스 영역(50) 형성 단계는, 도 3i에 도시된 바와 같이, N형 불순물을 상기 트렌치(60)의 외주연인 상기 본체(40)에 일정 영역으로 이온주입하여 이루어진다.
이어서, 상기 산화막(90) 형성 단계는, 도 3j에 도시된 바와 같이, 폴리 실리콘 게이트(80) 위에 일정 두께로 규소 산화막(90)을 증착하여 이루어진다. 이러한 산화막(90)은 폴리 실리콘 게이트(80)에 연결되는 게이트 전극과 소스 전극(100) 사이의 쇼트를 방지하는 역할을 한다. 물론, 이때 상기 소스 영역(50) 및 본체(40)의 상면에 잔존하는 나머지 게이트 산화막(70)은 모두 식각하여 제거한다.
마지막으로, 상기 전극(10,100) 형성 단계는, 도 3k에 도시된 바와 같이, 상기 트렌치(60) 양측의 소스 영역(50)을 알루미늄 재질의 금속으로 연결하여 소스 전극(100)을 형성하고, 상기 기판(20)의 저면에 알루미늄 재질의 금속을 증착하여 드레인 전극(10)을 형성하며, 상기 폴리 실리콘 게이트(80)의 종단에 알루미늄 재질의 금속을 증착하여 게이트 전극(도시되지 않음)을 형성한다. 여기서, 상기 게이트 전극은 도면의 안쪽 또는 바깥쪽 방향에 있기 때문에 도시되어 있지 않지만, 그 연결 상태는 종래 도면 도 1c에 도시되어 있다. 즉, 산화막(90)을 통해 노출된 폴리 실리콘 게이트(80)에 게이트 전극이 연결된다.
상술한 바와 같이, 본 발명에 따른 트랜지스터 및 그 제조 방법은 폴리 실리콘 게이트가 게이트 산화막의 측면 및 바닥면중 일부 영역에만 형성되도록 함으로써, 폴리 실리콘 게이트와 드레인 영역 사이의 기생 캐패시턴스가 최소화되는 효과가 있다.
또한, 상기와 같이 기생 캐패시턴스가 최소화됨으로써, 트랜지스터의 스위칭 속도가 대폭 향상되고, 이에 따라 고속 동작이 필요한 전자 회로에 유용하게 사용될 수 있는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 트랜지스터 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a는 종래의 트랜지스터를 도시한 부분 평면도이고, 도 1b는 도 1a의 a-a선을 도시한 단면도이며, 도 1c는 도1a의 b-b선 단면도이다.
도 2는 본 발명에 의한 트랜지스터를 도시한 단면도이다.
도 3a 내지 3k는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 순차 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10; 드레인 전극 20; 기판
30; 드레인 영역 40; 본체
50; 소스 영역 60; 트렌치
61; 트렌치의 측면 62; 트렌치의 바닥면
70; 게이트 산화막 71; 게이트 산화막의 측면
72; 게이트 산화막의 바닥면 80; 폴리 실리콘 게이트
90; 산화막 100; 소스 전극
110'; 게이트 전극 120'; 종단 영역

Claims (5)

  1. 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 측면과 바닥면을 가지며 형성된 트렌치와, 상기 트렌치를 덮도록 측면과 바닥면을 가지며 형성된 게이트 산화막과, 상기 트렌치의 게이트 산화막 표면에 충진된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 위에 형성된 산화막과, 상기 다수의 소스를 연결하는 소스 전극과, 상기 폴리 실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극으로 이루어진 트랜지스터에 있어서,
    상기 폴리 실리콘 게이트는 게이트 산화막의 측면과 상기 게이트 산화막의 측면과 인접한 게이트 산화막의 바닥면중 일부 영역에 형성된 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 게이트 산화막의 바닥면은 중앙의 일부 영역이 상기 산화막과 직접 접촉된 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 폴리 실리콘 게이트의 증착 두께는 대략 2000Å~ 5000Å 이내인 것을 특징으로 하는 트랜지스터.
  4. 반도체 기판 위에 에피택셜 공정을 통하여 일정 두께의 반도체 드레인 영역을 형성하고, 상기 드레인 영역에는 측면과 바닥면을 갖는 일정 깊이의 트렌치를 형성하는 단계;
    상기 트렌치의 측면 및 바닥면에 일정 두께의 게이트 산화막을 형성하는 단계;
    상기 트렌치의 측면 및 바닥면에 일정 두께의 폴리 실리콘 게이트를 증착한 후, 상기 게이트 산화막의 바닥면중 중앙영역이 외부로 노출되도록 상기 폴리 실리콘 게이트를 식각하는 단계;
    상기 트렌치가 완전히 충진되도록 산화막을 증착한 후, 상기 트렌치 외부의 산화막은 식각하는 단계;
    상기 트렌치의 외주연인 드레인 영역에 일정 농도의 불순물을 이온주입하여 본체를 형성하고, 상기 본체에 다시 일정 농도의 불순물을 주입하여 소스 영역을 형성하는 단계; 및,
    상기 폴리 실리콘 게이트의 상부가 완전히 덮히는 동시에, 상기 소스영역은 노출되도록 산화막을 형성하고, 상기 소스 영역, 기판 및 폴리 실리콘 게이트에 접속되도록 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서, 상기 폴리 실리콘 게이트의 증착 두께는 대략 2000Å~ 5000Å 이내가 되도록 함을 특징으로 하는 트랜지스터의 제조 방법.
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