KR102453508B1 - 스페이서 내에 에어 보이드를 갖는 반도체 디바이스 - Google Patents

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쿤-창 추앙
신-치 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는 기판, 기판 상에 형성되는 게이트 산화물층, 게이트 산화물층 상에 형성되는 게이트, 및 게이트에 인접하게 그리고 기판 위에 형성되는 스페이서를 포함한다. 스페이서는, 게이트로의 및 게이트로부터의 전하 누설을 방지하여, 이에 의해 데이터 손실을 감소시키고 더 나은 메모리 유지를 제공하기 위해, 에어로 채워진 보이드를 포함한다. 전하 누설의 감소는 다른 스페이서 재료에 비해 에어의 낮은 유전 상수로 인한 감소된 기생 커패시턴스, 프린징 커패시턴스, 및 오버랩 커패시턴스로부터 결과된다. 스페이서는 산화물층 및 질화물층과 같은 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 반도체 디바이스는 MTP(multiple-time programmable) 메모리 디바이스이다.

Description

스페이서 내에 에어 보이드를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH AIR-VOID IN SPACER}
본 개시내용은 일반적으로 반도체 디바이스 및 반도체 디바이스를 제조하기 위한 방법에 관한 것이며, 특히 데이터 유지를 개선시킨 MTP(multiple-time programmable) 메모리 디바이스의 형성에 관한 것이다.
반도체 디바이스는 매우 다양한 전자장치들에서 사용되며, 반도체 디바이스의 생산 및 성능 둘 다에 관한 개선이 일반적으로 요망된다. 고 유전 상수("하이-k") 스페이서 재료를 이용하는 MTP 메모리 디바이스는 많은 전하 트랩 센터(charge trap center)를 포함할 수 있으며 전류 누설 및 감소된 데이터 유지를 위한 경로를 형성할 수 있다. 따라서, 개선된 MTP 메모리 디바이스 및 그 형성 방법이 필요하다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처들이 축척대로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처들의 치수는 논의의 명확함을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일부 실시예들에 따른, 에어 보이드(air-void)를 갖는 스페이서를 가지는 예시적인 반도체 디바이스의 단면도를 도시하는 도면이다.
도 1b는 일부 실시예들에 따른, 도 1a의 예시적인 반도체 디바이스의 다양한 치수 특성들을 도시하는 도면이다.
도 2a는 일부 실시예들에 따른, 에어 보이드를 갖는 스페이서를 가지는 다른 예시적인 반도체 디바이스의 단면도를 도시하는 도면이다.
도 2b는 일부 실시예들에 따른, 도 2a의 예시적인 반도체 디바이스를 제조하기 위한 프로세스를 도시하는 플로차트이다.
도 2c 내지 도 2k는 일부 실시예들에 따른, 도 2b의 프로세스에서의 단계들을 도시하는 일련의 도면들이다.
도 3a는 일부 실시예들에 따른, 에어 보이드를 갖는 스페이서를 가지는 다른 예시적인 반도체 디바이스의 단면도를 도시하는 도면이다.
도 3b는 일부 실시예들에 따른, 도 3a의 예시적인 반도체 디바이스를 제조하기 위한 프로세스를 도시하는 플로차트이다.
도 3c 내지 도 3k는 일부 실시예들에 따른, 도 3b의 프로세스에서의 단계들을 도시하는 일련의 도면들이다.
도 4는 일부 실시예들에 따른, 에어 보이드를 갖는 스페이서를 가지는 다른 예시적인 반도체 디바이스의 단면도를 도시하는 도면이다.
도 5는 일부 실시예들에 따른, 에어 보이드를 갖는 스페이서를 가지는 반도체 디바이스를 제조하기 위한 프로세스를 도시하는 플로차트이다.
이하의 개시내용은 제공된 주제(subject matter)의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접적으로 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가의 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 그에 부가하여, 본 개시내용은 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위쪽에(above)" "상부(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는 본 명세서에서 설명의 편의상 도면들에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면들에 묘사된 배향에 부가하여 사용 또는 동작 시의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
본 발명은 에어 보이드가 내부에 형성되어 있는 하나 이상의 스페이서를 이용하는 반도체 디바이스의 다양한 실시예들을 제공하며, 에어 보이드는 유리하게는 더 나은 격리 및 따라서 더 나은 데이터 유지를 결과한다. 에어 보이드는 스페이서에 더 낮은 유효 유전 상수를 제공하는 효과를 가질 수 있다. 이것은 차례로 유리하게는 프린징 커패시턴스/오버랩 커패시턴스를 감소시킬 수 있고 따라서 또한 플로팅 게이트와 스페이서 사이의 누설 경로를 감소시킬 수 있다.
이제 도 1을 참조하면, 일부 실시예들에 따른 에어 보이드를 갖는 스페이서를 가지는 반도체 디바이스(100)가 도시되어 있다. 반도체 디바이스(100)는 일반적으로 데이터 유지를 제공하는 메모리 디바이스일 수 있다. 예를 들어, 반도체 디바이스(100)는 전력이 없어도 데이터를 유지하도록 비휘발성 메모리를 제공할 수 있다. 일부 실시예들에서, 반도체 디바이스(100)는 하나 초과의 기입 동작을 허용하는 MTP(multiple-time programmable) 메모리 디바이스이다. 일반적으로, MTP 메모리 셀은 트랜지스터, 커패시터, 도체, 및 다른 적합한 재료 및 디바이스를 포함할 수 있다. 예를 들어, CMOS(complementary metal-oxide-semiconductor) 디바이스, MOSFET(metal-oxide semiconductor field-effect transistor), FinFET(fin field-effect transistor), 및 SOI(silicon-on-insulator) 디바이스는 MTP 메모리 셀을 형성하는 데 사용될 수 있다. 그렇지만, 다른 유사한 유형의 재료 및 디바이스가 또한 생각된다.
반도체 디바이스(100)는 기판(110), 게이트 산화물층(120), 및 게이트(130)를 포함하는 것으로 도시되어 있다. 기판(110)은 n-형 기판 또는 p-형 기판으로서 구현될 수 있다. 예를 들어, 기판(110)은 비소, 인, 및 다른 유사한 도펀트와 같은 n-형 도펀트로 도핑되는 실리콘 재료(예를 들어, 결정질 실리콘)로 형성될 수 있다. 기판(110)은 또한 붕소 및 다른 유사한 도펀트와 같은 p-형 도펀트로 도핑될 수 있다. 기판(110)은 SOI 구조, SOS(silicon-on-sapphire) 구조, 벌크 반도체 구조, 합금 반도체, 화합물 반도체, 제라늄 및 다양한 다른 적합한 재료 및 이들의 조합을 사용하여 구현될 수 있다. 게다가, 소스 영역 및 드레인 영역 둘 다가 기판(110) 내에 형성될 수 있다. 일부 실시예들에서, 소스 영역 및 드레인 영역은 이온 주입 프로세스를 사용하여 형성된다. 인, 포스핀, 붕소, 갈륨, 인듐, 및 다른 유사한 재료와 같은 n-형 전구체 재료 및 p-형 전구체 재료 둘 다를 포함하는 임의의 적합한 도핑 재료가 소스 영역 및 드레인 영역을 형성하는 데 사용될 수 있다. 기판은 디바이스들 사이의 크로스토크(crosstalk)를 방지하기 위해 외부 주변부에 격리 구조체를 더 포함할 수 있다.
게이트 산화물층(120)은 일반적으로 기판(110) 및 그 내에 형성되는 소스 단자 및 드레인 단자로부터 게이트(130)를 분리시키는 기판(110) 상에 형성되는 유전체층이다. 그에 따라, 일부 실시예들에서, 게이트 산화물층(120)은 기판(110) 내에 형성되는 소스 단자와 드레인 단자 사이에 형성된다. 게이트 산화물층(120)은 열 산화, 블랭킷 퇴적, 패터닝, 및 에칭과 같은 프로세스를 사용하여 기판(100) 상에 형성될 수 있다. 게이트 산화물층(120)은 실리콘 질화물, 알루미늄 산화물, 실리콘 이산화물, 및 다른 적합한 재료와 같은 고 유전 상수를 갖는 재료로 형성될 수 있다. 일부 실시예들에서, 게이트 산화물층(120)은 약 3.5 이상의 유전 상수를 갖는다.
도 1a에 도시된 바와 같이, 게이트(130)가 게이트 산화물층(120) 상에 형성된다. 일부 실시예들에서, 게이트(130)는 전기적으로 격리되고 폴리실리콘 재료로 형성되는 플로팅 게이트 구조이다. 이러한 의미에서, 게이트(130)는 소스 영역 및 드레인 영역과 같은 반도체 디바이스(100)의 다른 영역들에 용량적으로만 접속될 수 있다. 게이트(130)는 또한 금속 게이트일 수 있고, 캡핑층, 에칭 저지층, 장벽층, 게이트 유전체층, 일함수층, 충전 금속층, 및 다른 적합한 재료와 같은 다양한 구조들을 포함할 수 있다. 게이트(130)에 인가되는 전압은 일반적으로 반도체 디바이스(100)의 동작을 제어할 수 있다.
반도체 디바이스(100)는 또한 게이트(130)를 전기적으로 격리시키기 위한 다양한 스페이서 구조체들을 포함하는 것으로 도시되어 있다. 메모리 디바이스는 일반적으로 전하 누설의 결과로서 데이터 손실을 겪을 수 있다. 게이트(130)를 둘러싸는 전체적인 스페이서 구조체의 설계 및 구조는 전하 누설을 감소시키거나 방지할 수 있고, 반도체 디바이스(100)의 데이터 유지와 관련하여 전체적인 성능을 향상시킬 수 있다. 일부 이전의 접근법들은 주변의 스페이서 구조체 위로 연장되는 곡선형 게이트 헤드(gate head)를 포함하였다. 이러한 구조는, 특히 스페이서 구조체가 게이트와 접촉하는 직근 경계(immediate boundary)에, 불완전한 차폐를 생성할 수 있다. 이러한 접근법들에서, 전하는, 스페이서 구조체를 통해, 게이트로부터 근처의 전극들(예를 들어, 소스 단자 및 드레인 단자)로 그리고 근처의 전극들로부터 게이트로 누설될 수 있다. 높은 유전 상수를 갖는 재료를 포함하는 게이트 및/또는 스페이서 구조체의 사용은 높은 기생 커패시턴스, 높은 프린징 커패시턴스(내부 및 외부 둘 다), 및 높은 오버랩 커패시턴스를 갖는 구조를 생성할 수 있다. 이러한 현상은 전하 누설 및 데이터 손실을 야기할 수 있다.
반도체 디바이스(100)는 게이트(130)의 양측에 4개의 주요 층을 갖는 스페이서 구조체를 포함하는 것으로 도시되어 있다. 전하 누설을 방지하고 데이터 유지를 개선시키기 위해 전체적인 스페이서 구조체는 게이트(130)에 인접하게 그리고 기판(110) 위에 형성된다. 게이트(130)의 좌측에는 게이트(130)와 접촉하는 스페이서층(154), 스페이서층(154)과 접촉하는 스페이서층(144), 스페이서층(144)과 접촉하는 스페이서층(152), 및 스페이서층(152)과 접촉하는 스페이서층(142)이 있다. 게이트(130)의 우측에는 게이트(130)와 접촉하는 스페이서층(156), 스페이서층(156)과 접촉하는 스페이서층(146), 스페이서층(146)과 접촉하는 스페이서층(158), 및 스페이서층(158)과 접촉하는 스페이서층(148)이 있다. 특히, 스페이서층(144) 내에는 보이드(162)가 존재하고, 스페이서층(146) 내에는 보이드(164)가 존재한다. 이러한 재료들은 집합적으로 전하 누설을 방지하고 데이터 유지를 개선시키기 위해 게이트(130)에 인접하게 그리고 기판(120) 위에 형성되는 전체적인 스페이서를 형성한다. 특히, 게이트(130)는 스페이서의 상면과 동일 평면(flush)이거나 대체로 동일 평면인, 평평하거나 대체로 평평한 헤드를 갖는다.
일부 실시예들에서, 스페이서층(142, 144, 146, 및 148)은 산화물층이다. 예를 들어, 이러한 층들 각각은, 약 3.9의 유전 상수를 갖는, 실리콘 산화물 재료로 형성될 수 있다. 일부 실시예들에서, 스페이서층(152, 154, 156, 및 158)은 질화물층이다. 예를 들어, 이러한 층들 각각은, 약 7.5의 유전 상수를 갖는, 실리콘 질화물 재료로 형성될 수 있다. 이러한 재료들은 집합적으로 상대적으로 높은 유전 상수를 갖는 소위 "하이-k" 스페이서를 제공한다. 도 1에 도시된 바와 같이, 스페이서층(152, 154, 156, 및 158)은 기판(110)의 상면과 접촉하고 있지만, 스페이서층(142, 144, 146, 및 148)은 기판(110)의 상면과 접촉하지 않는다. 산화물층 및 질화물층이 본 명세서에서 설명되어 있지만, 게이트(130)를 전기적으로 격리시키기 위한 스페이서 구조체를 형성하기 위해 다른 적합한 재료가 사용될 수 있음이 이해될 것이다.
보이드(162)과 보이드(164) 둘 다는 에어로 채워지는데, 에어는 특히 주변의 스페이서 재료들과 비교할 때 약 1.0의 훨씬 더 낮은 유전 상수를 갖는다. 위에서 언급되고 도 1에 도시된 바와 같이, 보이드(162)는 스페이서층(144) 내에 형성되고 보이드(164)는 스페이서층(146) 내에 형성된다. 일부 실시예들에서, 보이드(162)는 스페이서층(144)의 질화물 재료에 의해 완전히 둘러싸이고, 보이드(164)는 스페이서층(146)의 질화물 재료에 의해 완전히 둘러싸인다. 일부 실시예들에서, 보이드(162) 및 보이드(164)는 습식 에칭 프로세스를 사용하여 형성된다. 보이드(162)와 보이드(164)가 에어로 채워지기 때문에, 스페이서 구조체의 전체적인 유전 상수가 감소되고, 따라서 연관된 프린징 커패시턴스, 기생 커패시턴스, 및 오버랩 커패시턴스가 감소된다. 이러한 현상은 더 나은 데이터 유지 및 감소된 전하 누설을 갖는 디바이스 구조체를 제공한다.
이제 도 1b를 참조하면, 일부 실시예들에 따른, 다른 예시적인 반도체 디바이스(100)가 도시되어 있다. 도 1b는 반도체 디바이스(100)와 연관된 관련 치수의 예시를 제공한다. 변수 HG는, 기판(110)의 상면으로부터 수직으로 측정되는, 게이트(130)의 높이를 나타낸다. 변수 HSP는, 기판(110)으로부터 수직으로 측정되는, 스페이서층(154)의 높이를 나타낸다. 변수 TSP1는, 수평으로(즉, 기판(110)의 상면에 평행한 방향으로) 측정되는, 스페이서층(156)의 두께를 나타낸다. 변수 TSP2는, 수평으로 측정되고 보이드(162)의 두께를 포함한, 스페이서층(146)의 두께를 나타낸다. 변수 TSP3은, 수평으로 측정되는, 스페이서층(158)의 두께를 나타낸다. 변수 TV는, 수평으로 측정되는, 보이드(164)의 두께를 나타낸다. 변수 TSP4는, 수평으로 측정되는, 스페이서층(148)의 두께를 나타낸다. 변수 TSP1+3은, 기판(110)의 상면으로부터 수직으로 측정되는, 스페이서층(146 및 148)의 하부 아래쪽에 그리고 기판(110) 위쪽에 존재하는 스페이서층(156 및 158)으로부터의 결합된 재료의 두께를 나타낸다. 반도체 디바이스(100)가 본질적으로 대칭이거나 거의 대칭이며, 그에 따라 스페이서층(154)의 두께가, 예를 들어, 스페이서층(156)의 두께(TSP1)와 동일하거나 거의 동일할 것임이 이해될 것이다.
HG 및 HSP와 관련하여, 일부 실시예들에서, HG에 대한 HSP의 비는 0.95보다 크다. 게이트(130)가 게이트(130)에 인접하게 그리고 기판(110) 위에 형성되는 전체적인 스페이서 구조체에 비해 이러한 방식으로 평평한 또는 거의 평평한 헤드를 갖도록 보장하는 것은 전하 누설을 감소시키는 효과적인 구조를 제공할 수 있다. TSP1과 관련하여, 일부 실시예들에서, 이 두께는 약 10 내지 150 옹스트롬의 범위이지만, 이 범위 밖의 두께가 또한 생각된다. TSP3과 관련하여, 일부 실시예들에서, 이 두께는 약 50 내지 300 옹스트롬의 범위이지만, 이 범위 밖의 두께가 또한 생각된다. 그에 따라, TSP3은 전형적으로 TSP1보다 크고, TSP3에 대한 TSP1의 비는, 일부 실시예들에서, 약 0.025 내지 0.5의 범위에 있지만, 이 범위 밖의 두께가 또한 생각된다. TSP1+3과 관련하여, 일부 실시예들에서, 이 두께는 TSP1과 TSP3의 합과 동일하거나 대략 동일하지만(예를 들어, 이 합으로부터 10% 내에 있음), 이 범위 밖의 두께가 또한 생각된다.
TV 및 보이드(164)의 크기와 관련하여, 일반적으로, 보이드(164)의 단면적은, 일부 실시예들에서, 스페이서층(146)의 단면적의 5% 내지 80%의 범위이지만, 이 범위 밖의 단면적이 또한 생각된다. 일부 실시예들에서, 보이드(164)는 스페이서층(146)에 의해 완전히 둘러싸이고 완전히 스페이서층(146) 내에 형성된다. 그렇지만, 보이드(164)는 또한 스페이서층(146)에 의해서만 부분적으로 둘러싸이고 스페이서층(156), 스페이서층(158), 및 기판(110) 중 하나 이상과 접촉하도록 형성될 수 있다. 보이드(164)의 수직 높이는, 일부 실시예들에서, 스페이서층(146)의 높이의 10% 내지 80%의 범위이지만, 이 범위 밖의 높이가 또한 생각된다. 유사하게, 일부 실시예들에서, 보이드(162)는 스페이서층(144)에 의해 완전히 둘러싸이고 완전히 스페이서층(144) 내에 형성된다. 그렇지만, 보이드(162)는 또한 스페이서층(144)에 의해서만 부분적으로 둘러싸이고 스페이서층(152), 스페이서층(154), 및 기판(110) 중 하나 이상과 접촉하도록 형성될 수 있다. 보이드(162)의 단면적은, 일부 실시예들에서, 스페이서층(144)의 단면적의 5% 내지 80%의 범위이지만, 이 범위 밖의 단면적이 또한 생각된다. 보이드(162)의 수직 높이는, 일부 실시예들에서, 스페이서층(144)의 높이의 10% 내지 80%의 범위이지만, 이 범위 밖의 높이가 또한 생각된다. 제각기, 스페이서층(144) 및 스페이서층(146) 내에서의 보이드(162) 및 보이드(164)의 위치는 의도된 응용에 따라 (예를 들어, 기판(110)에 더 가깝도록, 게이트(230)에 더 가깝도록, 기타로) 조정될 수 있다. TSP2에 대한 TV의 비는, 일부 실시예들에서, 0.1 내지 1의 범위이지만, 이 범위 밖의 두께가 또한 생각된다.
또한 도 1b에는 반도체 디바이스(100)의 상면을 보여주는 확대도가 도시되어 있다. 구체적으로, 딥(dip)(147)이 스페이서층(146)의 상면에 형성되는 것으로 도시되어 있다. 일부 실시예들에서, 프린징 커패시턴스를 감소시키고 전하 누설을 방지하기 위해 도시된 바와 같이 딥(147)이 스페이서층(146)의 상면 내로 에칭된다. 유사한 딥이 스페이서층(144)의 상면 내로 에칭될 수 있다. 이들 치수가 예로서 제공되고 반도체 디바이스(100)의 특정 구현에 따라 변할 수 있다는 것이 이해될 것이다.
이제 도 2a 내지 도 2k를 참조하면, 일부 실시예들에 따른, 예시적인 반도체 디바이스(200) 및 반도체 디바이스(200)를 제조하기 위한 예시적인 프로세스(290)가 도시된다. 반도체 디바이스(200)는 많은 양태들에서 반도체 디바이스(100)와 유사하다. 구체적으로 도 2a를 참조하면, 반도체 디바이스(200)는 기판(210), 게이트 산화물층(220), 및 게이트(230)를 포함하는 것으로 도시되어 있다. 이들 구조는 위에서 설명된 기판(110), 게이트 산화물층(120), 및 게이트(130)와 유사하다. 반도체 디바이스(200)는 또한, 게이트(230)의 좌측에, 스페이서층(254), 스페이서층(244), 스페이서층(252), 및 스페이서층(242)를 포함하고, 게이트(230)의 우측에, 스페이서층(256), 스페이서층(246), 스페이서층(258), 및 스페이서층(248)을 포함하는 스페이서 구조체를 갖는 것으로 도시되어 있다. 스페이서층(242, 244, 246, 및 248)은, 실리콘 질화물 재료로 형성되는 것과 같은, 질화물층이다. 스페이서층(252, 254, 256, 및 258)은, 실리콘 산화물 재료로 형성되는 것과 같은, 산화물층이다. 에어로 채워진 보이드(262)는 스페이서층(244) 내에 형성되고, 에어로 채워진 보이드(264)는 스페이서층(246) 내에 형성된다. 이들 구조는 위에서 설명된 스페이서층(142, 144, 146, 148, 152, 154, 156, 및 158) 및 보이드(162 및 164)와 유사하다.
구체적으로 도 2b를 참조하면, 프로세스(290)의 단계들을 예시하는 플로차트가 도시되어 있다. 구체적으로 도 2c 내지 도 2k를 참조하면, 프로세스(290)의 단계들을 예시하는 다양한 도면들이 도시되어 있다. 프로세스(290)는 스페이서 자체를 형성하는 동안 스페이서 내에 보이드를 형성하기 위한 방법을 제공한다. 프로세스(290)는 스페이서 구조체 내에 에어 보이드를 갖는 반도체 디바이스를 제조하기 위한 하나의 가능한 프로세스의 예를 제공한다. 추가의 예가 도 3a 내지 도 3k 및 도 4와 관련하여 아래에서 제공된다.
단계(291)에서, 게이트가 반도체 기판 상에 형성된다(도 2c). 단계(291)는 기판(210) 상에 게이트 산화물층(220)을 형성하고 게이트 산화물층(220) 상에 게이트(230)를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 게이트(230)는 폴리실리콘 재료로 형성되고 게이트 산화물층(220)은 기판(210) 내에 형성되는 소스 단자 및 드레인 단자로부터 게이트(230)를 분리시키는 유전체 재료이다. 게이트 산화물층(220)은 열 산화 프로세스를 사용하여 형성될 수 있고 두께의 범위가 있을 수 있다. 일부 실시예들에서, 게이트(230)는, 예를 들어, 플로팅 게이트 MOSFET 또는 일반적으로 플로팅 게이트 트랜지스터의 일부로서, 전기적으로 격리되는 플로팅 게이트이다. 예시된 바와 같이, 게이트 산화물층(220)은 기판(210) 상에 형성되고 게이트(230)는 게이트 산화물층(220) 상에 형성된다.
단계(292)에서, 제1 산화물층이 게이트 위에 그리고 기판 위에 퇴적된다(도 2d). 단계(292)는 스페이서층(254 및 256)을 형성하는 산화물층을 퇴적하는 것을 포함할 수 있다. 제1 산화물층은 게이트(230)를 전기적으로 격리시키도록 그리고 전하 누설을 방지하도록 설계된 더 큰 스페이서 구조체의 일부로서 게이트(230)와 접촉하는 제1 층이다. 일부 실시예들에서, 단계(292)에서 퇴적되는 제1 산화물층은 80 옹스트롬의 두께를 갖는다. 그렇지만, 제1 산화물층은, 두께가 약 65 내지 95 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 산화물층은 실리콘 산화물 또는 다른 유사한 산화물 재료로 형성될 수 있다. 예시된 바와 같이, 제1 산화물층이 게이트(230) 위에 그리고 기판(210) 위에 퇴적된다.
단계(293)에서, 제1 질화물층이 제1 산화물층 위에 퇴적된다(도 2e). 단계(293)는 스페이서층(244 및 246)을 형성하는 실리콘 질화물층을 퇴적하는 것을 포함할 수 있다. 따라서, 제1 질화물층은 제1 산화물층과 접촉하고, 게이트(230)를 전기적으로 격리시키는 더 큰 스페이서 구조체의 제2 층을 형성한다. 일부 실시예들에서, 단계(293)에서 퇴적되는 제1 질화물층은 150 옹스트롬의 두께를 갖는다. 그렇지만, 제1 질화물층은, 두께가 약 120 내지 180 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 질화물층은 실리콘 질화물 또는 다른 유사한 재료로 형성될 수 있다. 앞서 언급된 바와 같이, 실리콘 질화물은, 실리콘 산화물의 유전 상수보다 높은, 약 7.5의 유전 상수를 갖는다. 예시된 바와 같이, 제1 질화물층이 제1 산화물층 위에 퇴적된다.
단계(294)에서, 제1 질화물층이 에칭된다(도 2f). 단계(294)는 제1 질화물층의 2개의 수직 부분이 남아 있도록 도 2f에 예시된 바와 같이 제1 질화물층을 성형하는 것을 포함할 수 있다. 도시된 바와 같이, 이들 수직 부분의 상면은 제1 산화물층의 상면과 동일 평면이거나 거의 동일 평면이다. 단계(294)에서 수행되는 에칭 프로세스의 결과로서, 일부 실시예들에서, 제1 질화물층의 남아 있는 수직 부분들의 두께는 약 120 옹스트롬이다. 그렇지만, 이들 수직 부분의 두께는, 두께가 약 100 내지 140 옹스트롬의 범위인 것과 같이, 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 일부 실시예들에서, 단계(294)에서 수행되는 에칭 프로세스는 건식 에칭 프로세스이다.
단계(295)에서, 제2 산화물층이 제1 산화물층 및 에칭된 제1 질화물층 위에 퇴적된다(도 2g). 단계(295)는 스페이서층(252 및 258)을 형성하는 산화물층을 퇴적하는 것을 포함할 수 있다. 일부 실시예들에서, 단계(295)에서 퇴적되는 제2 산화물층은 500 옹스트롬의 두께를 갖는다. 그렇지만, 제2 산화물층은, 약 300 내지 700 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 산화물층과 같이, 제2 산화물층이 실리콘 산화물 또는 다른 유사한 산화물 재료로 형성될 수 있다. 도 2g에 예시된 바와 같이, 제2 산화물층이 제1 산화물층 및 에칭된 제1 질화물층 위에 퇴적된다.
단계(296)에서, 제2 산화물층이 에칭된다(도 2h). 단계(296)는 제2 산화물층의 2개의 수직 부분이 남아 있도록 도 2h에 예시된 바와 같이 제2 산화물층을 성형하는 것을 포함할 수 있다. 도시된 바와 같이, 이들 수직 부분의 상면은 에칭된 제1 질화물층의 상면 및 제1 산화물층의 상면과 동일 평면이거나 거의 동일 평면이다. 단계(296)에서 수행되는 에칭 프로세스의 결과로서, 일부 실시예들에서, 제2 산화물층의 남아 있는 수직 부분들의 두께는 300 옹스트롬이다. 그렇지만, 이들 수직 부분의 두께는, 두께가 약 250 내지 350 옹스트롬의 범위인 것과 같이, 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 일부 실시예들에서, 단계(296)에서 수행되는 에칭 프로세스는 건식 에칭 프로세스이다.
단계(297)에서, 제1 질화물층이 에칭되어 보이드를 형성한다(도 2i). 단계(297)는, 제각기, 스페이서층(244 및 246) 내에 보이드(262 및 264)를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 단계(297)에서 수행되는 에칭 프로세스는 습식 에칭 프로세스이다. 단계(297)에서 수행되는 에칭 프로세스는 보이드(262) 및 보이드(264)을 형성하기 위해 제1 산화물층과 에칭된 제2 산화물층 사이에 배치되는 에칭된 제1 질화물층을 완전히 또는 부분적으로 제거할 수 있다. 일부 실시예들에서, 보이드(262)의 단면적은 스페이서층(244)의 단면적의 5% 내지 80%의 범위이고 보이드(264)의 단면적은 스페이서층(246)의 단면적의 5% 내지 80%의 범위이지만, 응용에 따라 이 범위 밖의 단면적이 또한 생각된다. 일부 실시예들에서, 보이드(262)의 수직 높이는 스페이서층(244)의 높이의 10% 내지 80%의 범위이고, 보이드(264)의 수직 높이는 스페이서층(246)의 높이의 10% 내지 80%의 범위이지만, 응용에 따라 이 범위 밖의 높이가 또한 생각된다. 보이드(262) 및 보이드(264) 둘 다는, 제각기, 스페이서층(244) 및 스페이서층(246)에 의해 완전히 또는 부분적으로 둘러싸일 수 있다. 전하 누설을 방지하고 반도체 디바이스(200)에 대한 더 나은 메모리 유지를 제공하기 위해 보이드(262) 및 보이드(264) 둘 다가 에어로 채워진다.
단계(298)에서, 제1 산화물층, 에칭된 제2 산화물층, 및 보이드가 내부에 형성되어 있는 이제 두 번 에칭된 제1 질화물층 위에 제2 질화물층이 퇴적된다(도 2j). 단계(298)는 스페이서층(242 및 248)을 형성하는 질화물층을 퇴적하는 것을 포함할 수 있다. 일부 실시예들에서, 단계(298)에서 퇴적되는 제2 질화물층은 150 옹스트롬의 두께를 갖는다. 그렇지만, 제2 질화물층은, 약 100 내지 200 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 질화물층과 같이, 제2 질화물층이 실리콘 질화물 또는 다른 유사한 질화물 재료로 형성될 수 있다. 도 2j에 예시된 바와 같이, 제1 산화물층, 에칭된 제2 산화물층, 및 보이드(262)와 보이드(264)가 내부에 형성되어 있는 이제 두 번 에칭된 제1 질화물층 위에 제2 질화물층이 퇴적된다. 단계(298)는 일반적으로 전체적인 스페이서 구조체 내에 보이드를 형성하는 것을 완료한다.
단계(299)에서, 제2 질화물층이 에칭된다(도 2k). 단계(299)는 스페이서층(242, 252, 244, 254, 256, 246, 258, 및 248)을 형성하기 위해 제2 질화물층, 제1 산화물층, 제2 산화물층, 및 제1 질화물층을 성형하는 것을 포함할 수 있다. 도 2k에 예시된 바와 같이, 단계(299)는 이들 층 각각의 상면이 서로에 대해 동일 평면이거나 거의 동일 평면이도록 이들 층 각각의 높이를 단축시키는 것을 포함한다. 또한 도 2k에 도시된 바와 같이, 단계(299)는 스페이서층(242 및 248)이 되는 2개의 수직 부분을 형성하기 위해 제2 질화물층의 수평 부분들을 제거하는 것을 포함한다. 더욱이, 스페이서층(242 및 248)은 게이트(230)로부터 아래쪽으로 그리고 멀어지는 쪽으로 경사지는 경사진(angled) 상면으로 성형된다.
이제 도 3a 내지 도 3k를 참조하면, 일부 실시예들에 따른, 예시적인 반도체 디바이스(300) 및 반도체 디바이스(300)를 제조하기 위한 예시적인 프로세스(390)가 도시된다. 반도체 디바이스(300)는 또한 많은 양태들에서 반도체 디바이스(100)와 유사하다. 구체적으로 도 3a를 참조하면, 반도체 디바이스(300)는 기판(310), 게이트 산화물층(320), 및 게이트(330)를 포함하는 것으로 도시되어 있다. 이들 구조는 위에서 설명된 기판(110), 게이트 산화물층(120), 및 게이트(130)와 유사하다. 반도체 디바이스(300)는 또한, 게이트(330)의 좌측에, 스페이서층(354), 보이드(362), 및 스페이서층(352)를 포함하고, 게이트(330)의 우측에, 스페이서층(356), 보이드(364), 및 스페이서층(358)을 포함하는 스페이서 구조체를 갖는 것으로 도시되어 있다. 스페이서층(352, 354, 356, 및 358)은, 실리콘 산화물 재료로 형성되는 것과 같은, 산화물층이다. 보이드(362)와 보이드(364)는 에어로 채워져 있다. 이들 구조는 위에서 설명된 스페이서층(152, 154, 156, 및 158) 및 보이드(162 및 164)와 유사하다.
그렇지만, 접촉 에칭 저지층(contact etch stop layer; CESL)(370)은 물론 전극(382, 384, 및 386)이 또한 도 3a에 도시되어 있다. 반도체 디바이스(300)에서, CESL(370)은 본질적으로 반도체 디바이스(100)의 스페이서층(142, 144, 146, 및 148)을 대체한다. CESL(370)은 실리콘 질화물, 실리콘 산화물과 실리콘 질화물, 실리콘 질화물 및/또는 실리콘 탄화물과 같은 재료, 및 다른 적합한 재료들 및 이들의 조합으로 형성될 수 있다. 전극(382, 384, 및 386)은 니켈 규화물 또는 다른 적합한 재료들 또는 적합한 재료들의 조합으로 형성될 수 있다. 일부 실시예들에서, 전극(382)은 반도체 디바이스(300)의 소스 영역을 위한 전도성 단자를 제공하고, 전극(384)은 게이트(330)를 위한 전도성 단자를 제공하며, 전극(386)은 반도체 디바이스(300)의 드레인 영역을 위한 전도성 단자를 제공한다. 이하에서 더 상세히 논의되는 바와 같이, 프로세스(290)와 달리, 프로세스(390)에서, 보이드(362 및 364)의 형성은, 프로세스(290)에서와 같이 제2 질화물층을 퇴적하는 것으로 완료되는 것이 아니라, CESL(370)을 퇴적한 결과로서 완료된다. 더욱이, 프로세스(390)에서, 이하에서 더 상세히 논의되는 바와 같이, 전극(382, 384, 및 386)의 형성 이후에 보이드(362 및 364)의 형성이 발생한다.
구체적으로 도 3b를 참조하면, 프로세스(390)의 단계들을 예시하는 플로차트가 도시되어 있다. 구체적으로 도 3c 내지 도 3k를 참조하면, 프로세스(390)의 단계들을 예시하는 다양한 도면들이 도시되어 있다. 프로세스(390)는 스페이서 자체의 형성 이후에 그리고 반도체 디바이스의 소스 영역, 게이트 영역, 및 드레인 영역의 금속배선(metallization) 이후에 스페이서 내에 보이드를 형성하기 위한 방법을 제공한다. 프로세스(390)는 스페이서 구조체 내에 에어 보이드를 갖는 반도체 디바이스를 제조하기 위한 다른 가능한 프로세스의 예를 제공한다. 유사한 프로세스를 사용하여 형성될 수 있는 다른 예시적인 구조가 도 4와 관련하여 아래에 제공된다.
단계(391)에서, 게이트가 반도체 기판 상에 형성되고, 제1 산화물층이 게이트 위에 그리고 기판 위에 퇴적되며, 제1 질화물층이 제1 산화물층 위에 퇴적된다(도 3c). 단계(391)는 프로세스(290)의 291, 292, 및 293과 유사하다. 단계(391)는 기판(310) 상에 게이트 산화물층(320)을 형성하는 것, 게이트 산화물층(320) 상에 게이트(330)를 형성하는 것, 게이트(330) 위에 그리고 기판(310) 위에 스페이서층(354 및 356)을 형성하는 산화물층을 퇴적하는 것, 및 프로세스(290)의 단계(293)에서 퇴적되는 질화물층과 유사한 질화물층을 산화물층 위에 퇴적하는 것(궁극적으로 게이트(330)의 대향하는 측면들 상에 층(344 및 346)을 형성하는 것)을 포함할 수 있다. 일부 실시예들에서, 단계(391)에서 퇴적되는 제1 산화물층은 80 옹스트롬의 두께를 갖는다. 그렇지만, 제1 산화물층은, 두께가 약 65 내지 95 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 산화물층은 실리콘 산화물 또는 다른 유사한 산화물 재료로 형성될 수 있다. 앞서 언급된 바와 같이, 실리콘 산화물은 약 3.9의 유전 상수를 갖는다. 도 3c에 예시된 바와 같이, 제1 산화물층이 게이트(330) 위에 그리고 기판(310) 위에 퇴적된다. 일부 실시예들에서, 단계(391)에서 퇴적되는 제1 질화물층은 150 옹스트롬의 두께를 갖는다. 그렇지만, 제1 질화물층은, 두께가 약 120 내지 180 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 질화물층은 실리콘 질화물 또는 다른 유사한 재료로 형성될 수 있다. 앞서 언급된 바와 같이, 실리콘 질화물은, 실리콘 산화물의 유전 상수보다 높은, 약 7.5의 유전 상수를 갖는다. 도 3c에 예시된 바와 같이, 제1 질화물층이 제1 산화물층 위에 퇴적된다.
단계(392)에서, 제1 질화물층이 에칭된다(도 3d). 단계(392)는 프로세스(290)의 단계(294)와 유사하다. 단계(392)는 제1 질화물층의 2개의 수직 부분이 남아 있도록 도 3d에 예시된 바와 같이 제1 질화물층을 성형하는 것을 포함할 수 있다. 도시된 바와 같이, 수직 부분의 상면은 제1 산화물층의 상면과 동일 평면이거나 거의 동일 평면이다. 단계(392)에서 수행되는 에칭 프로세스의 결과로서, 일부 실시예들에서, 제1 질화물층의 남아 있는 수직 부분들의 두께는 약 120 옹스트롬이다. 그렇지만, 이들 수직 부분의 두께는, 두께가 약 100 내지 140 옹스트롬의 범위인 것과 같이, 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 일부 실시예들에서, 단계(392)에서 수행되는 에칭 프로세스는 건식 에칭 프로세스이다.
단계(393)에서, 제2 산화물층이 에칭된 제1 실리콘 질화물층 및 제1 산화물층 위에 퇴적된다(도 3e). 단계(393)는 프로세스(290)의 단계(295)와 유사하다. 단계(393)는 스페이서층(352 및 358)을 형성하는 산화물층을 퇴적하는 것을 포함할 수 있다. 일부 실시예들에서, 단계(393)에서 퇴적되는 제2 산화물층은 500 옹스트롬의 두께를 갖는다. 그렇지만, 제2 산화물층은, 약 300 내지 700 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 산화물층과 같이, 제2 산화물층이 실리콘 산화물 또는 다른 유사한 산화물 재료로 형성될 수 있다. 예시된 바와 같이, 제2 산화물층이 제1 산화물층 및 에칭된 제1 질화물층 위에 퇴적된다.
단계(394)에서, 제2 산화물층이 에칭된다(도 3f). 단계(394)는 프로세스(290)의 단계(296)와 유사하다. 단계(394)는 제2 산화물층의 2개의 수직 부분이 남아 있도록 예시된 바와 같이 제2 산화물층을 성형하는 것을 포함할 수 있다. 도시된 바와 같이, 이들 수직 부분의 상면은 에칭된 제1 질화물층의 상면 및 제1 산화물층의 상면과 동일 평면이거나 거의 동일 평면이다. 단계(394)에서 수행되는 에칭 프로세스의 결과로서, 일부 실시예들에서, 제2 산화물층의 남아 있는 수직 부분들의 두께는 300 옹스트롬이다. 그렇지만, 이들 수직 부분의 두께는, 두께가 약 250 내지 350 옹스트롬의 범위인 것과 같이, 더 두껍거나 더 얇을 수 있다. 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 일부 실시예들에서, 단계(394)에서 수행되는 에칭 프로세스는 건식 에칭 프로세스이다.
단계(395)에서, 제2 질화물층이 제1 산화물층, 에칭된 제1 질화물층, 및 에칭된 제2 산화물층 위에 퇴적된다(도 3g). 특히, 프로세스(290)와 달리, 제1 질화물층이 보이드를 형성하기 위해 에칭되기 전에 제2 질화물층이 퇴적된다. 그에 따라, 또한 프로세스(290)와 달리, 제2 질화물층을 퇴적하는 것이 일반적으로 보이드의 형성을 완료하지 않는다. 일부 실시예들에서, 단계(395)에서 퇴적되는 제2 질화물층은 150 옹스트롬의 두께를 갖는다. 그렇지만, 단계(395)에서 퇴적되는 제2 질화물층은, 약 100 내지 150 옹스트롬의 범위인 것과 같이, 약간 더 두껍거나 더 얇을 수 있으며, 응용에 따라 이 범위 밖의 두께가 또한 생각된다. 제1 질화물층과 같이, 제2 질화물층이 실리콘 질화물 또는 다른 유사한 질화물 재료로 형성될 수 있다. 도 3g에 예시된 바와 같이, 제2 질화물층이 제1 산화물층, 에칭된 제2 산화물층, 및 에칭된 제1 질화물층 위에 퇴적된다.
단계(396)에서, 제2 질화물층 및 제1 산화물층이 에칭된다(도 3h). 단계(396)는 스페이서층(342, 252, 244, 254, 256, 246, 258, 및 348)을 형성하기 위해 제2 질화물층, 제1 산화물층, 제2 산화물층, 및 제1 질화물층을 성형하는 것을 포함할 수 있다. 예시된 바와 같이, 단계(396)는 이들 층 각각의 상면이 서로에 대해 동일 평면이거나 거의 동일 평면이도록 이들 층 각각의 높이를 단축시키는 것을 포함한다. 또한 도 3h에 도시된 바와 같이, 단계(396)는 스페이서층(342 및 348)을 형성하기 위해 제2 질화물층의 수평 부분들을 제거하는 것을 포함한다. 더욱이, 스페이서층(342 및 348) 각각은 게이트(330)로부터 아래쪽으로 그리고 멀어지는 쪽으로 경사지는 경사진 상면으로 성형된다.
단계(397)에서, 규화물 금속배선이 게이트 상에 그리고 기판의 소스 영역 및 드레인 영역 상에 형성된다(도 3i). 단계(397)는 위에서 설명된 전극(382, 384, 및 386)의 형성을 포함할 수 있다. 소스 영역 및 드레인 영역은 주입, 퇴적, 도핑, 열처리, 및 다른 적합한 프로세스 및 이들의 조합과 같은 프로세스를 사용하여 기판(310) 내에 형성될 수 있다. 이어서, 이들 영역 위에 그리고 게이트 위에 전도성 단자를 형성하기 위해 살리시데이션(salicidation) 프로세스가 수행될 수 있다. 특히, 단계(397)는 보이드가 스페이서 구조체 내에 형성되기 전에 발생한다.
단계(398)에서, 제1 질화물층이 에칭되어 보이드를 형성한다(도 3j). 단계(398)는 프로세스(290)의 단계(297)와 유사하다. 단계(398)는 보이드(362 및 364)를 형성하는 것을 포함한다. 일부 실시예들에서, 단계(398)에서 수행되는 에칭 프로세스는 습식 에칭 프로세스이다. 단계(398)에서 수행되는 에칭 프로세스는 보이드(362 및 364)를 형성하기 위해 스페이서층(344 및 346)을 완전히 또는 부분적으로 제거할 수 있다. 일부 실시예들에서, 보이드(362)의 단면적은 스페이서층(344)의 단면적의 5% 내지 80%의 범위이고 보이드(364)의 단면적은 스페이서층(346)의 단면적의 5% 내지 80%의 범위이지만, 응용에 따라 이 범위 밖의 단면적이 또한 생각된다. 일부 실시예들에서, 보이드(362)의 수직 높이는 스페이서층(344)의 높이의 10% 내지 80%의 범위이고, 보이드(364)의 수직 높이는 스페이서층(346)의 높이의 10% 내지 80%의 범위이지만, 응용에 따라 이 범위 밖의 높이가 또한 생각된다. 보이드(362) 및 보이드(364) 둘 다는, 제각기, 스페이서층(344)과 CESL(370) 및 스페이서층(346)과 CESL(370)에 의해 완전히 또는 부분적으로 둘러싸일 수 있다. 전하 누설을 방지하고 반도체 디바이스(300)에 대한 더 나은 메모리 유지를 제공하기 위해 보이드(362 및 364)가 에어로 채워진다.
단계(399)에서, 접촉 에칭 저지층이 디바이스 구조체 위에 퇴적된다(도 3k). 단계(399)는 위에서 논의된 CESL(370)을 퇴적하는 것을 포함할 수 있다. 단계(399)가 수행된 후에, 보이드(362 및 364)의 형성이 일반적으로 완료된다. 일부 실시예들에서, 단계(398)에서 제1 질화물층 및 제2 질화물층을 형성하기 위해 사용되는 질화물 재료 전부가 제거될 때, 보이드가 CESL 재료에 의해 완전히 둘러싸이도록 CESL 재료가 단계(398)에서 형성된 보이드 주위의 갭을 채울 수 있다. 다른 실시예들에서, 단계(398)의 완료 이후에 질화물 재료의 일부가 남아 있고, 보이드가 남아 있는 질화물 재료에 의해 완전히 둘러싸이도록 CESL은 남아 있는 질화물 재료 위를 채운다. 추가의 실시예들에서, 단계(399) 이후에, 보이드는 질화물 재료와 CESL 재료의 조합에 의해 둘러싸인다.
이제 도 4를 참조하면, 일부 실시예들에 따른 에어 보이드를 갖는 스페이서를 가지는 다른 예시적인 반도체 디바이스(400)가 도시되어 있다. 반도체 디바이스(400)는 반도체 디바이스(100)와 유사하다. 예를 들어, 반도체 디바이스(400)는 기판(410), 게이트 산화물층(420), 및 게이트(430)를 포함하는 것으로 도시되어 있다. 이들 구조는 위에서 설명된 기판(110), 게이트 산화물층(120), 및 게이트(130)와 유사하다. 반도체 디바이스(400)는 또한, 게이트(430)의 좌측에, 스페이서층(454), 보이드(462), 및 스페이서층(452)를 포함하고, 게이트(430)의 우측에, 스페이서층(456), 보이드(464), 및 스페이서층(458)을 포함하는 스페이서 구조체를 갖는 것으로 도시되어 있다. 스페이서층(452, 454, 456, 및 458)은, 실리콘 산화물 재료로 형성되는 것과 같은, 산화물층이다. 보이드(462)와 보이드(464)는 에어로 채워져 있다. 이들 구조는 위에서 설명된 스페이서층(152, 154, 156, 및 158) 및 보이드(162 및 164)와 유사하다.
반도체 디바이스(300)와 유사하게, 반도체 디바이스(400)는 접촉 에칭 저지층(CESL)(470)을 포함하는 것으로 도시되어 있다. CESL(370)과 유사하게, CESL(470)은 본질적으로 반도체 디바이스(100)의 스페이서층(142, 144, 146, 및 148)을 대체한다. CESL(470)은 실리콘 질화물, 실리콘 산화물과 실리콘 질화물, 실리콘 질화물 및 실리콘 탄화물과 같은 재료, 및 다른 적합한 재료들 및 이들의 조합으로 형성될 수 있다. 그렇지만, 반도체 디바이스(300)와 달리, 반도체 디바이스(400)는 전극(382, 384, 및 386)과 유사한 전극을 포함하는 것으로 도시되어 있지 않다. 전극(382, 384, 및 386)과 같은 전극이 도 4에 의해 암시된 바와 같이 CESL(470)을 퇴적한 후에 형성될 수 있다는 것이 이해될 것이다. 예를 들어, 단계(398) 및 단계(399)가 단계(397) 이전에 발생하도록 프로세스(390)가 변경될 수 있다.
이제 도 5를 참조하면, 일부 실시예들에 따른, 에어 보이드를 갖는 스페이서를 가지는 반도체 디바이스를 제조하기 위한 예시적인 프로세스(500)를 예시하는 플로차트가 도시되어 있다. 프로세스(500)는 위에서 설명된 프로세스(290 및 390)와 유사하지만, 프로세스(500)는 에어 보이드를 갖는 스페이서를 가지는 반도체 디바이스를 제조하기 위해 구현될 수 있는 더 일반화된 프로세스 흐름을 제공한다.
단계(501)에서, 게이트 산화물층이 반도체 기판 상에 형성된다. 예를 들어, 단계(501)는 반도체 디바이스(100)의 기판(110) 상에 게이트 산화물층(120)을 형성하는 것을 포함할 수 있다. 단계(502)에서, 게이트가 게이트 산화물층 상에 형성된다. 예를 들어, 단계(502)는 게이트 산화물층(120) 상에 게이트(130)를 형성하는 것을 포함할 수 있다. 단계(503)에서, 제1 스페이서층이 게이트 위에 그리고 기판 위에 형성된다. 예를 들어, 단계(503)는, 에칭될 때, 게이트(130)의 대향하는 측면들 상에 스페이서층(154 및 156)을 형성하는 스페이서층을 퇴적하는 단계를 포함할 수 있다. 단계(504)에서, 제2 스페이서층이 제1 스페이서층 위에 형성된다. 예를 들어, 단계(504)는, 에칭될 때, 게이트(130)의 대향하는 측면들 상에 스페이서층(144 및 146)을 형성하는 스페이서층을 퇴적하는 단계를 포함할 수 있다.
단계(505)에서, 보이드가 에칭 프로세스를 사용하여 제2 스페이서층 내에 형성된다. 위에서 논의된 바와 같이, 일부 실시예들에서, 보이드는 습식 에칭 프로세스를 사용하여 제2 스페이서 내에 형성된다. 프로세스(290)와 관련하여 설명된 예에서, 보이드(262 및 264)는 스페이서 자체의 형성 동안 그리고 CESL의 임의의 살리시데이션 또는 퇴적이 발생하기 전에 형성된다. 프로세스(390)와 관련하여 설명된 예에서, 보이드(362 및 364)는 살리시데이션이 발생한 후에 그러나 CESL(370)의 퇴적이 발생하기 전에 형성된다. 반도체 디바이스(400)와 관련하여 설명된 예에서, 보이드(462 및 464)는 살리시데이션이 발생하기 전에 그리고 CESL(470)의 퇴적이 발생하기 전에 형성된다. 위에서 논의된 바와 같이, 전체적인 스페이서 구조체의 형성을 완료할 때 제3 스페이서층 및 제4 스페이서층(및 어쩌면 훨씬 더 많은 부가 층)이 또한 퇴적될 수 있다. 에어 보이드를 갖는 스페이서를 가지는 반도체 디바이스를 제조하기 위해 다양한 상이한 프로세스들이 가능하다는 것이 이해될 것이다.
위에서 상세히 설명된 바와 같이, 반도체 디바이스의 스페이서 내에 에어로 채워진 보이드를 형성하는 것은 MTP 메모리 디바이스와 같은 메모리 디바이스에서 개선된 데이터 유지를 제공할 수 있다. 게다가, 논의된 바와 같이, 그러한 반도체 디바이스를 제조하기 위해 상이한 프로세스들이 수행될 수 있다. 에어로 채워진 보이드가 스페이서를 형성하는 데 사용될 수 있는 다른 재료에 비해 낮은 유전 상수를 갖기 때문에, 기생 커패시턴스, 프린징 커패시턴스, 및 오버랩 커패시턴스가 감소될 수 있다. 이러한 현상은 감소된 전하 누설 및 더 나은 데이터 유지를 결과할 수 있다.
본 개시내용의 구현예는 반도체 디바이스이다. 반도체 디바이스는 기판, 기판 상에 형성되는 게이트 산화물층, 게이트 산화물층 상에 형성되는 게이트, 및 게이트에 인접하게 그리고 기판 위에 형성되는 스페이서를 포함한다. 스페이서는 에어로 채워진 보이드를 포함한다.
본 개시내용의 다른 구현예는 반도체 디바이스를 제조하는 방법이다. 이 방법은 기판 상에 게이트 산화물층을 형성하는 단계, 게이트 산화물층 상에 게이트를 형성하는 단계, 게이트에 인접하게 그리고 기판 위에 제1 스페이서층을 퇴적하는 단계, 제1 스페이서층 위에 제2 스페이서층을 퇴적하는 단계, 및 에칭 프로세스를 사용하여 제2 스페이서층 내에 에어로 채워진 보이드를 형성하는 단계를 포함한다.
본 개시내용의 또 다른 구현예는 MTP 메모리 디바이스이다. 이 디바이스는 기판, 기판 상에 형성되는 게이트 산화물층, 게이트 산화물층 상에 형성되는 게이트, 및 스페이서를 포함한다. 스페이서는 게이트에 인접하게 그리고 기판 위에 형성되는 산화물층 및 에어로 채워진 보이드를 포함하는, 산화물층과 접촉하는 질화물층을 포함한다.
전술한 내용은 본 기술분야의 통상의 기술자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 본 기술분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 이해할 것이다. 본 기술분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 그것들이 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들, 및 수정들을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 반도체 디바이스로서,
기판;
상기 기판 상에 형성된 게이트 산화물층;
상기 게이트 산화물층 상에 형성된 게이트; 및
상기 게이트에 인접하게 그리고 상기 기판 위에 형성된 스페이서 - 상기 스페이서는 에어로 채워진 보이드를 포함함 -
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 스페이서는,
상기 게이트와 접촉하는 산화물층; 및
상기 산화물층과 접촉하는 질화물층 - 상기 질화물층 내에 상기 에어로 채워진 보이드가 형성됨 - 을 포함하는 것인, 디바이스.
실시예 3. 실시예 2에 있어서, 상기 에어로 채워진 보이드는 상기 질화물층에 의해 완전히 둘러싸이는 것인, 디바이스.
실시예 4. 실시예 2에 있어서, 상기 산화물층은 제1 산화물층을 포함하고 상기 질화물층은 제1 질화물층을 포함하며, 상기 스페이서는,
상기 제1 질화물층과 접촉하는 제2 산화물층; 및
상기 제2 산화물층과 접촉하는 제2 질화물층을 더 포함하는 것인, 디바이스.
실시예 5. 실시예 2에 있어서, 상기 질화물층은, 상기 기판 반대편에 있는 상기 질화물층의 상면에 형성된 딥(dip)을 포함하는 것인, 디바이스.
실시예 6. 실시예 2에 있어서, 상기 기판의 상면으로부터 측정된 상기 제1 산화물층의 높이에 대한 상기 기판의 상면으로부터 측정된 상기 게이트의 높이의 비는 0.95보다 큰 것인, 디바이스.
실시예 7. 실시예 2에 있어서,
상기 기판의 상면에 평행한 방향으로 측정된 상기 산화물층의 두께는 10 옹스트롬 내지 150 옹스트롬 사이이고;
상기 기판의 상면에 평행한 방향으로 측정된 상기 질화물층의 두께는 50 옹스트롬 내지 300 옹스트롬 사이인 것인, 디바이스.
실시예 8. 반도체 디바이스를 제조하는 방법으로서,
기판 상에 게이트 산화물층을 형성하는 단계;
상기 게이트 산화물층 상에 게이트를 형성하는 단계;
상기 게이트 위에 그리고 상기 기판 위에 제1 스페이서층을 퇴적하는 단계;
상기 제1 스페이서층 위에 제2 스페이서층을 퇴적하는 단계; 및
에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 에어로 채워진 보이드를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 제1 스페이서층을 퇴적하는 단계는 산화물층을 형성하는 단계를 포함하고, 상기 제2 스페이서층을 퇴적하는 단계는 질화물층을 형성하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 제2 스페이서층과 접촉하는 제3 스페이서층 - 상기 제3 스페이서층은 제2 산화물층을 포함함 - 을 퇴적하는 단계; 및
상기 제3 스페이서층과 접촉하는 제4 스페이서층 - 상기 제4 스페이서층은 제2 질화물층을 포함함 - 을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 11. 실시예 8에 있어서, 상기 에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 에어로 채워진 보이드를 형성하는 단계는, 습식 에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 상기 에어로 채워진 보이드를 형성하는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 8에 있어서, 상기 에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 상기 에어로 채워진 보이드를 형성하는 단계 전에, 상기 기판의 소스 영역 위에 또는 드레인 영역 위에 규화물 전극을 형성하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 9에 있어서,
상기 에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 상기 에어로 채워진 보이드를 형성하는 단계 전에, 상기 제2 스페이서층과 접촉하는 제3 스페이서층 - 상기 제3 스페이서층은 제2 산화물층을 포함함 - 을 퇴적하는 단계; 및
상기 에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 상기 에어로 채워진 보이드를 형성하는 단계 후에, 상기 게이트 위에, 상기 제1 스페이서층 위에, 그리고 상기 제3 스페이서층 위에 접촉 에칭 저지층(contact etch stop layer)을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 14. 실시예 12에 있어서, 상기 규화물 전극을 형성하는 단계 전에, 상기 제2 스페이서층과 접촉하는 제3 스페이서층을 퇴적하고 상기 제3 스페이서층과 접촉하는 제4 스페이서층을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 15. MTP(multiple-time programmable) 메모리 디바이스로서,
기판;
상기 기판 상에 형성된 게이트 산화물층;
상기 게이트 산화물층 상에 형성된 게이트; 및
스페이서
를 포함하고, 상기 스페이서는,
상기 게이트에 인접하게 그리고 상기 기판 위에 형성된 산화물층; 및
에어로 채워진 보이드를 포함하는, 상기 산화물층과 접촉하는 질화물층을 포함하는 것인, MTP 메모리 디바이스.
실시예 16. 실시예 15에 있어서, 상기 에어로 채워진 보이드는 상기 질화물층에 의해 완전히 둘러싸이는 것인, 디바이스.
실시예 17. 실시예 15에 있어서, 상기 질화물층은, 상기 기판 반대편에 있는 상기 질화물층의 상면에 형성된 딥을 포함하는 것인, 디바이스.
실시예 18. 실시예 15에 있어서, 상기 게이트는 플로팅 게이트를 포함하고, 상기 기판의 상면으로부터 측정된 상기 제1 산화물층의 높이에 대한 상기 기판의 상면으로부터 측정된 상기 플로팅 게이트의 높이의 비는 0.95보다 큰 것인, 디바이스.
실시예 19. 실시예 15에 있어서, 상기 산화물층은 제1 산화물층을 포함하고 상기 질화물층은 제1 질화물층을 포함하며, 상기 스페이서는,
상기 제1 질화물층과 접촉하는 제2 산화물층; 및
상기 제2 산화물층과 접촉하는 제2 질화물층을 더 포함하는 것인, 디바이스.
실시예 20. 실시예 19에 있어서, 상기 기판의 상면에 평행한 방향으로 측정된 상기 제2 산화물층의 두께에 대한 상기 기판의 상면에 평행한 상기 방향으로 측정된 상기 제1 산화물층의 두께의 비는 0.025 내지 0.5 사이인 것인, 디바이스.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 상에 형성된 게이트 산화물층;
    상기 게이트 산화물층 상에 형성된 게이트; 및
    상기 게이트에 인접하게 그리고 상기 기판 위에 형성된 스페이서
    를 포함하고, 상기 스페이서는,
    제1 유전체 재료로 형성된 제1 층;
    상기 제1 유전체 재료로 형성된 제2 층; 및
    상기 제1 층과 상기 제2 층 사이에 개재된, 상이한 제2 유전체 재료로 형성되는 제3 층을 포함하고,
    상기 제3 층은 에어로 채워진 보이드를 갖고,
    상기 제1 층 및 상기 제2 층 각각은 상기 제3 층 아래로 연장되는 부분을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 층은 상기 게이트와 접촉하는 산화물층을 포함하고,
    상기 제3 층은 상기 산화물층과 접촉하는 질화물층 - 상기 질화물층 내에 상기 에어로 채워진 보이드가 형성됨 - 을 포함하는 것인, 반도체 디바이스.
  3. 제2항에 있어서, 상기 에어로 채워진 보이드는 상기 질화물층에 의해 완전히 둘러싸이는 것인, 반도체 디바이스.
  4. 제2항에 있어서, 상기 산화물층은 제1 산화물층을 포함하고 상기 질화물층은 제1 질화물층을 포함하며,
    상기 제2 층은 상기 제1 질화물층과 접촉하는 제2 산화물층을 포함하고,
    상기 스페이서는 상기 제2 산화물층과 접촉하는 제2 질화물층을 더 포함하는 것인, 반도체 디바이스.
  5. 제2항에 있어서, 상기 질화물층은, 상기 기판 반대편에 있는 상기 질화물층의 상면에 형성된 딥(dip)을 포함하는 것인, 반도체 디바이스.
  6. 제2항에 있어서, 상기 기판의 상면으로부터 측정된 상기 산화물층의 높이에 대한 상기 기판의 상면으로부터 측정된 상기 게이트의 높이의 비는 0.95보다 큰 것인, 반도체 디바이스.
  7. 제2항에 있어서,
    상기 기판의 상면에 평행한 방향으로 측정된 상기 산화물층의 두께는 10 옹스트롬 내지 150 옹스트롬 사이이고;
    상기 기판의 상면에 평행한 방향으로 측정된 상기 질화물층의 두께는 50 옹스트롬 내지 300 옹스트롬 사이인 것인, 반도체 디바이스.
  8. 반도체 디바이스를 제조하는 방법으로서,
    기판 상에 게이트 산화물층을 형성하는 단계;
    상기 게이트 산화물층 상에 게이트를 형성하는 단계;
    상기 게이트 위에 그리고 상기 기판 위에 제1 스페이서층을 퇴적하는 단계 - 상기 제1 스페이서층은 제1 유전체 재료로 형성됨 - ;
    상기 제1 스페이서층 위에 제2 스페이서층을 퇴적하는 단계 - 상기 제2 스페이서층은 상이한 제2 유전체 재료로 형성됨 - ;
    상기 제2 스페이서층과 접촉하는 제3 스페이서층을 퇴적하는 단계 - 상기 제3 스페이서층은 상기 제1 유전체 재료로 형성됨 - ; 및
    에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 에어로 채워진 보이드를 형성하는 단계 - 상기 제1 스페이서층 및 상기 제3 스페이서층 각각은 상기 제2 스페이서층 아래로 연장되는 부분을 포함함 -
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서, 상기 에칭 프로세스를 사용하여 상기 제2 스페이서층 내에 상기 에어로 채워진 보이드를 형성하는 단계 전에, 상기 기판의 소스 영역 위에 또는 드레인 영역 위에 규화물 전극을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  10. MTP(multiple-time programmable) 메모리 디바이스로서,
    기판;
    상기 기판 상에 형성된 게이트 산화물층;
    상기 게이트 산화물층 상에 형성된 게이트; 및
    스페이서
    를 포함하고, 상기 스페이서는,
    상기 게이트에 인접하게 그리고 상기 기판 위에 형성된 제1 산화물층;
    상기 제1 산화물층에 인접하게 형성된 제2 산화물층; 및
    에어로 채워진 보이드를 갖는, 상기 제1 산화물층과 상기 제2 산화물층 사이에 배치된 질화물층을 포함하고,
    상기 제1 산화물층은 상기 질화물층 아래의 제1 부분을 포함하고, 상기 제2 산화물층은 상기 질화물층 아래의 제2 부분을 포함하며, 상기 제1 부분 및 상기 제2 부분은 서로 연결되는 것인, MTP 메모리 디바이스.
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