KR20000077429A - 선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는파워-게이트 디바이스 및 디바이스의 성형공정 - Google Patents

선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는파워-게이트 디바이스 및 디바이스의 성형공정 Download PDF

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Abstract

트렌치-게이트 파워 디바이스는 기판의 상부층 위에 배치된 덮는 에피텍셜층을 갖는 기판, 소스와 바디영역을 포함하는 웰영역, 트렌치 게이트와 드레인 영역을 포함한다. 게이트 트렌치는 측벽을 갖고 그리고 선택적으로 성장한 에피텍셜 재료를 포함한다. 게이트 트렌치의 높이와 폭에 거의 일치하는 상부 표면과 두께와 폭을 갖는 유전체층은 기판의 상부층상에 형성된다. 에피텍셜층은 기판의 상부층과 유전체층상에 성장하고, 유전체층의 상부표면과 거의 동일면을 이루도록 평탄화되고, 선택적으로 성장한 에피텍셜 재료를 포함하는 게이트 트렌치 측벽을 형성하기 위하여 그 다음 제거된다. 공정은 트렌치를 유전체 재료와 일렬이 되게 하는 단계와 일렬이 된 트렌치를 도전성 재료로 채우는 단계를 포함한다.

Description

선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는 파워-게이트 디바이스 및 디바이스의 성형공정{Trench-Gated Device Having Trench Walls Formed By Selective Epitaxial Growth And Process For Forming Device}
본 발명은 반도체 디바이스에 관한 것으로, 특히 선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는 파워-게이트 디바이스 및 디바이스의 성형공정에 관한 것이다.
트렌치 게이트 구조를 갖고 있는 MOS 트랜지스터는 고전류, 저전압 스위칭 응용제품에 대해 플래너 트랜지스터 이상의 중요한 장점을 제공한다. DMOS 트렌치 게이트는 소스에서 드레인까지 연장되고 열적성장한 이산화규소층과 각각 일렬을 이루는 측벽과 바닥을 갖는 전형적인 트렌치를 포함한다. 일렬을 이루는 트렌치는 도프된 폴리실리콘으로 채워진다. 트렌치 게이트의 구조는 보다 덜 제한적인 전류의 흐름을 허용하고, 결과적으로 낮은 수치의 비-ON저항을 제공한다. 더욱이, 트렌치 게이트는 소스의 바닥으로부터 트렌지스터의 바디를 가로질러 드레인 아래까지 트렌치의 수직 측벽을 따라 연장된 MOS 채널에서 줄어든 셀 피치를 가능하게 만든다. 채널 밀도는 증가하고, 이는 채널이 ON-저항에 대한 공헌도를 줄인다. 트렌치 DMOS 트랜지스터의 구조와 수행은 솔리드-스테이트 일렉트로닉스(Solid-State Electronics) 1991년 34권 제 5호 493-507쪽의 블러샤(Bulucea)와 로젠(Rossen)의 "고전류(100A 범위) 스위칭을 위한 트렌치 DMOS 트랜지스터 기술"에서 논의되었다.
DMOS 파워 디바이스에서 그 유틸리티에 덧붙여, 트렌치 게이트는 바람직스럽게 절연 게이트 바이폴라 트랜지스터(IGBTs), MOS-제어 사이리스터(MCTs), 및 다른 트렌치 게이트 디바이스에도 바람직하게 채용된다. 전형적인 반도체 디바이스는 현재 산업에서 사용되는 다양한 셀룰러 또는 스트립 레이아웃으로 배열된 MOSFET 구조의 배열을 포함한다.
MOSFET의 트렌치 게이트는 기판내로 트렌치를 플라즈마 에칭하고 그리고 도전성 재료로 가득 채우기 전에 트렌치를 유전체 재료와 정열시킴으로써 형성된다. 디바이스 크기를 더 작게 요구할수록 에칭된 트렌치 측벽의 표면 조도는 쓰레솔드 전압의 효과와 디바이스의 신뢰성 때문에 중요성이 증가한다. 본 발명의 디바이스에서 측벽의 개선된 평탄도는 디바이스의 효율과 파워 수용력의 개선을 제공한다.
본 발명은 기판의 상부층 위에 놓이고 에피텍셜하게 성장한 재료의 층을 갖는 기판, 소스와 바디영역을 포함하는 웰영역, 트렌치 게이트 및 드레인 영역을 포함하고, 선택적으로 성장한 에피텍셜 재료를 포함하는 측벽을 갖는 게이트 트렌치를 특징으로 하는 트렌치-게이트 파워 디바이스를 포함한다.
본 발명은 기판의 상부층 위에 배치된 덮는 에피텍셜층을 갖는 기판, 소스와 바디영역을 포함하는 웰영역, 트렌치 게이트와 드레인 영역을 포함하고, 선택적으로 성장한 에피텍셜 재료를 갖는 측벽을 갖는 게이트 트렌치를 포함하는 트렌치-게이트 파워 디바이스에 관한 것이다.
본 발명은 또한 트렌치-게이트 파워 디바이스를 형성하는 공정을 포함하고, 상기 공정은 기판의 상부층상에 게이트 트렌치의 높이와 폭 크기와 거의 일치하는 두께와 폭 크기 및 상부층을 갖는 유전체층을 형성하는 것을 포함하고, 기판 상부층과 유전체층 위에 놓인 에피텍셜 재료층을 성장시키고, 상기 유전체층의 상부표면과 거의 동일 평면이 되도록 상기 에피텍셜 재료를 평탄화하고, 선택적으로 성장된 에피텍셜 재료를 포함하는 게이트 트렌치 측벽을 형성하기 위하여, 상기 유전체층을 제거하고, 상기 게이트 트렌치를 유전체 재료와 일렬이 되게 하고, 트렌치 게이트를 형성하기 위하여 일렬이 된 트렌치를 도전성 재료로 거의 채우고, 상기 평탄화된 에피텍셜 재료에 웰, 바디, 및 소스영역을 형성하는 것을 특징으로 한다.
바람직하게는, 게이트 트렌치의 높이와 폭 크기와 거의 일치하는 상부표면과 두께와 폭의 크기를 갖는 트렌치-게이트 파워 디바이스의 성형공정은 기판의 상부층상에 형성된다. 에피텍셜 재료층은 기판과 유전체층의 상부층상에 성장하고, 유전체층의 상부표면과 거의 동일평면이 되도록 평탄화되어, 선택적으로 성장한 에피텍셜 재료를 포함하는 게이트 트렌치 측벽을 형성하기 위하여 제거된다. 공정은 트렌치를 유전체 재료와 일렬이 되도록 한 뒤 정렬된 트렌치를 도전성 재료로 거의 채워, 이로써 트렌치 게이트를 형성하고, 평탄화된 에피텍셜 재료에서 웰, 바디 및 소스영역을 형성하는 단계를 더 포함한다.
도 1-6은 반도체 디바이스의 제조공정을 설명한다.
첨부된 도면을 참조하여 실시예의 형태로 본 발명은 설명되어진다.
도 1-6은 반도체 기판(101)상에 본 발명의 트렌치-게이트 디바이스(100)를 형성하는 공정을 개략적으로 설명하고, 이는 N-도프된 단결정 실리콘이 될 수 있다. 기판(101)은 상부층(101a)을 포함하고, 이는 기판(101)의 자체의 일부, 또는 바람직하게는 N-타입 또는 P-타입의 에피텍셜층이 될 수 있고, 이는 항복전압을 견딜 수 있을만큼 충분히 두껍다. 유전체 재료의 층은 기판 상부층(101a)상에 성장되거나 침적되고 그리고 유전체층(102)을 형성하기 위하여 마스킹되고 에칭되며, 이는 각각 도 1에 도시된 바와 같은 두께와 폭의 치수(102t, 102w)를 갖는다. 전형적으로, 복수의 유전체층(102)은 기판(101)의 표면상에 형성된다. P-타입으로 도시된 것과 같이, 에피텍셜 재료의 층(103)은 도 2에 도시된 바와 같이 층(101a, 102)상에서 성장된다. 물론, 기판(101), 유전체층(102), 에피텍셜층(103)의 크기 및 도면에 도시된 다른 특징들은 정확한 치수가 아니라 이해를 높이기 위해 변형되었다는 것을 인식할 수 있다.
도 3에 도시된 것과 같이, 층(103)은 층(103p)에 평탄화된다. 유전체층(102)에 인접한 층(103p)의 두께는 102t와 거의 동일하나 유전체층(102)으로부터 멀어지는 영역(104)에서는 얇아지기 시작한다. 도 4에 도시한 바와 같이, 화학적 에칭에 의한 층(102)의 제거는 측벽(106)을 갖는 게이트 트렌치(105)의 형성을 초래한다. 층(102)의 화학적 에칭은 예를 들어 버퍼 산화물 에칭(BOE)공정에서 불화수소산과 같은 산성약품을 사용하여 수행될 수 있다. 트렌치(105)는 유전체층(102)의 각 크기(102t, 102w)와 거의 일치하는 높이와 폭의 크기(105h, 105w)를 갖는다.
게이트 트렌치(105)는 유전체 재료(107)와 일직선이 되고, 이는 이산화규소가 될 수 있고, 그리고 도 5에 도시된 바와 같이, 트렌치 게이트(109)를 형성하기 위하여 도프된 폴리실리콘과 같은 도전성 재료(108)로 거의 채워진다. 표면 세척단계는 트렌치(105)를 유전체 재료(107)에 일직선이 되게 하는 단계에 앞서 선택적으로 채용될 수 있다; 트렌치 정렬공정은 에피텍셜층(103p)이 트렌치(105)의 코너를 따라 측면 및 수직하게 확산되는 원인이 되고, 이로 인해 트렌치-코너와 관련된 신뢰성 문제를 완화시킬 수 있다.
도 6에 도시한 바와 같이, 디바이스(100)의 제조는 N+ 소스영역(110) 및 P+ 바디영역(111)을 형성하기 위해 주입과 열적 활성화/확산에 의해 완성된다. 에피텍셜층(103p)의 하부는 P-웰 영역(112)의 구실을 하고, 그리고 기판(101)의 하부는 드레인 영역(113)을 제공한다. 레벨간 유전체층(114)은 소스영역(110)과 게이트 트렌치(109) 위에 형성되고, 소스 및 바디영역(110, 111)과 각각 전기적 접촉을 이루는 금속층(115)은 에피텍셜층(103p) 및 레벨간 유전체층(114) 위에 침적된다. 금속층(미도시)는 또한 드레인 영역(113)과 접촉을 제공하기 위하여 기판(101)의 하부표면상에 침적된다.
레벨간 유전체 형성과 관련된 소스 및 바디영역의 형성순서는 최종 디바이스의 기능과 레이아웃에 영향을 미치지 않고 변경될 수 있다. 웰 영역은 선택적으로 성장된 P-타입 에피텍셜층내에 정의되고, 균일하게 도프된 웰은 ON-저항과 쇼트 채널 효과 사이의 양호한 균형을 제공한다. 그러나, 웰은 선택적으로 성장된 N-타입 에피텍셜층에 의하여 형성될 수도 있고, 이는 그 후 P-타입 도펀트의 이온주입과 확산에 의하여 도프된다. 본 발명은 N-채널 실리콘 기판을 사용하여 설명되었으나, 다른 디바이스 및 다른 도펀트와 예를 들어 실리콘-게르마늄와 같은 다른 반도체 재료에도 역시 적용될 수 있다. 설명된 디바이스는 파워 MOSFET이나, 본 발명은 예를 들어 절연 게이트 바이폴라 트랜지스터(IGNTs), MOS-제어 사이리스터(MCTs)와 같은 모든 트렌치-게이트 디바이스에도 적용할 수 있다.
트렌치-게이트 파워 디바이스는 기판의 상부층 위에 배치된 덮는 에피텍셜층을 갖는 기판, 소스와 바디영역을 포함하는 웰영역, 트렌치 게이트와 드레인 영역을 포함한다. 개선점은 선택적으로 성장한 에피텍셜 재료를 포함하는 측벽을 갖는 게이트 트렌치를 포함한다. 개선된 트렌치-게이트 파워 디바이스의 형성공정에서, 게이트 트렌치의 높이와 폭에 거의 일치하는 상부 표면과 두께와 폭을 갖는 유전체층은 기판의 상부층상에 형성된다. 에피텍셜층은 기판의 상부층과 유전체층상에 성장하고, 유전체층의 상부표면과 거의 동일면을 이루도록 평탄화되고, 그 다음 제거되어 선택적으로 성장한 에피텍셜 재료를 포함하는 게이트 트렌치 측벽을 형성한다. 공정은 트렌치를 유전체 재료와 일렬이 되게 하는 단계와 일렬이 된 트렌치를 도전성 재료로 채우는 단계를 더 포함하고, 이로 인해, 트렌치 게이트를 성형하고, 평탄화된 에피텍셜 재료에 웰, 바디, 및 소스영역을 형성한다.
상기의 형성방법으로 인하여, 게이트 트렌치 측벽(106)은 플라즈마 에칭에 의하여 형성됐던 게이트 트렌치(105) 보다 유리하게 더 평활하다. 상기에서 언급한 바와 같이, 에피텍셜층 평탄화 공정은 평탄화된 층(103p)의 더 얇은 영역(104)을 만들어내기 때문에, 디바이스(100)의 바디영역(111)이 필요하고, 이는 증가된 콘택 면적 및 개선된 언클램프 유도 스위칭(UIS) 수용력의 잠재된 잇점을 제공한다.

Claims (11)

  1. 기판의 상부층 위에 놓인 에피텍셜하게 성장된 재료를 갖는 기판, 소스와 바디영역을 포함하는 웰영역, 트렌치 게이트, 및 드레인 영역을 포함하고, 게이트 트렌치가 선택적으로 성장한 에피텍셜 재료를 포함하는 측벽을 갖는 것을 특징으로 하는 트렌치-게이트 파워 디바이스.
  2. 제 1항에 있어서, 상기 기판은 제 1 도전타입이고 그리고 상기 상부층상에 상기 에피텍셜하게 성장된 재료는 제 2 반대 도전타입이고, 그리고 여기서 상기 제 1 도전타입은 N이고 상기 제 2 도전타입은 P이고, 그리고 상기 기판의 상기 상부층은 상기 기판내에 포함되어진 채, 상기 기판 및 상기 상부층상의 상기 에피텍셜하게 성장된 재료는 둘 다 제 1 도전타입인 것을 특징으로 하는 디바이스.
  3. 제 1항에 있어서, 상기 기판의 상기 상부층은 에피텍셜 재료를 포함하고, 여기서 상기 웰, 소스, 및 바디영역은 상기 에피텍셜 재료의 층에 포함되고, 그리고 상기 웰영역 및 상기 에피텍셜 재료의 층은 반대 도전타입이고, 그리고 상기 기판과 상기 에피텍셜 재료의 층은 실리콘을 포함하는 것을 특징으로 하는 디바이스.
  4. 제 1항에 있어서, 상기 드레인 영역은 상기 기판의 하부에 배치되고, 상기 레벨간 유전체층은 상기 트렌치 게이트 및 상기 소스영역 위에 놓이고, 그리고 금속층은 상기 레벨간 유전체층 위에 놓이고, 상기 금속층은 상기 소스 및 바디영역과 전기적으로 접촉된 것을 특징으로 하는 디바이스.
  5. 제 1항에 있어서, 상기 디바이스는 복수의 게이트 트렌치를 포함하고, 상기 복수의 게이트 트렌치는 개방-셀 스트립 형상을 갖거나, 또는 상기 복수의 게이트 트렌치는 폐쇄-셀 셀룰러 형상을 갖는 것을 특징으로 하는 디바이스.
  6. 기판의 상부층상에 게이트 트렌치의 높이와 폭 크기와 거의 일치하는 두께와 폭 크기 및 상부층을 갖는 유전체층을 형성하는 것을 포함하고, 기판 상부층과 유전체층 위에 놓인 에피텍셜 재료층을 성장시키고, 상기 유전체층의 상부표면과 거의 동일 평면이 되도록 상기 에피텍셜 재료를 평탄화하고, 선택적으로 성장된 에피텍셜 재료를 포함하는 게이트 트렌치 측벽을 형성하기 위하여, 상기 유전체층을 제거하고, 상기 게이트 트렌치를 유전체 재료와 일렬이 되게 하고, 트렌치 게이트를 형성하기 위하여 정렬된 트렌치를 도전성 재료로 거의 채우고, 그리고 상기 평탄화된 에피텍셜 재료에 웰, 바디, 및 소스영역을 형성하는 것을 특징으로 하는 트렌치-게이트 파워 디바이스의 형성공정.
  7. 제 6항에 있어서, 상기 트렌치 게이트 및 상기 소스영역 위에 놓이는 레벨간 유전체층을 형성하고, 상기 레벨간 유전체층 위에 놓이는 금속층을 형성하고, 제 1 도전타입의 상기 기판과 상기 상부층상에 상기 에피텍셜하게 성장된 재료의 층은 제 2 반대 도전타입인 채로, 상기 금속층은 상기 소스 및 바디영역과 전기적으로 접촉되며, 그리고 상기 제 1 도전타입은 N이고, 상기 제 2 도전타입은 P인 것을 특징으로 하는 공정.
  8. 제 6항에 있어서, 상기 기판과 상기 상부층상에 상기 에피텍셜하게 성장된 재료는 둘 다 제 1 도전타입이고, 상기 기판의 상기 상부층은 상기 기판내에 포함되고, 상기 기판의 상기 상부층은 에피텍셜 재료를 포함하는 것을 특징으로 하는 공정.
  9. 제 6항에 있어서, 상기 에피텍셜 재료의 층내에 상기 웰, 소스, 및 바디영역을 형성하고, 상기 웰영역 및 상기 에피텍셜 재료의 층은 반대 도전타입이고, 상기 기판과 상기 에피텍셜 재료의 층은 실리콘을 포함하고, 여기서 상기 유전체 재료는 이산화규소를 포함하고, 그리고 상기 게이트 트렌치내의 상기 도전성 재료는 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 공정.
  10. 제 6항에 있어서, 상기 유전체층의 제거는 화학적 에칭 공정에 의하여 수행되는 것을 특징으로 하는 공정.
  11. 제 6항에 있어서, 복수의 게이트 트렌치를 형성하고, 상기 복수의 게이트 트렌치는 개방-셀 스트립 형상을 갖거나, 또는 상기 복수의 게이트 트렌치는 폐쇄-셀 셀룰러 형상을 갖는 것을 특징으로 하는 공정.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346259B1 (ko) * 2007-10-05 2014-01-02 비쉐이-실리코닉스 모스펫 활성영역 및 에지 터미네이션 영역 전하 균형

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246090B1 (en) * 2000-03-14 2001-06-12 Intersil Corporation Power trench transistor device source region formation using silicon spacer
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
JP2002237590A (ja) * 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
JP4826036B2 (ja) * 2001-07-16 2011-11-30 株式会社デンソー 半導体装置の製造方法
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
CN101882583A (zh) 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
EP2549528B1 (en) 2010-03-19 2018-12-19 Fujitsu Limited Compound semiconductor device and method for fabricating the same
EP2595181B8 (en) 2010-07-14 2018-07-04 Fujitsu Limited Compound semiconductor device and manufacturing method thereof
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US20120126341A1 (en) * 2010-11-23 2012-05-24 Microchip Technology Incorporated Using low pressure epi to enable low rdson fet
CN103094116A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作沟槽mos的工艺方法
CN109671766B (zh) * 2017-10-13 2023-06-27 联华电子股份有限公司 功率金属氧化物半导体场效晶体管
US11362179B2 (en) * 2020-07-21 2022-06-14 Icemos Technology Ltd. Radiation hardened high voltage superjunction MOSFET
CN115084247A (zh) * 2022-08-22 2022-09-20 泰科天润半导体科技（北京）有限公司 一种双沟槽型碳化硅mosfet的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60109278A (ja) * 1983-11-18 1985-06-14 Hitachi Ltd 半導体装置
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
GB9216599D0 (en) * 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
GB9313843D0 (en) * 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
US5844273A (en) * 1994-12-09 1998-12-01 Fuji Electric Co. Vertical semiconductor device and method of manufacturing the same
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5973367A (en) * 1995-10-13 1999-10-26 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
JPH09321296A (ja) * 1996-05-27 1997-12-12 Toyota Central Res & Dev Lab Inc 半導体装置およびその製造方法
GB2321337B (en) * 1997-01-21 2001-11-07 Plessey Semiconductors Ltd Improvements in or relating to semiconductor devices
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
JPH11135512A (ja) * 1997-10-31 1999-05-21 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
US5955759A (en) * 1997-12-11 1999-09-21 International Business Machines Corporation Reduced parasitic resistance and capacitance field effect transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101346259B1 (ko) * 2007-10-05 2014-01-02 비쉐이-실리코닉스 모스펫 활성영역 및 에지 터미네이션 영역 전하 균형

Also Published As

Publication number Publication date
EP1056134A2 (en) 2000-11-29
KR100656239B1 (ko) 2006-12-15
US6373098B1 (en) 2002-04-16
EP1056134A3 (en) 2002-06-05
JP2000349092A (ja) 2000-12-15
JP4733247B2 (ja) 2011-07-27

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