KR100958623B1 - 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법 - Google Patents

트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법 Download PDF

Info

Publication number
KR100958623B1
KR100958623B1 KR1020070137181A KR20070137181A KR100958623B1 KR 100958623 B1 KR100958623 B1 KR 100958623B1 KR 1020070137181 A KR1020070137181 A KR 1020070137181A KR 20070137181 A KR20070137181 A KR 20070137181A KR 100958623 B1 KR100958623 B1 KR 100958623B1
Authority
KR
South Korea
Prior art keywords
depth
depletion layer
measuring
transistor
capacitance
Prior art date
Application number
KR1020070137181A
Other languages
English (en)
Other versions
KR20090069495A (ko
Inventor
장창수
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070137181A priority Critical patent/KR100958623B1/ko
Publication of KR20090069495A publication Critical patent/KR20090069495A/ko
Application granted granted Critical
Publication of KR100958623B1 publication Critical patent/KR100958623B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 패턴의 제조 방법이 개시된다. 이 측정 방법은, 반도체 기판 상에 형성된 게이트와 연결된 제1 패드 및 반도체 기판과 연결된 제2 패드를 이용하여, 트랜지스터의 구동 전압 및 누적 전압에서 제1 및 제2 커패시턴스들을 각각 측정하는 단계와, 오픈된 제3 패드 및 반도체 기판과 연결된 제4 패드를 이용하여, 구동 전압 및 누적 전압에서 제3 및 제4 커패시턴스들을 각각 측정하는 단계 및 제1 내지 제4 커패시턴스들을 이용하여 트랜지스터의 공핍층의 깊이를 산출하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 두 가지 타입의 측정 패턴에 따른 네 개의 패드들을 이용하여 네 개의 커패시턴스들을 산출하고, 산출된 네 개의 커패시턴스들을 이용하여 공핍층의 깊이를 산출하므로, 패드에 의해 야기되는 기생 커패시턴스의 오차의 영향을 최소화시키면서 공핍층의 깊이를 보다 정확하게 측정할 수 있고, 공정 기술 개발 및 제품 개발에 공핍층의 정확한 깊이가 이용될 수 있도록 하여 즉, 트랜지스터의 특성을 정밀하게 분석 및 산출할 수 있도록 하는 효과를 갖는다.
트랜지스터, 공핍층, 깊이, 측정

Description

트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그 패턴의 제조 방법{Method for measuring depth of depletion region in trasistor, pattern for measuring the depth, and method for manufacturing the pattern}
본 발명은 트랜지스터와 같은 반도체 소자에 관한 것으로서, 특히, 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 패턴의 제조 방법에 관한 것이다.
반도체 소자의 모스(MOS:Metal Oxide Semiconductor) 트랜지스터는 다음과 같이 제작된다.
먼저, 반도체 기판(미도시)에 웰 영역(미도시)을 형성하고, 웰 영역을 포함하는 반도체 기판의 상부 전면에 게이트 절연층(미도시)과 폴리 실리콘(미도시)을 순차적으로 적층하여 형성한다. 이때, 사진 및 식각 공정에 의해 게이트 절연층과 폴리 실리콘을 패터닝하여 게이트 절연막과 게이트로 이루어지는 게이트 패턴을 형성한다. 이후, 게이트 패턴을 마스크로 이용하는 이온 주입 공정을 수행하여, 소스/드레인 영역(미도시)을 형성한다. 이후, 게이트, 소스 및 드레인 영역을 포함하는 반도체 기판의 전면에 층간 절연층(미도시)을 형성하고, 층간 절연층의 비아 홀에 금속을 매립하여 콘텍 플러그(미도시)를 형성하고, 플러그의 상부에 금속 배 선(미도시)을 형성한다.
전술한 바와 같이 형성되는 트랜지스터의 채널에서 공핍층의 깊이를 측정하기 위해, 일반적인 방법은 게이트와 금속을 통해 연결되는 하나의 패드와 반도체 기판과 금속을 통해 연결되는 다른 하나의 패드를 이용하였다. 즉, 두 개의 패드를 이용하여 커패시턴스를 측정하고, 측정된 커패시턴스를 이용하여 공핍층의 깊이를 산출하였다. 그러나, 두 개의 패드의 면적이 매우 큼에 따라 상당한 크기의 기생 커패시턴스가 발생할 수 있다.
결국, 전술한 일반적인 공핍층 깊이 측정 방법은 공핍층의 깊이를 정확하게 측정할 수 없는 문제점을 갖는다. 이로 인해, 공핍층의 깊이를 이용하여 트랜지스터의 특성을 파악할 때, 트랜지스터의 특성을 제대로 파악할 수 없도록 하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 트랜지스터의 공핍층 깊이를 측정할 때 사용되는 패드로 야기되는 기생 커패시턴스의 영향을 최소화시키면서 트랜지스터의 공핍층의 깊이를 정확하게 측정할 수 있는 트랜지스터의 공핍층 깊이 측정 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 공핍층 깊이 측정 방법을 위한 공핍층 깊이 측정 패턴 및 패턴의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법은, 반도체 기판 상에 형성된 게이트와 연결된 제1 패드 및 상기 반도체 기판과 연결된 제2 패드를 이용하여, 상기 트랜지스터의 구동 전압 및 누적 전압에서 제1 및 제2 커패시턴스들을 각각 측정하는 단계와, 오픈된 제3 패드 및 상기 반도체 기판과 연결된 제4 패드를 이용하여, 상기 구동 전압 및 상기 누적 전압에서 제3 및 제4 커패시턴스들을 각각 측정하는 단계 및 상기 제1 내지 제4 커패시턴스들을 이용하여 상기 트랜지스터의 공핍층의 깊이를 산출하는 단계로 이루어지는 것이 바람직하다.
삭제
삭제
본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 패턴의 제조 방법은 두 가지 타입의 측정 패턴에 따른 네 개의 패드들을 이용하여 네 개의 커패시턴스들을 산출하고, 산출된 네 개의 커패시턴스들을 이용하여 공핍층의 깊이를 산출하므로, 패드에 의해 야기되는 기생 커패시턴스의 오차의 영향을 최소화시키면서 공핍층의 깊이를 보다 정확하게 측정할 수 있고, 공정 기술 개발 및 제품 개발에 공핍층의 정확한 깊이가 이용될 수 있도록 하여 즉, 트랜지스터의 특성을 정밀하게 분석 및 산출할 수 있도록 하는 효과를 갖는다.
이하, 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법을 실현하기 위한 본 발명에 의한 측정 패턴을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1a 및 도 1b은 트랜지스터의 공핍층 깊이 측정을 위해 사용될 본 발명에 의한 측정 패턴의 단면도를 나타낸다.
도 1a를 참조하면, 제1 패드(60)는 반도체 기판(10) 상에 형성된 게이트(20)와 금속(또는, 금속 배선)(14)을 통해 연결되어 있다. 금속(14)와 전기적으로 연결되는 게이트(20)는 반도체 기판(10)상에 형성된 게이트 절연막(22)의 상부에 형성되고, 게이트 절연막(22)은 반도체 기판(10)의 웰(well) 영역(12)의 상부에 형성되어 있다. 여기서, 반도체 기판(10)은 웰 영역(12)을 가질 수도 있고 갖지 않을 수도 있다. 반도체 기판(10)이 웰 영역(12)을 갖지 않을 경우, 게이트 절연막(22)은 반도체 기판(10) 상에 형성되어 있다. 이와 같이, 게이트(20), 게이트 절연막(22) 및 웰 영역(12)은 금속-산화막-실리콘의 구조를 갖는다.
제2 패드(62)는 반도체 기판(10)과 금속 배선(16)을 통해 연결되어 있다. 만일, 도 1a에 도시된 바와 같이, 고농도 도핑 영역(18)이 웰 영역(18)의 내부에 형성될 경우, 제2 패드(62)는 금속 배선(16)을 통해 고농도 도핑 영역(18)과 연결된다.
도 1b를 참조하면, 전기적으로 오픈(open)된 형태로 제3 패드(64)가 형성되어 있다. 제4 패드(66)는 금속 배선(30)을 통해 반도체 기판(10)과 연결된다. 만일, 도 1b에 도시된 바와 같이, 고농도 도핑 영역(32)이 웰 영역(12)의 내부에 형성된 경우, 제4 패드(66)는 금속 배선(30)을 통해 고농도 도핑 영역(32)과 연결된다.
도 1a 및 도 1b에서, 웰 영역(12)과 고농도 도핑 영역(18 또는 32)은 동일한 도전 형태를 가질 수 있다. 예를 들어, 웰 영역(12)이 P형 웰인 경우, 고농도 도핑 영역(18 또는 32)도 P+ 형이다.
이하, 전술한 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 패턴의 제조 방법을 도 1a 및 도 1b를 참조하여 다음과 같이 설명한다.
먼저, 반도체 기판(10) 상에 게이트 절연층 및 폴리 실리콘을 순차적으로 적층하여 형성한다. 게이트 절연층은 실리콘 산화막(SiO2)일 수 있다. 사진 및 식각 공정에 의해 게이트 절연층과 폴리 실리콘을 패터닝하여, 게이트 절연막(22) 및 게이트(20)를 형성한다.
이때, 게이트 절연층과 폴리 실리콘을 형성하기 전에, 반도체 기판(10)에 웰 영역(12)을 형성할 수 있다. 이하, 반도체 기판(10)에 웰 영역(12)이 형성된 것으로 가정하여 설명하지만 본 발명은 이에 국한되지 않는다.
게이트 절연막(22)과 게이트(20)를 형성한 후에, 게이트(20)에 전기적으로 연결되는 금속 배선(14)을 형성하고, 형성된 금속 배선(14)의 상부에 제1 패드(60)를 형성한다.
본 발명에 의하면, 반도체 기판(10)의 웰 영역(12)에 고농도의 불순물 이온을 주입하여 고농도 도핑 영역(18)을 형성할 수 있다. 고농도 도핑 영역(18)에 전기적으로 연결되는 금속 배선(16)을 형성하고, 형성된 금속 배선(16)의 상부에 제2 패드(62)를 형성한다.
제3 패드(64)는 전기적으로 오픈되도록 형성한다. 즉, 제3 패드(64)의 주변 은 유전체가 존재할 수 있다. 반도체 기판(10)의 웰 영역(12)에 고농도의 불순물 이온을 주입하여 고농도 도핑 영역(32)을 형성하고, 고농도 도핑 영역(32)에 전기적으로 연결되는 금속 배선(30)을 형성하고, 형성된 금속 배선(30)의 상부에 제4 패드(66)를 형성한다.
전술한 금속 배선들(14, 16 및 30)은 동시에 형성될 수 있고, 제1 내지 제4 패드들(60, 62, 64 및 66)은 동시에 형성될 수 있다.
이하, 전술한 패턴을 이용하여 본 발명에 의한 트랜지스터의 공핍층 깊이를 측정하는 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2 및 도 3은 본 발명에 의한 공핍층 깊이 측정 방법을 설명하기 위한 도면으로서, 측정 패턴과 계측기(100)가 연결된 외부 모습을 개략적으로 나타낸다.
도 2는 도 1a에 도시된 측정 패턴을 계측부(100)에 연결한 모습을 나타내고, 도 3은 도 1b에 도시된 측정 패턴을 계측부(100)에 연결한 모습을 나타낸다.
도 2에 도시된 바와 같이 제1 패드(60) 및 제2 패드(62)가 연결되어 있을 때, 계측기(100)는 트랜지스터의 구동 전압(driving voltage)에서 제1 커패시턴스(CAP_inv)를 측정한다. 여기서, 구동 전압이란, 일반적으로 트랜지스터의 드레인에 인가되는 전압으로서, 트랜지스터의 정격 전압을 의미할 수 있다. 예를 들어, 구동 전압은 트랜지스터의 드레인으로부터 소스로 전류가 흐를 수 있도록, 트랜지스터에 인가되는 전압을 의미한다.
또한, 도 2에 도시된 바와 같이 제1 패드(60) 및 제2 패드(62)가 연결되어 있을 때, 계측기(100)는 트랜지스터의 누적 전압(accumulation voltage)에서 제2 커패시턴스(CAP_acc)를 측정한다. 여기서, 누적 전압이란, 구동 전압과는 반대의 정격 전압이다. 즉, 누적 전압이 트랜지스터에 인가될 때, 소스로부터 드레인으로 역 전류(reverse current)가 흐른다.
한편, 도 3에 도시된 바와 같이 제3 패드(64) 및 제4 패드(66)가 연결되어 있을 때, 계측기(100)는 구동 전압에서 제3 커패시턴스(CAP_padinv)를 측정한다. 또한, 도 3에 도시된 바와 같이 제3 패드(64) 및 제4 패드(66)가 연결되어 있을 때, 계측기(100)는 누적 전압에서 제4 커패시턴스(CAP_padacc)를 측정한다.
이와 같이, 제1 내지 제4 커패시터들(CAP_inv, CAP_acc, CAP_padinv 및 CAP_padacc)을 측정한 후, 계측기(100)는 제1 내지 제4 커패시턴스들(CAP_inv, CAP_acc, CAP_padinv 및 CAP_padacc)을 이용하여 트랜지스터의 공핍층의 깊이를 산출한다.
본 발명에 의하면, 전술한 게이트 절연막(22)이 실리콘 산화막(SiO2)으로 형성된 경우, 계측기(100)는 트랜지스터의 공핍층의 깊이를 다음과 같이 산출할 수 있다.
먼저, 제1 커패시턴스(CAP_inv) 및 제3 커패시턴스(CAP_padinv)를 이용하여 산화막(22)과 공핍층의 제5 커패시턴스(C1)를 산출한다. 부연하면, 산화막(22)에 대한 커패시터와 공핍층에 대한 커패시터가 직렬 연결되어 있다고 할 때, 이들 커패시터들의 등가 커패시턴스가 제5 커패시턴스(C1)에 해당한다. 제5 커패시턴스(C1)는 다음 수학식 1과 같이, 제1 커패시턴스(CAP_inv)로부터 제3 커패시턴 스(CAP_padinv)를 감산한 결과에 해당할 수 있다.
Figure 112007093054855-pat00001
또한, 제2 커패시턴스(CAP_acc) 및 제4 커패시턴스(CAP_padacc)를 이용하여 산화막(22)의 제6 커패시턴스(C2)를 산출한다. 제6 커패시턴스(C2)는 다음 수학식 2와 같이 제2 커패시턴스(CAP_acc)로부터 제4 커패시턴스(CAP_padacc)를 감산한 결과에 해당할 수 있다.
Figure 112007093054855-pat00002
이후, 제5 및 제6 커패시턴스(C1 및 C2)를 이용하여, 트랜지스터의 공핍층의 깊이를 산출한다. 예를 들어, 수학식 1 및 2와 같이, 제5 및 제6 커패시턴스들(C1 및 C2)이 산출될 경우, 공핍층의 깊이(W)는 다음 수학식 3과 같이 산출될 수 있다.
Figure 112007093054855-pat00003
여기서, A는 게이트(20)의 표면적을 의미하고, ε0는 진공 상태에서의 유전율을 나타내고, ε1는 ε0의 계수를 의미한다.
전술한 바와 같이, 제1 내지 제4 커패시턴스들(CAP_inv, CAP_acc, CAP_padinv 및 CAP_padacc)을 측정하기 위해, 계측부(100)는 'HIGH' 단자를 통해 전류를 제공하고, LOW 단자를 통해 입력되는 전류를 받은 후, 제공한 전류와 받은 전류를 이용하여 커패시턴스, 저항, 인덕턴스 등을 산출하는 LCR 미터(meter)(미도시)를 포함할 수 있다.
전술한 본 발명에 의한 트랜지스터의 공핍층 깊이 측정 방법은 측정 패턴에 트랜지스터의 소스 및 드레인 영역이 형성되어 있지 않을 때, 공핍층의 깊이를 측정하였다. 그러나, 본 발명은 이에 국한되지 않고 트랜지스터에 소스와 드레인 영역이 형성된 경우에도 전술한 바와 같은 동일한 방법으로 공핍층의 깊이를 측정할 수 있다. 이 경우, 본 발명에 의한 패턴의 제조 방법에 의하면, 게이트 패턴(20 및 22)의 양측의 반도체 기판(10)에 소스 및 드레인 영역들이 형성된다. 예를 들어, 게이트 패턴(20 및 22)과 고농도 도핑 영역(18 또는 32)의 사이에 소스 영역(또는, 드레인 영역)이 형성되고, 게이트 패턴(20 및 22)의 왼쪽 측부의 반도체 기판(10)에 드레인(또는, 소스 영역)이 형성될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 및 도 1b은 트랜지스터의 공핍층 깊이 측정을 위해 사용될 본 발명에 의한 측정 패턴의 단면도를 나타낸다.
도 2 및 도 3은 본 발명에 의한 공핍층 깊이 측정 방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 웰 영역
14, 16, 30 : 금속 배선 60, 62, 64, 66 : 패드
20 : 게이트 22 : 게이트 절연막
18, 32 : 고농도 도핑 영역 100 : 계측기

Claims (7)

  1. 트랜지스터의 공핍층 깊이 측정 방법에 있어서,
    반도체 기판 상에 형성된 게이트와 연결된 제1 패드 및 상기 반도체 기판과 연결된 제2 패드를 이용하여, 상기 트랜지스터의 구동 전압 및 누적 전압에서 제1 및 제2 커패시턴스들을 각각 측정하는 단계;
    오픈된 제3 패드 및 상기 반도체 기판과 연결된 제4 패드를 이용하여, 상기 구동 전압 및 상기 누적 전압에서 제3 및 제4 커패시턴스들을 각각 측정하는 단계; 및
    상기 제1 내지 제4 커패시턴스들을 이용하여 상기 트랜지스터의 공핍층의 깊이를 산출하는 단계를 구비하는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.
  2. 제1 항에 있어서, 상기 게이트와 상기 반도체 기판 사이에 게이트 절연막이 개재되는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.
  3. 제2 항에 있어서, 상기 깊이를 산출하는 단계는
    상기 제1 커패시턴스 및 상기 제3 커패시턴스를 이용하여 상기 게이트 절연막과 상기 공핍층의 제5 커패시턴스를 산출하는 단계;
    상기 제2 커패시턴스 및 상기 제4 커패시턴스를 이용하여 상기 게이트 절연 막의 제6 커패시턴스를 산출하는 단계; 및
    상기 제5 및 상기 제6 커패시턴스를 이용하여 상기 공핍층의 깊이를 산출하는 단계를 구비하는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.
  4. 제3 항에 있어서, 상기 제5 커패시턴스는 상기 제1 커패시턴스로부터 상기 제3 커패시턴스를 감산한 결과에 해당하고, 상기 제6 커패시턴스는 상기 제2 커패시턴스로부터 상기 제4 커패시턴스를 감산한 결과에 해당하는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.
  5. 제3 항에 있어서, 상기 공핍층의 깊이는 아래와 같이 산출되는 것을 특징으로 하는 트랜지스터의 공핍층 깊이 측정 방법.
    Figure 112007093054855-pat00004
    (여기서, A는 상기 게이트의 표면적이고, 상기 ε0는 진공 상태에서의 유전율을 나타내고, ε1는 ε0의 계수이고, CAP1은 상기 제5 커패시턴스에 해당하고, 상기 CAP2는 상기 제6 커패시턴스에 해당한다.)
  6. 삭제
  7. 삭제
KR1020070137181A 2007-12-26 2007-12-26 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법 KR100958623B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070137181A KR100958623B1 (ko) 2007-12-26 2007-12-26 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070137181A KR100958623B1 (ko) 2007-12-26 2007-12-26 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090069495A KR20090069495A (ko) 2009-07-01
KR100958623B1 true KR100958623B1 (ko) 2010-05-20

Family

ID=41321131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070137181A KR100958623B1 (ko) 2007-12-26 2007-12-26 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법

Country Status (1)

Country Link
KR (1) KR100958623B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112542518A (zh) * 2019-09-20 2021-03-23 长鑫存储技术有限公司 半导体结构及其电容检测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082665A (ko) * 2000-02-15 2001-08-30 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치, 그 구동방법 및 그 제조방법
KR20050019361A (ko) * 2003-08-18 2005-03-03 주식회사 케이이씨 트랜지스터 및 그 제조 방법
KR20050108201A (ko) * 2004-05-12 2005-11-16 매그나칩 반도체 유한회사 고전압 트랜지스터 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082665A (ko) * 2000-02-15 2001-08-30 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치, 그 구동방법 및 그 제조방법
KR20050019361A (ko) * 2003-08-18 2005-03-03 주식회사 케이이씨 트랜지스터 및 그 제조 방법
KR20050108201A (ko) * 2004-05-12 2005-11-16 매그나칩 반도체 유한회사 고전압 트랜지스터 제조방법

Also Published As

Publication number Publication date
KR20090069495A (ko) 2009-07-01

Similar Documents

Publication Publication Date Title
US10283423B2 (en) Test structure macro for monitoring dimensions of deep trench isolation regions and local trench isolation regions
US7807997B2 (en) Test element group (TEG) system for measurement of SOI-MOSFET without a body contact comprising first and second TEGs of unequal gate electrode areas
US8878258B2 (en) Detector of biological or chemical material and corresponding array of detectors
CN103852702B (zh) 确定半导体鳍中的载流子浓度的方法
Khanna Fabrication of ISFET microsensor by diffusion-based Al gate NMOS process and determination of its pH sensitivity from transfer characteristics
CN110265315B (zh) 一种栅氧化层等效厚度的精确测试方法
CN109449098B (zh) 半导体结构、测试***、测试方法及半导体结构的制造方法
CN108807366A (zh) 具有集成电流传感器的功率mos器件及其制造方法
CN109309079B (zh) 半导体测试结构、制造方法及方块电阻测量方法
CN101022105B (zh) 半导体器件的测试装置和用于制造测试装置的基版
US20080185581A1 (en) Silicon-on-insulator ("SOI") transistor test structure for measuring body-effect
KR100958623B1 (ko) 트랜지스터의 공핍층 깊이 측정 방법, 측정 패턴 및 그패턴의 제조 방법
CN107026128A (zh) 半导体装置的制造方法和半导体装置
CN209434179U (zh) 半导体结构及测试***
CN109300799B (zh) 半导体结构、测试***、测试方法及半导体结构的制作方法
CN103915360B (zh) 检测晶体管重叠电容的方法、消除晶体管重叠电容的方法
TWI434362B (zh) 金屬氧化物半導體測試結構、其形成方法以及用於進行晶圓驗收測試之方法
US10529631B1 (en) Test structures and method for electrical measurement of FinFET fin height
US11367790B2 (en) Body-contacted field effect transistors configured for test and methods
CN114757133A (zh) Soi mos器件的边缘电容仿真方法和装置
CN108732225B (zh) 离子敏感场效应晶体管及其形成方法
CN108122798A (zh) 测试结构及其形成方法、测试方法
CN116936543B (zh) 一种电容测试结构、制备方法、测试方法及应用
US10890554B1 (en) Sensors with a non-planar sensing structure
WO2021197090A1 (zh) 半导体结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee