JP6468984B2 - 半導体装置 - Google Patents

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Description

本明細書に開示される技術は、半導体装置に関し、たとえば、各種パワーエレクトロニクス機器に用いられる半導体装置に関するものである。
半導体装置は、基本構造として、平面視において長方形であるケースの内部に複数の半導体チップを有する。また、複数の半導体チップが発生させる熱を外部の放熱手段と熱交換するための放熱面を有する。放熱面は、絶縁機能を有する。さらに、放熱面に概ね対向する位置に、外部の回路と電気的に接続される端子を有する。
外部の回路と電気的に接続されるために露出した端子は、導体からなる電極として内部に導かれる。内部の放熱面の近傍には、セラミックなどの絶縁素材からなる絶縁基板上に接合された導体板が配置される。この導体板が部分的に分離されることで、回路パターンが形成される。
回路パターンには電気伝導と熱伝導とを兼ね備える接合手段により半導体チップが接合され、この半導体チップの接合面の対面は、ボンディングワイヤーなどで回路パターンまたは電極と電気的に接続される。
上記の基板上の回路パターンは、たとえば、特許文献１に開示されるように、薄い導体箔によって形成される。この場合、主電流を流すために、パターン幅がケースの狭幅方向（短手方向）のパターン有効全幅の概ね半分近くに設定される。主電流が流れる回路パターンがケースの長手方向に概ね２つ設置され、半導体チップと回路パターンとがケースの狭幅方向（短手方向）にボンディングワイヤーが張られて接続される。主電極と回路パターンとの接続は、それらの隙間を利用して複雑になされる。
特開２００３−２４３６１０号公報
ワイヤーボンディング装置においてワイヤーボンディングを行うアームは、機械的強度の関係上アーム長さが制限される。そして、ボンディングポイントより一定以上高い（遠い）部分のアームは、幾何学的に太くなる。このアームの太い部分が作業対象物の周辺部分などに干渉するため、たとえば、深くて狭いケース内でのワイヤーボンディング作業には制約が多い。特に、モジュール幅が５０ｍｍ程度以下になると、この制約が顕著となる。
このような状況を避けるために、ケースを基板に嵌める前にできるだけ多くのワイヤーボンディングを済ませておくことが考えられる。しかしながら、ケースに設置される電極については、必ずしもそのような方法を採用することはできない。
すなわち、ケースを基板に嵌める前にケースに設置される電極を回路パターンと接続すると、ケースを嵌める際に、当該電極と回路パターンとの間の接合部に力が加わり、不良の可能性が増すこととなる。したがって、はんだ付けなどの脆弱な接合方法を選択することが困難となる。
しかしながら、たとえば超音波（ｕｌｔｒａ−ｓｏｎｉｃ、すなわちＵＳ）接合を選択した場合には、電極接合部の形状などの制約で周波数を上げることが難しく、やはり、ツール（ホーン）が大きくなるため、深くて狭いケース内での接合には配置上の制限がある。
本明細書に開示される技術は、上記のような問題を解決するためのものであり、ワイヤーボンディング作業の制約を抑制することができる半導体装置に関するものである。
本明細書に開示される技術の一態様に関する半導体装置は、平面視において外枠に囲まれたケース内において回路パターン上に配置される、複数の半導体チップと、複数の前記半導体チップと前記回路パターンとの間を電気的に接続するボンディングワイヤーと、前記ケース内に配置される主電極とを備え、複数の前記半導体チップは、前記ケースの長手方向に沿って並び、前記ボンディングワイヤーは、前記ケースの長手方向に沿って張られ、前記主電極は、前記ケースの長手方向の一方の辺の近傍に配置され、前記主電極と前記回路パターンとの間の接続が、超音波接合、はんだ付け、または、ろう付けであり、前記ケース内に配置され、かつ、前記ケースの長手方向に沿って張られるボンディングワイヤーによって各前記半導体チップと電気的に接続される、複数の信号電極と、前記信号電極と電気的に接続される信号端子とをさらに備え、前記信号電極は、前記ケースの短手方向の辺の近傍にそれぞれ配置され、前記信号端子は、前記ケースの短手方向の一方の前記外枠に配置され、前記信号端子が配置される前記外枠とは反対側の前記ケースの短手方向の辺の近傍に配置される前記信号電極と前記信号端子との間を接続する信号配線が、前記主電極が配置される前記ケースの長手方向の一方の辺とは反対側の前記ケースの長手方向の他方の辺の近傍を通って配線される。
本明細書に開示される技術の別の態様に関する半導体装置は、平面視において外枠に囲まれたケース内において回路パターン上に配置される、複数の半導体チップと、複数の前記半導体チップと前記回路パターンとの間を電気的に接続するボンディングワイヤーと、前記ケース内に配置される主電極とを備え、複数の前記半導体チップは、前記ケースの長手方向に沿って並び、前記ボンディングワイヤーは、前記ケースの長手方向に沿って張られ、前記主電極は、前記ケースの長手方向の一方の辺の近傍に配置され、前記主電極と前記回路パターンとの間の接続が、超音波接合、はんだ付け、または、ろう付けであり、前記回路パターンが、厚さが０．４ｍｍ以上である銅箔からなり、２つの前記半導体チップが逆並列接続される第１の複合素子を２つ備え、一方の前記第１の複合素子においては、２つの前記半導体チップに平面視において挟まれる位置に配置される第１の経由回路パターンを経由して、２つの前記半導体チップが逆並列接続され、他方の前記第１の複合素子においては、前記第１の経由回路パターンを経由せずに、直接２つの前記半導体チップが逆並列接続される。
本明細書に開示される技術の一態様に関する半導体装置は、平面視において外枠に囲まれたケース内において回路パターン上に配置される、複数の半導体チップと、複数の前記半導体チップと前記回路パターンとの間を電気的に接続するボンディングワイヤーとを備え、複数の前記半導体チップは、前記ケースの長手方向に沿って並び、前記ボンディングワイヤーは、前記ケースの長手方向に沿って張られ、前記主電極は、前記ケースの長手方向の一方の辺の近傍に配置され、前記主電極と前記回路パターンとの間の接続が、超音波接合、はんだ付け、または、ろう付けであり、前記ケース内に配置され、かつ、前記ケースの長手方向に沿って張られるボンディングワイヤーによって各前記半導体チップと電気的に接続される、複数の信号電極と、前記信号電極と電気的に接続される信号端子とをさらに備え、前記信号電極は、前記ケースの短手方向の辺の近傍にそれぞれ配置され、前記信号端子は、前記ケースの短手方向の一方の前記外枠に配置され、前記信号端子が配置される前記外枠とは反対側の前記ケースの短手方向の辺の近傍に配置される前記信号電極と前記信号端子との間を接続する信号配線が、前記主電極が配置される前記ケースの長手方向の一方の辺とは反対側の前記ケースの長手方向の他方の辺の近傍を通って配線される。
本明細書に開示される技術の別の態様に関する半導体装置は、平面視において外枠に囲まれたケース内において回路パターン上に配置される、複数の半導体チップと、複数の前記半導体チップと前記回路パターンとの間を電気的に接続するボンディングワイヤーと、前記ケース内に配置される主電極とを備え、複数の前記半導体チップは、前記ケースの長手方向に沿って並び、前記ボンディングワイヤーは、前記ケースの長手方向に沿って張られ、前記主電極は、前記ケースの長手方向の一方の辺の近傍に配置され、前記主電極と前記回路パターンとの間の接続が、超音波接合、はんだ付け、または、ろう付けであり、前記回路パターンが、厚さが０．４ｍｍ以上である銅箔からなり、２つの前記半導体チップが逆並列接続される第１の複合素子を２つ備え、一方の前記第１の複合素子においては、２つの前記半導体チップに平面視において挟まれる位置に配置される第１の経由回路パターンを経由して、２つの前記半導体チップが逆並列接続され、他方の前記第１の複合素子においては、前記第１の経由回路パターンを経由せずに、直接２つの前記半導体チップが逆並列接続される。
このような構成によれば、幅が狭く、かつ、深さが深いケース内において、ワイヤーボンディング作業の制約を抑制することができる。
本明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成のうち、ケース内の半導体チップおよびその周辺の構造を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、主電極の曲げ部付近の構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成のうち、ケース内の半導体チップおよびその周辺の構造を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を省略する場合がある。
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。説明の便宜上、まず、特許文献１に開示されるように、ボンディングワイヤーの張られる方向がケースの外枠の短手方向に沿う場合を説明する。
図１０は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図１０に例示されるように、ケースの外枠１０２に囲まれた内部に、半導体チップ２００、半導体チップ２０１、半導体チップ２０２、および、半導体チップ２０３が配置される。そして、各半導体チップと回路パターンとを接続するボンディングワイヤー１０３が、ケースの外枠１０２の短手方向に沿って張られる。また、回路パターン上には、主電極２０４、主電極２０５、および、主電極２０６がそれぞれ配置される。なお、回路パターンは、絶縁基板１０５上に形成される。また、ケースの外枠１０２には、電極１００と、信号端子１０１とが設けられる。
＜半導体装置の構成について＞
図２は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図２に例示されるように、平面視においてケースの外枠１０２に囲まれた内部において、回路パターン上に半導体チップ１０４が複数配置される。複数の半導体チップ１０４は、ケースの外枠１０２の長手方向に沿って並ベられる。そして、複数の半導体チップ１０４を回路パターンと接続するボンディングワイヤー１０３が、ケースの外枠１０２の長手方向に沿って張られる。なお、ボンディングワイヤー１０３の張られる方向と、ケースの外枠１０２の長手方向とのなす角度は、２０°程度以内であることが望ましい。また、ケースの外枠１０２には、電極１００と、信号端子１０１とが設けられる。
ここで、上記のケースは、たとえば、長手方向の長さが、短手方向の長さの２倍以上である。また、短手方向の長さは、たとえば、５０ｍｍ程度以下である。
上記の構造によれば、すべてのボンディングワイヤー１０３が、ケースの外枠１０２の長手方向に沿って張られるため、幅が狭く、かつ、深さが深いケース内で最も移動自由度の高い長手方向のみでボンディング作業を行うことができる。そのため、ケースを基板に嵌めた後であっても、ケースの内部に配置される半導体チップとケースの内部に配置される回路パターンとの接合が行い易くなる。さらには、ケースの外枠１０２に配置される電極とケースの内部に配置される回路パターンとの接合が行い易くなる。
ここで、上記の構成を実現する場合には、半導体チップ１０４間からケースの外枠１０２に配置される電極へと回路パターンを形成する必要があるが、大きな電流を流すにはそれに見合うパターン幅が必要となる。しかしながら、パターン幅を大きくすると、その分半導体チップ１０４同士の間隔が大きくなる。結果として、長手方向が長いモジュールとなってしまうため電流値が制限されることとなる。
そこで、回路パターンを形成する導体箔、たとえば、銅箔の厚みを、０．４ｍｍ程度以上とした、いわゆる厚銅基板を適用することができる。
厚銅基板を適用することにより、パターン幅あたりのパターン断面積が大きくなる。したがって、狭いパターン幅でも大きな電流を流すことができ、幅が狭いパターン方向にも電流を流すことが制限されない。
この構成によれば、半導体チップ１０４と回路パターンとの間を電気的に接続することを目的としたワイヤーボンディングに関し、鉛直方向の狭幅パターン、すなわち、回路パターンの側面への取り付けが可能となる。結果として、ワイヤーボンディングまたはワイヤーボンディング間隔が短くなるため、複数の半導体チップ１０４のワイヤーボンディングを概ね直列に配置することに対する制約を減らすことができる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図３は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図３に例示されるように、ケースの内部において、回路パターン上に複数の半導体チップが配置される。
図３に例示されるように、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわちＩＧＢＴ）半導体チップのエミッタからのボンディングワイヤー１０３と、ダイオードチップのアノードからのボンディングワイヤー１０３とは、共通の回路パターンに接続される。しかしながら、それぞれを別途接続した場合には、パターン面積の消費、すなわち、占有面積が大きくなり、装置の小型化および製造コストの観点で望ましくない。
ここで、上記の厚銅基板が適用される場合には、幅が狭いパターン方向に電流を流すことが制約にならない。そこで、これら２つの半導体チップに平面視において挟まれる位置に配置された、幅が狭い経由回路パターン３５を設け、経由回路パターン３５を経由してＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３と、ダイオードチップのアノードからのボンディングワイヤー１０３とをボンディングポイント３２において接続することができる。
一方で、ケース内に２つの複合素子、すなわち、それぞれがともにＩＧＢＴ半導体チップとダイオードチップとからなる２つの複合素子が配置される場合（直列、コレクタコモン、エミッタコモン、または、ＡＣスイッチなど）、２つの複合素子を接続するための回路パターンの引き回しに無駄が生じうる。これを解消するため、一方の複合素子３３では、幅が狭い経由回路パターン３５を経由して逆並列ダイオードに接続する。他方の複合素子３４では、幅が狭い経由回路パターン３５を経由せずに逆並列ダイオードに接続する。
これは、双方の複合素子を経由回路パターンを経由して逆並列接続する、または、双方の複合素子を経由回路パターンを経由せずに逆並列接続すると、たとえば、２つのＩＧＢＴ半導体チップの間隔が広くなったり、または、２つのＩＧＢＴ半導体チップのエミッタが向かい合ったりするため、回路パターンにおける経路が長くなるためである。
＜第３の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図４は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図４に例示されるように、ケースの外枠１０２に囲まれた内部に、絶縁基板１０５が配置される。また、絶縁基板１０５上に、複数の主電極１０６が配置される。なお、簡単のため、半導体チップ１０４については、図示が省略される。
幅の狭いモジュールでは、主電極１０６との接合部分のパターン面積効率を高めるため、または、放熱性を高めるために、主電極１０６の端子と絶縁基板１０５上の回路パターンとの接合部分は、分散させて配置させるか、または、両側の側方に配置させることが一般的であった。しかしながら、このような配置では、インダクタンスの増加、電極コストの増加、さらには、信号線との相互誘導などを解消するための設計が複雑となるなどの問題があった。
ここで、上記の厚銅基板が適用される場合には、回路パターンによる熱拡散を期待することができる。そのため、パターン面積を確保すれば放熱性は確保することができる。
また、カードサイズ（たとえば、８５．６０ｍｍ × ５３．９８ｍｍ）の比較的小さい厚銅基板では、製造コストを抑えた基板サイズの選択肢が少なく、上記の一般的な配置方法ではメリットが小さい。そこで、主電極１０６の端子と回路パターンとの接合をワイヤーボンディングにせずに、たとえば、ＵＳ接合、はんだ付け、または、ろう付けなどによる接合とすることにより生じるパターン面積と、主電極１０６の端子と回路パターンとの接合部をケースの長手方向の一辺の近傍に集めることにより生じる無効面積とを、むしろ熱拡散手段と見なすことで、敢えて主電極１０６の端子と回路パターンの接合部をケースの長手方向の一辺の近傍に集め、磁束発生源である電極を集中させて磁気抵抗を高めることによりインダクタンスを低減させる。また、それとともに、信号線との距離を離して相互誘導を減少させる。ここで、ケースの長手方向の一辺の近傍とは、たとえば、ケースの短手方向の一辺の１／３程度以内の範囲である。
主電極１０６の端子と回路パターンとの接合部が放熱手段として有効に機能するためには、これらの接合部に沿ってできるだけ多くの半導体チップが配置される必要があり、このため、細長いケースであることが望ましい。
＜第４の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図５は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図５に例示されるように、ケースの外枠１０２に囲まれた内部に、絶縁基板１０５が配置される。また、絶縁基板１０５上に、複数の主電極１０６が配置される。
また、絶縁基板１０５上に、複数の半導体チップ１０４が配置される。さらに、絶縁基板１０５上に、複数の信号電極１０７が配置される。各半導体チップ１０４は、ボンディングワイヤー１０３によって信号電極１０７に接合される。また、各信号電極１０７は、ケースの外枠１０２の短手方向における辺の近傍にそれぞれ配置され、信号配線１０８を通じて信号端子１０１に電気的に接続される。信号端子１０１は、ケースの短手方向の一方の外枠１０２に配置される。ここで、ケースの外枠１０２の短手方向の辺の近傍とは、たとえば、ケースの長手方向の一辺の１／３程度以内に範囲である。
信号配線１０８が主回路からの相互誘導を受けると、帰還が掛かるなどの問題を生じる。従来は、これを避けるため、信号端子１０１にできるだけ近い箇所で信号電極１０７と回路パターンとを電気的に接続する構造であった。しかしながら、ケースの外形が平面視において長方形である場合には、一方のＩＧＢＴ半導体チップが信号端子１０１から遠く位置することとなるため、信号端子１０１から遠く位置するＩＧＢＴ半導体チップと信号端子１０１との間の信号配線１０８は、回路構造の密集する領域を通過することとなってしまう。すると、設計が複雑となるとともに、理想的な配置を得られなかった。
他の方法として、信号端子自体を遠ざけて配置する例もあるが、問題を外部配線側に持ち込むばかりで、根本的な解決にならないことが多かった。
本実施の形態における構造によれば、主電極１０６の端子がケースの長辺の一方のみに集中して配置される。そのため、主電極１０６の端子が配置される辺とは反対側の辺においては、相互誘導を受け難くなる。そこで、信号端子１０１から遠い位置に配置される信号電極１０７と信号端子１０１との間の信号配線１０８を、主電極１０６の端子が配置される辺とは反対側の辺の近傍に配置することで、主電極１０６の端子による相互誘導を受け難くするとともに、回路構造の密集する領域を避ける配線が可能となる。
なお各接続は、半導体チップ１０４上に直接形成される場合であっても、回路パターンまたは他の半導体チップ上を経由して形成される場合であってもよい。
また、図２または図３に例示される構造と組み合わせる場合には、２つの複合素子の信号電極を対向する短辺に配置することで、複合素子と信号電極とのワイヤーボンディングを含むワイヤーボンディングの直線性を得ることができる。また、ワイヤーボンディング終点をケースの長手方向の中央付近に位置させ、複合素子と信号端子との間の信号配線１０８への相互誘導を軽減することができる。
＜第５の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図６は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図６に例示されるように、ケースの外枠１０２に囲まれた内部に、絶縁基板１０５が配置される。また、絶縁基板１０５上に、複数の主電極１０６が配置される。
また、絶縁基板１０５上に、複合素子６５および複合素子６６が配置される。
ＩＧＢＴモジュールにおけるＩＧＢＴ半導体チップと逆並列のダイオードチップとは、同時に通電しないが、ＩＧＢＴ半導体チップをダイオードチップに置き換えてダイオードの２並列チップにする場合には、同時に通電する。
この場合、片方のワイヤーボンディングが他の半導体チップを経由していると、経由部分には２倍の電流が流れるため、ワイヤーボンディング数が多量に必要となり、ダイオードチップのサイズによっては十分な数のボンディングワイヤーが形成できない場合も生じる。しかしながら、各ダイオードチップを独立に回路パターンに接続したのでは、パターン面積を大きく消費し、ケースのサイズまたは製造コストに関して不利である。
ここで、上記の厚銅基板が適用される場合には、幅が狭いパターン方向に電流を流すことが制約にならない。そこで、２つの半導体チップに平面視において挟まれる位置に配置された、幅が狭い経由回路パターン６７を設け、経由回路パターン６７を経由してＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３と、ダイオードチップのアノードからのボンディングワイヤー１０３とをボンディングポイント６２において接続することができる。
しかしながら、２つの複合素子が配置される場合、２つの複合素子を接続するための回路パターンの引き回しに無駄が生じうる。これを解消するため、一方の複合素子６５では、幅が狭い経由回路パターン６７を経由して並列ダイオードに接続する。他方の複合素子６６は、幅が狭い経由回路パターン６７を経由せずに並列ダイオードに接続する。
＜第６の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図７は、主電極の曲げ部付近の構造を概略的に例示する断面図である。図７において、点線で例示される部分は、主電極が曲げられる前の状態を例示する部分である。
図７に例示されるように、主電極１０６ａの端部は、ケース７３の上面における凹部７１から一部が延び出て配置される。また、主電極１０６ａの端子は、ケース７３の上面の凹部７１において、ケース７３の外枠から離れる方向、すなわち、ケース７３の平面視における内側方向に曲げられる。ここで、凹部７１は、主電極１０６ａが曲げられる内側方向がＣ面である。また、凹部７１は、主電極１０６ａが曲げられた状態で配置された際に、主電極１０６ａが曲げられる内側方向とは反対の外側方向において隙間が形成される。
主電極１０６ａが回路パターンとの接合後に曲げられる構造において、モジュール内部空間をできるだけ広く確保しようとする場合、主電極１０６ａが曲げられる前の主電極１０６ａの端子ができるだけ外枠に近い位置で配置されることが望ましい。しかしながら、主電極１０６ａの端子が外枠に接近した状態で配置されると、沿面距離が不足する場合がある。
そこで、本実施の形態においては、主電極１０６ａの端子の曲げＲを比較的大きく設定し、かつ、ケースの上面から埋没した位置において主電極１０６ａの端子が曲げられる。このような構造によれば、主電極１０６ａが曲げられる前の主電極１０６ａの端子が外枠１０２に近い位置で配置される場合であっても、主電極１０６ａが曲げられた後の主電極１０６ａの端子の外枠１０２からの沿面距離を十分に確保することができる。
なお、たとえば、図６に例示されるように複数の主電極が形成される場合には、各主電極の曲げ部の隣接するケースの外枠との距離は、加工精度のばらつきを除き概ね等しい。
＜第７の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図８は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図８に例示されるように、ケースの外枠１０２に囲まれた内部に、半導体チップ８１および半導体チップ８２が配置される。
工程のタクトタイムに占めるワイヤーボンディング時間は、ワイヤーボンディング装置の減価償却費に対して無視できないコストとなる。
また、多様なワイヤーボンディング構成の製品を複数の工場で平行生産する場合、複雑なボンディングワイヤー配線がワイヤーボンディングプログラムにおける装置停止時間を長期化させ、初期コストに影響を与える。また、複雑なワイヤーボンディングは初期検証も複雑化させ、見落とし設計戻りによる余計なコストが発生し易い。
本実施の形態によれば、同種の半導体チップ８１が並ぶ方向と、半導体チップ８１におけるボンディングワイヤー１０３の張られる方向との間の角度が２０度以内である。また、同種の半導体チップ８２が並ぶ方向と、半導体チップ８２におけるボンディングワイヤー１０３の張られる方向との間の角度が２０度以内である。したがって、対称性、連続性および周期性の高いワイヤーボンディングを形成することができるため、上記の課題を解消することができる。
＜第８の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図９は、本実施の形態に関する半導体装置を実現するための構成のうち、ケース内の半導体チップおよびその周辺の構造を概略的に例示する平面図である。図９においては、信号配線１０８は複合素子９４に対応するもののみが図示されており、複合素子９３に対応するものは、図示が省略される。
ＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３を、ダイオードチップ経由で回路パターンに接続したのでは、ＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３が長くなってしまう。そうすると、発熱に対応するためボンディングワイヤーの本数を増やす必要が生じる。これでは、加工時間または製造コストの観点で不利である。しかしながら、ダイオードチップを経由せずに、ＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３を回路パターンに接続すると、駆動エミッタのワイヤーの接続が窮屈になってしまう。
そこで、本実施の形態では、それぞれがＩＧＢＴ半導体チップとダイオードチップとから構成される複合素子９３および複合素子９４のうち、経由回路パターン９５を経由しない複合素子９４において、ＩＧＢＴ半導体チップの駆動電位基準９１であるエミッタ駆動線を、ダイオードチップを経由して回路パターンまたは信号電極に接続する。
＜第９の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。
通常、ケースまたは電極などの物理的な障害がないうちにできる限りワイヤーボンディングを形成する。その後に、主電極をＵＳ接合などし、さらにその後、ケースの信号電極と絶縁基板上の回路パターンとをボンディングワイヤーで電気的に接続する。
この方法では、ＵＳ接合の前後にワイヤーボンディングが必要となり、ワイヤーボンディング工程が２回となる。しかしながら、ＵＳ接合のために用いられるツールは大きく、内部空間の狭いモジュールに対して信号電極を回路パターンにＵＳ接合することは困難である。したがって、信号電極をＵＳ接合工程で接続することにより、２回目のワイヤーボンディング工程を削減することは大きな設計障害となる。
そこで、半導体チップと回路パターンとを接続するいかなるワイヤーボンディングも接続しない状態で、電極のすべてのＵＳ接合を行い、その後、半導体チップと回路パターンとを接続するワイヤーボンディングを形成する。
＜第１０の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。
厚銅基板を適用すると、電流の通電尤度が過度に高くなり、一般的なＳｉ半導体チップデバイスでは、熱損失放熱による制限下では、そのメリットを十分に活かすことができない。そこで、ワイドバンドギャップ半導体を用いた半導体チップを採用する。
ワイドバンドギャップ半導体としては、たとえば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、Ｃ（ダイヤモンド）、Ｇａ２Ｏ３、ＡｌＮ、Ｃ３Ｎ４、Ｓｉ３Ｎ４、Ｇｅ３Ｎ４、Ｓｎ３Ｎ４、Ａｌ４Ｃ３、Ｇａ４Ｃ３、または、ＧｅＣなどがある。ここで、ワイドバンドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
上記のようなワイドバンドギャップの半導体を用いたスイッチングデバイスは、Ｓｉ半導体を用いたデバイスよりも、一般に単位面積当たりの熱損失量が低い。したがって、厚銅基板を用いた場合であっても、熱損失放熱による制限が緩和される。

＜第１１の実施の形態＞
本実施の形態に関する半導体装置および半導体装置の製造方法について説明する。以下では、上記の実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。図１においては、上記の各実施の形態において説明された構成が組み合わされて例示される。
図１に例示されるように、ケースの外枠１０２に囲まれた内部に、絶縁基板１０５が配置される。そして、絶縁基板１０５上に、複合素子１１３および複合素子１１４が配置される。そして、各複合素子を回路パターンに接続するボンディングワイヤー１０３が、ケースの外枠１０２の長手方向に沿って張られる。
また、ケースの外枠１０２には、電極１００と、信号端子１０１とが設けられる。
また、回路パターンに厚銅基板が適用される場合には、幅が狭いパターン方向に電流を流すことが制約にならない。そこで、複合素子１１３の各半導体チップ間に幅が狭い経由回路パターン１１５を設け、経由回路パターン１１５を経由してＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３と、ダイオードチップのアノードからのボンディングワイヤー１０３とを接続することができる。
また、絶縁基板１０５上に、複数の主電極１０６が配置される。主電極１０６は、ケースの外枠１０２の長手方向における一辺の近傍に集まって配置される。
また、絶縁基板１０５上に、複数の信号電極１０７が配置される。各信号電極１０７は、ケースの外枠１０２の短手方向における辺の近傍にそれぞれ配置され、信号配線１０８を通じて信号端子１０１に接続される。ここで、信号端子１０１から遠い位置に配置される信号電極１０７と信号端子１０１との間の信号配線１０８は、主電極１０６の端子が配置される辺とは反対側の辺の近傍に配置される。
＜上記の実施の形態による効果について＞
以下に、上記の実施の形態による効果を例示する。なお、以下では、上記の実施の形態に例示された具体的な構成に基づく効果が記載されるが、同様の効果が生じる範囲で、本明細書に例示される他の具体的な構成と置き換えられてもよい。また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示された各構成が組み合わされて、同様の効果が生じる場合であってもよい。
上記の実施の形態によれば、半導体装置が、複数の半導体チップ１０４と、ボンディングワイヤー１０３とを備える。そして、複数の半導体チップ１０４は、平面視において外枠１０２に囲まれたケース内において回路パターン上に配置される。また、ボンディングワイヤー１０３は、複数の半導体チップ１０４と回路パターンとの間を電気的に接続する。また、複数の半導体チップ１０４は、ケースの長手方向に沿って並ぶ。また、ボンディングワイヤー１０３は、ケースの長手方向に沿って張られる。
このような構成によれば、幅が狭く、かつ、深さが深いケース内において、ワイヤーボンディング作業の制約を抑制することができる。
なお、これらの構成以外の本明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、上記の効果を生じさせることができる。しかしながら、本明細書に例示される他の構成のうちの少なくとも１つを上記の構成に適宜追加した場合、すなわち、上記の構成としては記載されなかった本明細書に例示される他の構成を上記の構成に追加した場合でも、同様に上記の効果を生じさせることができる。
また、上記の実施の形態によれば、回路パターンが、厚さが０．４ｍｍ以上である銅箔からなる。このような構成によれば、パターン幅あたりのパターン断面積が大きくなる。したがって、狭いパターン幅でも大きな電流を流すことができ、幅が狭いパターン方向にも電流を流すことが制限されない。
また、上記の実施の形態によれば、半導体装置が、２つの半導体チップが逆並列接続される第１の複合素子を２つ備える。ここで、複合素子３３および複合素子３４は、第１の複合素子に対応する。そして、一方の複合素子３３においては、２つの半導体チップに平面視において挟まれる位置に配置される第１の経由回路パターンを経由して、２つの半導体チップが逆並列接続される。ここで、経由回路パターン３５は、第１の経由回路パターンに対応する。他方の複合素子３４においては、経由回路パターン３５を経由せずに、直接２つの半導体チップが逆並列接続される。このような構成によれば、２つの複合素子を接続するための回路パターンの引き回しの無駄を減らし、ケースのサイズまたは製造コストを抑制することができる。
また、上記の実施の形態によれば、半導体装置が、ケース内に配置され、かつ、各半導体チップ１０４と電気的に接続される信号電極を備える。そして、２つの第１の複合素子のうちの他方の第１の複合素子が、ＩＧＢＴ半導体チップとダイオードチップとから構成される。ここで、複合素子９３および複合素子９４は、第１の複合素子に対応する。また、複合素子９４は、他方の第１の複合素子に対応する。また、ＩＧＢＴ半導体チップの駆動電位基準９１が、ダイオードチップを経由して回路パターンまたは信号電極に接続される。このような構成によれば、ＩＧＢＴ半導体チップのエミッタからのボンディングワイヤー１０３が長くなることがないため、発熱に対応するためボンディングワイヤーの本数を増やす必要がない。したがって、加工時間または製造コストを低減することができる。
また、上記の実施の形態によれば、半導体装置が、２つのダイオードチップである半導体チップが並列接続される第２の複合素子を２つ備える。ここで、複合素子６５および複合素子６６は、第２の複合素子に対応する。そして、一方の複合素子６５においては、２つの半導体チップに平面視において挟まれる位置に配置される第２の経由回路パターンを経由して、２つの半導体チップが並列接続される。ここで、経由回路パターン６７は、第２の経由回路パターンに対応する。また、他方の複合素子６６においては、経由回路パターン６７を経由せずに、直接２つの半導体チップが並列接続される。このような構成によれば、２つの複合素子を接続するための回路パターンの引き回しの無駄を減らし、ケースのサイズまたは製造コストを抑制することができる。
また、上記の実施の形態によれば、複数の半導体チップ１０４が、ワイドバンドギャップ半導体を用いた半導体チップである。ワイドバンドギャップの大きな半導体を用いたスイッチングデバイスは、Ｓｉ半導体を用いたデバイスよりも、一般に単位面積当たりの熱損失量が低い。したがって、厚銅基板を用いた場合であっても、熱損失放熱による制限が緩和される。
また、上記の実施の形態によれば、半導体装置が、ケース内に配置される主電極１０６を備える。そして、主電極１０６は、ケースの長手方向の一方の辺の近傍に配置される。また、主電極１０６と回路パターンとの間の接続は、超音波接合、はんだ付け、または、ろう付けである。このような構成によれば、磁束発生源である電極を一方の辺の近傍に集中させて磁気抵抗を高めることにより、インダクタンスを低減させることができる。また、電極の製造コストを低減させることができる。また、信号配線１０８との間の相互誘導などを解消するための設計が容易になる。
また、上記の実施の形態によれば、半導体装置が、複数の信号電極１０７と、信号電極１０７と電気的に接続される信号端子１０１とを備える。そして、複数の信号電極１０７は、ケース内に配置され、かつ、各半導体チップ１０４と電気的に接続される。また、信号電極１０７は、ケースの短手方向の辺の近傍にそれぞれ配置される。また、信号端子１０１は、ケースの短手方向の一方の外枠１０２に配置される。また、信号端子１０１が配置される外枠１０２とは反対側のケースの短手方向の辺の近傍に配置される信号電極１０７と信号端子１０１との間を接続する信号配線１０８が、主電極１０６が配置されるケースの長手方向の一方の辺とは反対側のケースの長手方向の他方の辺の近傍を通って配線される。このような構成によれば、信号配線１０８が主電極１０６による相互誘導の影響を受けにくくなる。また、回路パターン上の他の回路から離れた位置に信号配線を配置することができる。
また、上記の実施の形態によれば、ケースは、上面に凹部７１を有する。また、主電極１０６ａの端部が凹部７１から突き出し、かつ、凹部７１においてケースの平面視における内側方向に曲げられて形成される。このような構成によれば、主電極１０６ａが曲げられる前の主電極１０６ａの端子が外枠１０２に近い位置で配置される場合であっても、主電極１０６ａが曲げられた後の主電極１０６ａの端子の外枠１０２からの沿面距離を十分に確保することができる。
また、上記の実施の形態によれば、それぞれが同種の半導体チップである複数の半導体チップが、ケースの長手方向に沿って並ぶ。また、複数の半導体チップが並ぶ方向と、当該半導体チップにおけるボンディングワイヤー１０３が張られる方向との間の角度が２０度以内である。このような構成によれば、対称性、連続性および周期性の高いワイヤーボンディングを形成することができるため、製造コストを削減することができる。
また、上記の実施の形態によれば、半導体装置の製造方法において、平面視において外枠１０２に囲まれたケース内の、ケースの長手方向の一方の辺の近傍において、主電極１０６を回路パターン上に超音波接合し、主電極１０６を接合した後に、ケース内の回路パターン上においてケースの長手方向に沿って並んで配置された複数の半導体チップ１０４を、ケースの長手方向に沿って張られるボンディングワイヤー１０３によって回路パターンと電気的に接続する。
このような構成によれば、幅が狭く、かつ、深さが深いケース内において、ワイヤーボンディング作業の制約を抑制することができる。また、ワイヤーボンディング工程を１回で済ませることができるため、製造コストの削減またはタクトタイムを短縮を実現することができる。
なお、これらの構成以外の本明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、上記の効果を生じさせることができる。しかしながら、本明細書に例示される他の構成のうちの少なくとも１つを上記の構成に適宜追加した場合、すなわち、上記の構成としては記載されなかった本明細書に例示される他の構成を上記の構成に追加した場合でも、同様に上記の効果を生じさせることができる。
＜上記の実施の形態の変形例について＞
上記の実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。したがって、例示されていない無数の変形例が、本明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記の実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、上記の実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
３２，６２ ボンディングポイント、３３，３４，６５，６６，９３，９４，１１３，１１４ 複合素子、３５，６７，９５，１１５ 経由回路パターン、７１ 凹部、７３ ケース、８１，８２，１０４，２００，２０１，２０２，２０３ 半導体チップ、９１ 駆動電位基準、１００ 電極、１０１ 信号端子、１０２ 外枠、１０３ ボンディングワイヤー、１０５ 絶縁基板、１０６，１０６ａ，２０４，２０５，２０６ 主電極、１０７ 信号電極、１０８ 信号配線。

Claims (9)

  1. 平面視において外枠に囲まれたケース内において回路パターン上に配置される、複数の半導体チップと、
    複数の前記半導体チップと前記回路パターンとの間を電気的に接続するボンディングワイヤーと、
    前記ケース内に配置される主電極とを備え、
    複数の前記半導体チップは、前記ケースの長手方向に沿って並び、
    前記ボンディングワイヤーは、前記ケースの長手方向に沿って張られ、
    前記主電極は、前記ケースの長手方向の一方の辺の近傍に配置され、
    前記主電極と前記回路パターンとの間の接続が、超音波接合、はんだ付け、または、ろう付けであり、
    前記ケース内に配置され、かつ、前記ケースの長手方向に沿って張られるボンディングワイヤーによって各前記半導体チップと電気的に接続される、複数の信号電極と、
    前記信号電極と電気的に接続される信号端子とをさらに備え、
    前記信号電極は、前記ケースの短手方向の辺の近傍にそれぞれ配置され、
    前記信号端子は、前記ケースの短手方向の一方の前記外枠に配置され、
    前記信号端子が配置される前記外枠とは反対側の前記ケースの短手方向の辺の近傍に配置される前記信号電極と前記信号端子との間を接続する信号配線が、前記主電極が配置される前記ケースの長手方向の一方の辺とは反対側の前記ケースの長手方向の他方の辺の近傍を通って配線される、
    半導体装置。
  2. 前記回路パターンが、厚さが０．４ｍｍ以上である銅箔からなる、
    請求項１に記載の半導体装置。
  3. ２つの前記半導体チップが逆並列接続される第１の複合素子を２つ備え、
    一方の前記第１の複合素子においては、２つの前記半導体チップに平面視において挟まれる位置に配置される第１の経由回路パターンを経由して、２つの前記半導体チップが逆並列接続され、
    他方の前記第１の複合素子においては、前記第１の経由回路パターンを経由せずに、直接２つの前記半導体チップが逆並列接続される、
    請求項２に記載の半導体装置。
  4. 平面視において外枠に囲まれたケース内において回路パターン上に配置される、複数の半導体チップと、
    複数の前記半導体チップと前記回路パターンとの間を電気的に接続するボンディングワイヤーと、
    前記ケース内に配置される主電極とを備え、
    複数の前記半導体チップは、前記ケースの長手方向に沿って並び、
    前記ボンディングワイヤーは、前記ケースの長手方向に沿って張られ、
    前記主電極は、前記ケースの長手方向の一方の辺の近傍に配置され、
    前記主電極と前記回路パターンとの間の接続が、超音波接合、はんだ付け、または、ろう付けであり、
    前記回路パターンが、厚さが０．４ｍｍ以上である銅箔からなり、
    ２つの前記半導体チップが逆並列接続される第１の複合素子を２つ備え、
    一方の前記第１の複合素子においては、２つの前記半導体チップに平面視において挟まれる位置に配置される第１の経由回路パターンを経由して、２つの前記半導体チップが逆並列接続され、
    他方の前記第１の複合素子においては、前記第１の経由回路パターンを経由せずに、直接２つの前記半導体チップが逆並列接続される、
    半導体装置。
  5. 前記ケース内に配置され、かつ、各前記半導体チップと電気的に接続される、複数の信号電極と、
    前記信号電極と電気的に接続される信号端子とをさらに備え、
    前記信号電極は、前記ケースの短手方向の辺の近傍にそれぞれ配置され、
    前記信号端子は、前記ケースの短手方向の一方の前記外枠に配置され、
    前記信号端子が配置される前記外枠とは反対側の前記ケースの短手方向の辺の近傍に配置される前記信号電極と前記信号端子との間を接続する信号配線が、前記主電極が配置される前記ケースの長手方向の一方の辺とは反対側の前記ケースの長手方向の他方の辺の近傍を通って配線される、
    請求項３に記載の半導体装置。
  6. 前記ケース内に配置され、かつ、各前記半導体チップと電気的に接続される信号電極を備え、
    ２つの前記第１の複合素子のうちの他方の前記第１の複合素子が、ＩＧＢＴ半導体チップとダイオードチップとから構成され、
    前記ＩＧＢＴ半導体チップの駆動電位基準が、前記ダイオードチップを経由して前記回路パターンまたは前記信号電極に接続される、
    請求項３から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 複数の前記半導体チップが、ワイドバンドギャップ半導体を用いた半導体チップである、
    請求項２から請求項６のうちのいずれか１項に記載の半導体装置。
  8. 前記ケースは、上面に凹部を有し、
    前記主電極の端部が前記凹部から突き出し、かつ、前記凹部において前記ケースの平面視における内側方向に曲げられて形成される、
    請求項１から請求項７のうちのいずれか１項に記載の半導体装置。
  9. それぞれが同種の半導体チップである複数の前記半導体チップが、前記ケースの長手方向に沿って並び、
    複数の前記半導体チップが並ぶ方向と、当該半導体チップにおける前記ボンディングワイヤーが張られる方向との間の角度が２０度以内である、
    請求項１から請求項８のうちのいずれか１項に記載の半導体装置。
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