KR940005515B1 - 디코더 회로 - Google Patents

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KR940005515B1
KR940005515B1 KR1019910003083A KR910003083A KR940005515B1 KR 940005515 B1 KR940005515 B1 KR 940005515B1 KR 1019910003083 A KR1019910003083 A KR 1019910003083A KR 910003083 A KR910003083 A KR 910003083A KR 940005515 B1 KR940005515 B1 KR 940005515B1
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다쯔노리 무로따니
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

디코더 회로
제1도는 본 발명에 따른 디코더 회로를 포함하는 반도체 메모리 장치의 구조를 도시하는 블럭 회로도.
제2도는 제1도에 도시된 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트.
제3도는 본 발명의 디코더 회로의 일예를 도시하는 회로도.
제4도는 제3도에 도시한 디코더 회로의 일부분의 배선 패턴을 도시하는 평면도.
제5a도는 제4도의 X-X선에 따른 단면도.
제5b도는 제4도의 Y-Y선에 따른 단면도.
제6도는 제3도에 도시된 디코더 회로의 일부분의 다른 배선 패턴을 도시하는 평면도.
제7도는 제3도에 도시된 디코더 회로의 일부분의 다른 배선 패턴을 도시하는 평면도.
제8도는 고전압 바이어싱 회로의 일예를 도시하는 회로도.
제9도는 고전압 바이어싱 회로의 또다른 예를 도시하는 회로도.
제10도는 제9도에 도시된 회로의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
3 : 지연회로 4 : 오실레이터
11 : 어드레스 버퍼 12 : X 디코더
13 : Y 디코더 15 : 클럭 발생 회로
16 : 어드레스 라인 18 : 출력 버퍼
19 : 입력 버퍼
본 발명은 디코더 회로에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리(DRAM)의 워드 라인(word line) 구동에 사용하는 디코더 회로의 구조에 관한 것이다.
반도체 메모리의 집적도를 증가시키기 위해서는 반도체 소자의 크기를 보다 축소화시켜야 된다는 점은 공지되어 있다. 현재, DRAM의 메모리 셀은 주로 원 트랜지스터-원 캐패시터 형(one transistor-one capacitor type)으로 되어 있으며, 메모리 셀의 기억 능력과 관련하여 전위를 신뢰할 수 있게 기록하기 위해서는 기록 전압을 충분히 높게 공급할 필요가 있다. 상기 목적을 위해, 메모리 셀을 형성하는 게이트 트랜지스터에 접속된 워드 라인은 상기 게이트 트랜지스터의 임계 전압 보다 높은 전위로 구동되어야 한다.
상기 요구를 실현시키기 위해서, 임의의 워드 라인을 선택하고 구동시키는 디코더 회로가 사용된다.
종래의 디코더 회로는 일반적으로 소정 레벨 신호를 제공하도록 입력 어드레스 신호에 응답하는 논리회로와, 상기 논리 회로의 출력에 의해 전도성이 제어되는 워드 라인 구동 트랜지스터로 구성될 수 있다. 워드라인 구동 트랜지스터는 기록을 위해 클럭 신호의 입력 단자에 접속된 드레인 및 소스중 어느 하나와 상기 논리회로의 출력에 접속된 게이트와 워드 라인에 접속된 상기 드레인 및 소스중 다른 하나를 갖는다.
대체로, 워드 라인 구동 트랜지스터는 N채널 트랜지스터이다. 그러므로, 클럭 신호로 워드 라인을 구동시키기 위해서, 워드 라인 구동 트랜지스터는 그의 게이트에 높은 레벨 전압을 공급함으로써 전도되게 해야만 한다. 예로, 5볼트 전압이 대개 5볼트 전원을 사용하는 메모리 셀내에 기록될 때, 워드 라인 전압은 메모리 셀의 게이트 트랜지스터의 임계 전압이 보상되어야만 하기 때문에 7볼트 정도이어야 한다. 그러므로, 워드 라인에 공급될 클럭 신호 전압은 7볼트 정도로 높아야 한다. 따라서, 워드 라인에 접속된 워드 라인 구동 트랜지스터를 전도성으로 하기 위해서, 9볼트 정도의 전압이 부트 스트랩 회로(bootstrap circuit)에 의해 게이트에 인가된다.
현재 상태의 기술에서는 트랜지스터의 게이트 산화막의 두께가 높은 집적도의 필요에 따라 보다 얇아져서 소자의 파괴 전압(breakdown voltage)이 저하됨에 의해, 상기 고전압은 신뢰성을 저하시킬 수 있다.
상기 문제점을 해결하기 위해서, 트랜지스터의 게이트에 상기와 같은 고전압을 인가하지 않고, 워드 라인이 고전압을 이룰 수 있도록 워드 라인 구동 트랜지스터로서 P채널 트랜지스터를 사용하는 것이 제안되어 왔다. 즉, P채널 트랜지스터는 그의 게이트에 저레벨 전압을 인가시킴으로써 전도성이 될 수 있고, 상술된 예에서, 게이트에 인가될 전압은 최소한 5볼트까지 감소될 수 있다.
그런, P채널 트랜지스터는 P형 기판에 제공된 N웰에서 형성되므로 PN 접합은 P형 기판과 N웰 사이에 형성된다. 그러므로, PN 접합이 순 바이어스되는 것을 방지시키기 위해, N웰은 트랜지스터가 전도하는 동안 고전압에 있어야만 한다. N웰을 고전압으로 하기 위한 전압원으로서, 기록 클럭 신호가 통상 사용되어 왔다.
상술한 바와 같이, P채널 트랜지스터가 그 게이트에서 고전압이 사용되지 않게 되는 경우, 기록 클럭 신호가 워드 라인뿐아니라 N웰에도 인가되어야만 한다.
N채널 트랜지스터가 워드 라인 구동 트랜지스터로서 사용될 때, 기록을 위한 클럭 신호의 부하 용량은 주로 각각의 트랜지스터의 드레인 확산 층의 소스 용량을 포함하는 반면, P채널 트랜지스터가 사용될때는, N웰 확산 층의 용량이 상기 P채널 트랜지스터에 인가되어 기록 클럭 신호의 전체 부하 용량이 트랜지스터가 사용되는 경우의 전체 부하 용량의 수배가 된다.
그러한 큰 용량의 부하를 고속으로 구동시키는 것은 어렵다. 그러므로, 기록 클럭 신호의 속도가 저하되어야 하므로 워드 라인 전위 레벨의 상승 속도가 저하된다.
그러므로, 본 발명의 목적은 고속으로 워드 라인을 구동시키고 고전압 신호를 사용치 않고 워드 라인을 제어할 수 있는 디코더 회로를 제공하는데 있다.
본 발명에 따른 디코더 회로는 P형 기판에 제공된 N형 웰, 워드 라인 구동 신호와 다른 바이어싱 신호로 N형 웰을 바이어싱하는 바이어싱 수단, 상기 워드 라인 구동 신호용의 입력 단자와 워드 라인 사이에 제공된 소스/드레인 통로와 어드레스 신호에 대응하는 레벨을 갖는 신호를 공급받는 게이트를 각각 가지는 N형 웰에 형성된 P채널 워드 라인 구동 트랜지스터를 포함한다.
상기한 바, 여타 목적, 특징 및 장점은 첨부 도면을 참조한 이하 상세한 설명에 의해 보다 명백해질 것이다.
본 발명에 따른 디코더 회로를 포함하는 반도체 메모리 장치의 일반 구조와 동작이 제1도 및 2도를 참조로 기술된다. 상기 실시예의 반도체 메모리 장치는 16메가 비트 DRAM일 수 있다. 반도체 메모리 장치는 P형 기판위에 형성되며, 그 메모리 셀은 N채널 MOS 트랜지스터로 구성되며 그 주변 장치는 CMOS 회로로 구성된다. 메모리 셀(10)은 2,048행 및 8,096열로 정렬된 16,777,216셀을 포함하며 각 셀은 N채널 MOS 트랜지스터와 용량성 셀 즉, 소위 "원 트랜지스터-원 캐패시터"형 셀로 구성된다.
어드레스 버퍼(11)로부터 공급되는 어드레스 신호에 따라 X 디코더(12)는 2,048 워드 라인중 하나를 선택하고 Y 디코더는 8,096 비트 라인중 하나를 선택한다.
상기 어드레스 신호는 12 어드레스 라인(16)에서 어드레스 버퍼(11)까지 시분할 방식으로 공급된다.
행 액티브(row active) RAS 신호가 입력(제2a도 참조)될 때, 클럭 발생기(회로)(15)는 어드레스 버퍼(11)(제2b도 참조)에 ψ1을 공급하며 행 어드레스가 어드레스 버퍼(11)에 (제2c도 참조) 외부적으로 공급된다. 본 발명에 따른 바이어싱 신호 ψ2(제2d 또는 제2e도)는 X 디코더(12)에 N웰에 공급되며, 이 N웰의 X 디코더를 구성하는 워드 라인 구동 트랜지스터는 후술되는 바와 같이 고전압을 바이어스된다. 행 어드레스 신호가 어드레스 버퍼(11)에서 X 디코더(12)로 공급되며, 워드 라인 구동을 위한 신호 ψ1는 클럭 발생기(15)에서 X 디코더(12)(제2f도 참조)로 공급되며, 행 어드레스 신호에 의해 선택된 워드 라인은 고레벨(제2g도 참조)로 된다. 감지 증폭기(14)는 선택된 워드 라인(제2h도)에 접속된 메모리 셀에 저장된 0 또는 1에 따라 비트라인의 고레벨 또는 저레벨을 감지 및 증폭한다.
열 액티브 CAS 신호가 제2i도에 도시된 바와 같이 입력될 때, 클럭 발생기(15)는 어드레스 버퍼(11)(제2j도)에 ψC0을 공급하며, 열 어드레스가 Y 디코더(13)(제2k도)에 공급된다. 그리고 나서, 비트 라인 선택을 위한 열 선택 라인을 구동하는 신호 ψC1가 클럭 발생기에서 Y 디코더(13)(제2도)로 공급되며, 선택된 열선택 라인이 고레벨(제2m도)로 된다.
상술된 동작에 따르면, 입력된 어드레스에 대응하는 셀은 열 선택 라인에 의해 선택된 비트 라인에 접속된다.
판독 동작을 위해, 선택된 셀의 정보가 I/O 선택기(17)를 통해 선택된 비트 라인의 레벨로서 출력 버퍼(18)의 출력 단자 Dout에 제공되는데, 이는 상기 정보가 선택된 비트 라인의 고 또는 저레벨에 대응하기 때문이다. 반면에 기록 동작을 위해, 입력 버퍼(19)의 입력 단자 Din에서의 입력 데이터는 I/O 선택기를 통과하여 선택된 비트 라인의 레벨을 셀에 기록되는 고 또는 저레벨로 한다.
판독 또는 기록 동작 종료 후, RAS 및 CAS 신호는 고레벨, 즉 비-액티브로 되고, ψ0, ψ1, ψ2(제2도에 도시된 경우), ψC0 및 ψC1은 순차적으로 저레벨로 되어, 반도체 메모리 장치에 대한 기록 또는 판독 동작의 한 주기를 종료시킨다.
상기 동작중 기록 동작에 있어서, 메모리 셀에 기억된 저레벨 데이터가 고레벨 데이터로 또는 제레벨 데이터로 재기록되어야 하는 경우와 같이 기억된 데이터와 반대인 데이터가 메모리 셀에 수록되어야만 하는 경우가 있을 수 있다. 이 경우 전위가 메모리 셀의 커패시터에 신뢰성있게 기록될 수 있어야 한다. 그렇게 하기 위해서, 메모리 셀을 구성하는 게이트 트랜지스터에 접속된 워드 라인은 고속으로 게이트 트랜지스터의 임계 전압보다 충분히 큰 전위로 구동되어야만 하는데, 이는 본 발명에 따라 X 디코더를 변형함으로써 성취될 수 있다. 이것은 제3도 내지 10도를 참조로 기술될 것이다.
제3도는 제1도에 도시된 X 디코더의 회로도이다. X 디코더 회로는 NAND 회로 N0, N1, N2, ···, Nn를 포함하는데, 그 각각은 어드레스 버퍼(11)(제1도)에서 공급된 행 어드레스를 각각 검출하고 일치시에 저레벨 신호를 제공하며 상기 더코더 회로는 또한, NAND 회로의 출력에 따라 전도성이 제어되는 워드 라인 구동 트랜지스터 Q0, Q1, Q2,···, Qn-1를 포함한다.
워드 라인 구동 트랜지스터 Q0, Q1,···, Qn각각은 NAND 회로 N0, N1,···, Nn의 출력 G0, G1,···, Gn중 다른 하나를 공급받는 게이트 워드 라인 W0, W1,···, Wn중 다른 하나에 접속된 드레인, 워드 라인 구동을 위한 클럭 신호 ψ1용의 공통 입력 단자에 접속된 소스를 갖는 P채널 트랜지스터이다. 워드 라인 구동 트랜지스터가 P채널 트랜지스터이므로, 워드 라인에 ψ1을 인가시키도록 상기 트랜지스터를 전도성으로 하기 위해서, 저레벨 전압(이를테면, 0V)을 워드 라인 구동 트랜지스터의 게이트에 공급하는 것으로 충분하다. 또, 워드 라인 구동 트랜지스터가 선택되지 않을 때, 그것을 오프 상태로 구동하도록 워드 라인 구동 트랜지스터의 게이트에 전압(이를테면, 5V)을 공급하는 것으로 충분하다. 그러므로, 고 전위(이를테면, 7V)가 기록을 확실히 하도록 인가될 때, 그의 게이트 전압을 증가시키는 것이 필요치 않은바, 게이트 절연막의 브레이크 다운 등으로 인한 신뢰성의 열화가 최소화된다.
ψ1은 메모리 셀내의 기록 및 워드 라인을 구동시키기 위한 클럭 신호로서, ψ0가 어드레스 버퍼(11)(1제2b도 및 2f도 참조)에 공급된 후 클럭 발생기(15)(제1도)로부터 공급된다. 상기 ψ1은 기록을 신뢰성 있게 수행시키기 위한 고전위(이를테면, 7V) 클럭 신호이다.
상기 디코더 회로를 포함하는 반도체 메모리 장치는 P형 기판 위에 형성되므로, 각 P채널 트랜지스터는 그곳에 형성된 N웰 내에 형성되어야만 한다. 상기 실시예에서, 모든 워드 라인 구동 트랜지스터 Q0, Q1,···는 단일 N웰 NW1에 형성된다.
전술한 바와 같이, N웰이 P형 기판에 형성될 때, PN접합은 N웰과 P형 기판 사이에 형성된다. 그러므로, PN 접합이 순 바이어스되는 것을 방지하기 위해, 고전압이 트랜지스터의 전도 동안 N웰에 인가되어야만 한다.
본 출원의 발명자는 고전압 상태로 N웰 NW1을 바이어싱하는 수단으로서, 워드 라인 구동을 위한 클럭 신호 ψ1 대신에 또다른 바이어싱 신호 ψ2가 N웰에 인가되어야 한다는 점을 알아냈다. 상기 구조에 의하면, 클럭 신호 ψ1에 의해 구동될 부하는 감소된다. 따라서, 본 발명은 종래 회로 구조에 비해 보다 고속으로 워드 라인 구동시키는 것이 가능하다.
바이어싱 신호 ψ2를 위한 기록 패턴의 일예가 제4도의 X-X선 및 Y-Y선에 따른 단면도인 제5a도 및 5b도와 제3도에 도시된 디코더 회로의 워드 라인 구동 트랜지스터 Q0 및 Q4의 평면도인 제4도를 참조로 기술될 것이다. N웰 NW1은 P형 기판(51)위에 제공되어 워드 라인 구동 트랜지스터 Q0, Q1,…는 N웰에 형성된다.
각각의 NAND 회로 N0, N1,…(도시되지 않음)로부터 신호를 공급받는 트랜지스터 Q0, Q1,…의 게이트 전극 G0, G1,…은 게이트 산화막(53)을 통해 N형 웰 NW1 상에 정렬된 폴리실리콘으로 이루어진다. 배선 Lψ1 상의 클럭신호 ψ1는 배선 SL0, SL1,…에 공급되는데, 그 각각은 배선 Lψ1으로부터 수직인 한쌍의 워드 라인 구동 트랜지스터 사이에 연장하며, 워드 라인 구동 트랜지스터 Q0, Q1의 소스 전극을 이룬다. 따라서 각 소스 전극은 보통 두 개의 워드 라인 구동 트랜지스터(이를테면, Q0, Q1)에 의해 사용된다. 소스 전극 SL0, SL1,…은 복수의 접촉홀을 통해 N웰 NW1에서 소스 영역을 형성하는 P형 확산 영역 S0, S1,…에 접속된다.
반면에, 워드 라인 구동 트랜지스터 Q0, Q1,…은 각각 그 자신의 드레인 전극을 갖는다. 그러므로, 워드 라인 구동 트랜지스터와 같은 수의 드레인 전극 DL0, DL1,…이 배열된다. 상기 드레인 전극은 복수의 접촉홀을 통해 각각 N웰 NW1에 드레인 영역을 형성하는 P형 확산 영역 d0,d1,…에 접속된다. 또, 드레인 전극 DL0, DL1,…은 접촉홀 C0, C1,…을 통해 폴리실리콘 층에 의해 형성된 워드 라인 W0, W1,…에 접속된다. 배선 Lψ2상의 신호 ψ1는 알루미늄 배선 BL0, BL1,…에 공급되며, 그 배선 각각은 배선 Lψ2으로부터 수직인 한쌍의 워드 라인 구동 트랜지스터 사이에서 연장하고 고전압으로 N웰을 바이어스하도록 N웰 NW1에서 복수의 접촉홀을 통해 각각 N+ 확산 영역 N0, N1,…에 접속된다.
제5a도 및 제5b도를 참조하면, 소자 형성 영역은 P형 기판(51)상에 형성된 N웰 NW1에서 전계 산화막(52)으로 정의된다. 상기 소자 형성 영역에 P 또는 N형 불순물을 확산시킴으로써, P형 확산 영역 S0은 워드 라인 구동 트랜지스터 Q0, Q1에의 공통 소스로서 사용되고, P형 확산 영역 d0, d1은 상기 트랜지스터의 드레인으로서 사용되고 N형 확산 영역 N0, N1이 형성된다. 워드 라인 구동 트랜지스터 Q0, Q1의 게이트 전극 G0, G1은 게이트 산화막(53)을 통해 N웰 NW1상에 배치된다. 클럭신호 ψ1가 공급된 알루미늄 배선층 SL0은 접촉홀을 통해 P형 확산 영역 S0에 접속된다. 또, 워드 라인 W0, W1에 접속된 알루미늄 층 DL0, DL1은 접촉홀을 통해 P형 확산 영역 d0, d1에 접속되면, 바이어싱 신호 ψ2가 공급된 알루미늄 층 BL0, BL1은 고전압으로 N형 웰 NW1을 바이어스하도록 접촉홀을 통해 N형 확산층 N0, N1에 접속된다.
제4도는 N형웰 NW1을 바이어싱하는 바이어스 신호 ψ2를 공급하는 배선 패턴의 일예를 도시한다. 그러나, 제4도에 도시된 패턴 대신에 N형 웰에 대한 접촉 구성과 같은 일부 변형을 갖는 다른 패턴이 사용될 수 있다. 상기 패턴의 예는 제6도 및 7도에 도시되며, 여기서 워드 구동 트랜지스터의 패턴은 제4도에 도시된 것과 같아서 그의 설명은 생략된다.
제6도에 도시된 패턴에서, N+형 확산 영역 N10은 바이어싱 신호 ψ2로 N웰을 바이어스 하는 것이 필요한데, 즉, 이 영역은 바이어싱 신호 ψ2가 공급되는 알루미늄 배선 BL0,…에 접속되는 워드 라인 구동 트랜지스터 Q0, Q1,…의 소스-드레인 영역 d0, S0, d1, S1,…에 병렬로 위치하지 않고, 그 바깥 영역에 위치한다. 제4도에 도시된 예에서, N+형 확산 영역 N0, N1,…은 워드 라인 구동 트랜지스터가 형성된 영역에 형성되므로, 워드 라인 구동 트랜지스터 형성 영역의 에리어가 증가된다. 제6도에 도시된 예에서는, N+형 확산 영역 N10,…이 워드 라인 구동 트랜지스터 형성 영역의 에리어에 영향을 미치지 않으므로, 그에 따라 영역을 감소시키는 것이 가능하다.
제7도는 한쌍의 알루미늄 배선 또는 실리사이드 배선 및 알루미늄 배선의 조합 즉, 소위 다층 배선 기술에 의해 형성된 패턴의 일예를 도시한다. 상기 예에서, 메모리 셀에 기록하고 워드 라인을 구동시키는 클럭신호 ψ가 공급된 배선 Lψ1은 다층 배선 기술에 의해 상기 워드 라인 구동 트랜지스터 형성 영역 상부에 배열된다. 예로, 이중 층 알루미늄 배선에 의해, 배선 Lψ1은 상부의 제2층 알루미늄 배선으로 사용되는 것으로 배선 패턴이 도시된다. 상기 경우에서, 바이어싱 신호 ψ2는 고전압으로 N형 웰을 바이어스하도록 직접 제1알루미늄 배선 Lψ2으로부터 접촉을 통해 N형 확산층 N21에 접속된다.
드레인 전극 DL0, DL1,…이 알루미늄 배선이 아니고 실리사이드 배선으로 형성될 때, 단일 알루미늄 배선 층을 사용함으로써 워드 라인 구동 트랜지스터 형성 영역상에 배선 Lψ1을 배지할 수 있다.
다층 배선 기술을 이용함으로써 형성된 패턴으로서, 제7도에 도시된 Lψ1와 유사한 배선 패턴으로 워드 라인 구동 트랜지스터 형성 영역상에 바이어싱 신호 ψ가 공급되는 배선 Lψ2을 형성하거나 실리사이드 배선에 의해 배선 Lψ2을 형성하는 것이 가능하다.
고전압으로 N웰을 바이어싱하는 신호 ψ2를 발생하는 바이어싱 신호 발생 회로가 기술될 것이다. 상기 신호 ψ2는 제1도에 도시된 바와 같은 클럭 발생기(15)에의해 발생된다. 클럭 발생기(15)는 복수의 클럭신호(ψ0,ψ1,ψ2,ψC0,ψC1,등)를 발생하는 회로이므로, 복수의 클럭 발생회로로 구성된다. ψ2 발생 회로는 그들 중 하나이다.
ψ2의 목적은 고전압으로 N웰을 바이어스시키는 것이므로, 이는 고전압 d.c. 신호일 수 있다. 제8도는 상기 고전압을 연속적으로 발생하는 고전압 발생 회로의 일예를 도시한다. 이 회로는 접합점 A에 접속된 소스 전극과 전원 단자(이를테면, 5V)에 접속된 드레인 및 게이트 전극을 갖는 N형 트랜지스터 T0 ψ2출력에 접속된 소스 전극과 접합점 A에 접속된 게이트 및 드레인 전극을 갖는 N채널 트랜지스터 T1, 오실레이터(4) 및 접합점 A에 접속된 다른 전극과 오실레이터(4)의 출력에 접속된 전극을 갖는 캐패시터 C1로 구성된 충전-펌프 회로이다. 5V의 전원과 상기 회로에 따르면, 약 7V의 신호 ψ2가 N웰에 항상 인가된다. 상기 목적을 위해 전원 전압보다 높은 d.c. 즉, 전압을 발생시키는 임의의 다른 회로가 사용될 수 있다.
상기와 같은 연속적인 고전압 발생 회로가 사용될 때, 전력 소모가 증가할 수 있다. 상기 문제점을 해결하기 위해서는, N웰을 바이어스하는 것이 필요할때만 고전압이 인가되도록 신호 ψ2로서 제2e도에 도시된 바와 같은 클럭 신호 사용이 가능하다. 상기 경우에 있어서, 클럭 신호 ψ1가 N웰 바이어싱에 기여하는 것을 방지하는 신호 ψ2는 신호 ψ가 고레벨로 되기 전에 고레벨로 되어야 한다.
제9도는 상술한 바와 같이, 상기 클럭 신호 ψ2를 발생하는 고전압 클럭 신호 발생 회로의 일예를 도시하는데, 이 회로는 신호 즉, ψ0를 공급함으로써 커패시터 C2를 충전시키는 역할을 하며, 이 신호는 커패시터 C2의 한 단부에서 고레벨로 되기 전에 그리고 지연 회로(3)에 의해 지연된 신호 ψ0로 커패시터 C2의 다른 단부에서 B를 구동하도록 고레벨로 된다. 제10도는 신호 ψ0의 상승 구간(leading edge)을 도시한다. 제10도에 도시된 바와 같이, B에 지연된 신호를 인가함으로서 커패시터 C2의 충전 전압이 상승되어, 전원전압보다 높은 전압(이를테면, 7V)이 신호 ψ2로서 공급된다. 상기 회로 구조에 따르면, 신호 ψ1가 고레벨로 되기전에 고 전압으로 N웰 바이어스가 가능하다. 신호 ψ0는 단지 신호 ψ2의 예이며 이대신에 신호 ψ1 이전에 고레벨로 되는 임의의 다른 신호가 사용될 수 있다. 상기 신호를 발생하는 회로 구조는 당업자에 의해 쉽게 실현될 수 있다. 또, 고전압으로 N웰을 바이어스하는 상기 신호 ψ2는 신호 ψ1와 달리 정확히 제어된 상승 구간을 갖는 것이 필요치 않다. 그러므로, 상승 시간에 구애되지 않아서, 회로의 설계가 보다 쉬어진다.
전술한 바와 같이, 본 발명에 따르면, 기록을 위한 클럭 신호 ψ1로부터 개별적으로 바이어싱 신호 ψ2를 공급함으로써 고전압의 인가로 인해 게이트 절연 막이 파괴되는 문제점을 갖지 않도록 워드 라인 구동 트랜지스터가 P채널 트랜지스터로 N웰에 형성될 수 있다. 또, 클럭 신호 ψ1에 다른 부하가 인가되지 않으므로 워드 라인의 구동 속도를 증가시킬 수 있다.
상기 실시예 있어서, 반도체 메모리 장치가 단일 N웰이 형성된 P형 기판위에 형성될지라도, 본 발명은 이에 상관없이 N웰 각각에 인가되는 상기 바이어싱 신호가 제공된다면, P형 기판위에 형성된 복수의 N웰 구조에 응용 가능하다. 본 발명은 또한 N형 기판을 사용하는 구조에 응용 가능하다. N형 기판위에, P형 웰이 형성되는데, 그 반도체 메모리 장치 및 N웰이 소위 이중 웰 구조를 형성하도록 형성되며 워드 라인 구동 트랜지스터가 N웰에 형성될 수 있다. 상기 경우에 있어서, P형 기판에 대응한다.
본 발명은 DRAM뿐만 아니라 SRAM(스태틱 RAM), PROM(프르그램가능 리드 온리 메모리), EPROM(소거가능 PROM), EEPROM(전기적 소거가능 PROM), 등에 사용을 위한 디코더 회로에 응용 가능하다.
본 발명은 특정 실시예를 참조로 기술되었을지라도, 상기 설명된 제한적 의미로 해석되지 않으며, 당업자라면, 본 발명의 기술을 참조로 한 상기 실시예의 여러 가지 변형을 할 수 있을 것이다. 따라서 부속 청구범위는 본 발명의 진정한 범위내의 임의의 변형 또는 여러 실시예를 구속한다.

Claims (13)

  1. 디코더 회로로서, 제1전도형 기판, 상기 기판에 형성된 제2전도형 웰 영역, 상기 웰 영역에 형성된 제2전도형 웰 영역, 상기 웰 영역에 형성된 복수의 워드 라인 구동 트랜지스터를 구비하는데, 상기 워드 라인 구동 트랜지스터는 선택 레벨과 비선택 레벨중 하나를 취하는 선택 신호를 공급받는 게이트, 워드 라인과 상기 워드 라인을 구동시키도록 액티브 레벨과 인액티브 레벨 사이에서 변화는 워드 라인 구동 신호를 공급받는 입력 단자 사이에 접속된 소스-드레인 통로를 가지며, 상기 워드 라인 구동 신호와 다른 바이어스 신호로 상기 웰 영역을 바이어싱하는 수단을 가지는 것을 특징으로 하는 디코더 회로.
  2. 제1항에 있어서, 상기 바이어싱 신호는 상기 선택신호보다 높은 전압에 있는 것을 특징으로 하는 디코더 회로.
  3. 제1항에 있어서, 상기 선택 신호는 그 레벨을 제어하도록 한 세트의 어드레스 신호에 응답하는 논리 회로에 의해 발생되는 것을 특징으로 하는 디코더 회로.
  4. 제1항에 있어서, 상기 바이어싱 신호는 상기 워드 라인 구동 신호가 고레벨로 되기 전에 고레벨로 되는 것을 특징으로 하는 디코더 회로.
  5. 복수의 워드 라인을 가지는 반도체 메모리용 디코더 회로로서, 제1단자, 제2단자, 액티브 레벨과 인액티브 레벨 사이에서 변하는 워드 라인 구동 신호를 발생하며, 상기 제1단자에 상기 워드 라인 구동 신호를 공급하는 제1발생 회로, 상기 워드 라인 구동 신호와 다른 바이어싱 신호를 발생하며, 상기 제2단자에 상기 바이어싱 신호를 공급하는 제2발생 회로, 복수의 p-채널 MOS트랜지스터를 구비하는데, 이 MOS트랜지스터 각각은 프론트 게이트, 상기 제2단자에 접속된 백 게이트, 해당 워드 라인과 상기 제1단자 사이에 접속된 소스-드레인 통로를 가지며, 한 세트의 어드레스 신호에 응답하며, 하나의 상기 P-채널 MOS 트랜지스터를 전도되게 하도록 이 P-채널 MOS 트랜지스터의 프론트 게이트에 선택 레벨을 공급하며, 나머지 P-채널 MOS 트랜지스터를 비전도되게 하도록 그 P-채널 MOS 트랜지스터의 프론트 게이트에 비선택 레벨을 공급하는 디코더를 구비하는 것을 특징으로 하는 디코더 회로.
  6. 제5항에 있어서, 상기 바이어싱 신호는 선택 레벨과 비선택 레벨 사이의 전압차 이상의 전압 증폭을 가지는 것을 특징으로 하는 디코더 회로.
  7. 제6항에 있어서, 상기 워드 라인 구동 신호의 액티브 레벨과 인액티브 레벨 사이의 전압차는 상기 바이어싱 신호의 전압 증폭과 사실상 동일한 것을 특징으로 하는 디코더 회로.
  8. 복수의 워드 라인을 가지는 반도체 메모리용 디코더 회로로서, 제1단자, 제2단자, 액티브 레벨과 인액티브 레벨 사이에서 변하는 워드 라인 구동 신호를 상기 제1단자에 공급하는 제1회로, 상기 워드 라인 구동 신호와 다른 바이어싱 신호는 상기 제2단자에 공급하는 제2회로, 복수의 MOS트랜지스터를 구비하는데, 상기 MOS트랜지스터 각각은 프론트 게이트, 상기 제2단자에 접속된 백 게이트 및 상기 워드 라인 중 해당 워드 라인과 상기 제1단자 사이에 접속된 소스-드레인 통로를 가지며, 한 세트의 어드레스 신호에 응답하며, 상기 MOS 트랜지스터중 어느 하나의 프론트 게이트에 선택 레벨을 공급하며, 상기 MOS 트랜지스터중 나머지 하나의 프론트 게이트에 비선택 레벨을 공급하는 디코더를 구비하는데, 상기 선택 레벨은 상기 워드 라인 구동 신호의 인액티브 레벨과 사실상 동일하며, 상기 하나의 MOS 트랜지스터는 상기 제1단자가 해당 워드 라인에 상기 액티브 레벨을 전달하도록 상기 워드 라인 구동 신호의 액티브 레벨을 공급받을 때 턴온되는 것을 특징으로 하는 디코더 회로.
  9. 제8항에 있어서, 상기 워드 라인 구동 신호의 액티브 레벨은 상기 비선택 레벨보다 높으며, 상기 바이어싱 신호는 상기 워드 라인 구동 신호의 액티브 레벨과 사실상 동일한 레벨을 가지는 것을 특징으로 하는 디코더 회로.
  10. 제9항에 있어서, 상기 선택 레벨은 상기 워드 라인 구동 신호가 인액티브 레벨에서 액티브 레벨로 변하기 전에 상기 하나의 MOS 트랜지스터의 프론트 게이트에 공급되는 것을 특징으로 하는 디코더 회로.
  11. 제8항에 있어서, 상기 바이어싱 신호는 비바이어스 레벨과 바이어스 레벨 사이에서 변하며, 상기 비바이어스 레벨은 상기 워드 라인 구동 신호의 상기 인액티브 레벨과 사실상 동일하며, 그리고 상기 바이어스 신호는 상기워드 라인 구동 신호가 상기 인액티브 레벨에서 액티브 레벨로 변하기 전에 상기 비바이어스 레벨에서 상기 비바이어스 레벨로 변하는 것을 특징으로 하는 디코더 회로.
  12. 제8항에 있어서, 상기 선택 레벨은 바이어싱 신호가 상기 비바이어스 레벨에서 상기 바이어스 레벨로 변하기 전에 상기 하나의 MOS 트랜지스터의 프론트 게이트에 공급되는 것을 특징으로 하는 디코더 회로.
  13. 제8항에 있어서, 상기 액티브 레벨 및 상기 비바이어스 레벨은 상기 비선택 레벨 이상인 것을 특징으로 하는 디코더 회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9007790D0 (en) 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
JP2977321B2 (ja) * 1991-05-20 1999-11-15 株式会社東芝 マルチプレクサ
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
US5327026A (en) * 1993-02-17 1994-07-05 United Memories, Inc. Self-timed bootstrap decoder
JP2591907B2 (ja) * 1994-05-24 1997-03-19 日本電気アイシーマイコンシステム株式会社 読み出し専用半導体記憶装置のデコード回路
JP4198201B2 (ja) 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
JPH1116365A (ja) * 1997-06-20 1999-01-22 Oki Micro Design Miyazaki:Kk アドレスデコーダおよび半導体記憶装置、並びに半導体装置
US6137318A (en) * 1997-12-09 2000-10-24 Oki Electric Industry Co., Ltd. Logic circuit having dummy MOS transistor
US7230453B2 (en) * 2003-12-29 2007-06-12 Stmicroelectronics Pvt. Ltd. Output buffer providing multiple voltages

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472691A (en) * 1977-11-21 1979-06-11 Toshiba Corp Semiconductor device
US4618784A (en) * 1985-01-28 1986-10-21 International Business Machines Corporation High-performance, high-density CMOS decoder/driver circuit
US5051959A (en) * 1985-08-14 1991-09-24 Fujitsu Limited Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type
JPS6238591A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd 相補型の半導体メモリ装置
US4760560A (en) * 1985-08-30 1988-07-26 Kabushiki Kaisha Toshiba Random access memory with resistance to crystal lattice memory errors
JPS62229870A (ja) * 1986-01-22 1987-10-08 Mitsubishi Electric Corp 半導体集積回路
DE3874036D1 (de) * 1987-06-10 1992-10-01 Siemens Ag Schaltungsanordnung in einer integrierten halbleiterschaltung.
US4918663A (en) * 1987-09-16 1990-04-17 Motorola, Inc. Latch-up control for a CMOS memory with a pumped well
US4843261A (en) * 1988-02-29 1989-06-27 International Business Machines Corporation Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置

Also Published As

Publication number Publication date
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EP0444602B1 (en) 1996-05-15
DE69119446D1 (de) 1996-06-20
EP0444602A2 (en) 1991-09-04

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