KR100866146B1

KR100866146B1 - 센스 앰프 제어 회로

Info

Publication number: KR100866146B1
Application number: KR1020070102812A
Authority: KR
Inventors: 지성수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-11
Filing date: 2007-10-11
Publication date: 2008-10-31
Also published as: US20090096487A1; US7679415B2; TWI356581B; US7999576B2; US20100127773A1; TW200917645A

Abstract

본 발명은 센스 앰프를 제어하는 센스 앰프 제어 회로에 관하여 개시한다. 개시된 본 발명의 센스 앰프 제어 회로는 전원 전압을 복수 개로 분배시킨 각각의 분배 전압에 대응되는 값을 갖는 지연 조절 신호들을 생성하며, 센스 앰프 인에이블을 제어하는 인에이블 신호에 의하여 상기 지연 조절 신호들을 출력하는 전압 비교부 및 지연 조절 신호들에 의해 액티브 신호의 지연을 조절하여 인에이블 펄스 폭이 가변되는 오버드라이브 제어 신호와 풀업 제어 신호를 출력하는 풀업 제어 신호 생성부를 포함하고, 전원 전압의 전위에 상응하여 인에이블 펄스 폭이 제어되는 오버드라이브 제어 신호를 제공함으로써 불필요한 오버드라이브에 의한 전류 소모를 감소시키고 전원 전압의 전위 강하를 방지함으로써 반도체 메모리 장치의 동작 안정성을 제공하는 효과가 있다.

Description

센스 앰프 제어 회로{Sense Amplifier Control Circuit}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 센스 앰프를 제어하는 센스 앰프 제어 회로에 관한 것이다.

일반적으로 반도체 메모리 장치는 액티브 신호에 의해 비트라인으로 차지 쉐어링(Charge Sharing)된 전하를 감지하여 증폭하는 센스 앰프를 구비한다. 그리고, 센스 앰프의 증폭 속도를 개선하기 위해 증폭 초기에 셀 캐패시턴스 전위인 코아 전압 VCORE 보다 높은 오버드라이브 전압, 예를 들면, 승압 전압 VPP로 센스 앰프를 구동시키는 오버드라이브(Overdriving) 방식을 적용한다.

도 1을 참조하면, 종래 기술에 따른 센스 앰프 제어 회로는, 액티브 신호 ACT를 입력받아 오버드라이브 제어 신호 SAP1와 풀업 제어 신호 SAP2를 생성하는 풀업 제어 신호 생성부(10)와 액티브 신호 ACT를 입력받아 풀다운 제어 신호 SAN을 생성하는 풀다운 제어 신호 생성부(12)를 포함한다.

여기서, 풀업 제어 신호 생성부(10)는 액티브 신호 ACT와 이를 지연시킨 지연 신호 D1를 조합하여 순차적으로 인에이블되는 오버드라이브 제어 신호 SAP1와 풀업 제어 신호 SAP2를 생성한다. 즉, 풀업 제어 신호 SAP2는 오버드라이브 제어 신호 SAP1의 디스에이블 시점에 인에이블된다.

도 2를 참조하면, 지연 회로(14)는 직렬 연결된 다수의 딜레이 체인(DC1 내지 DC4)을 포함한다.

각 딜레이 체인(DC1 내지 DC4)은 입력 신호를 소정 시간(tD) 지연시켜 출력하므로, 딜레이 체인(DC1 내지 DC4)이 직렬로 연결된 경우, 출력 신호는 입력 신호가 각 딜레이 체인(DC1 내지 DC4)에 의해 지연되는 시간(tD)과 딜레이 체인의 수(4)의 곱에 대응되는 시간(4tD) 동안 지연된 신호이다.

즉, 지연 회로(14)는 액티브 신호 ACT를 각 딜레이 체인(DC1 내지 DC4)에 의해 소정 시간(4tD) 지연시킨 지연 신호 D1을 출력한다.

한편, 각 딜레이 체인(DC1 내지 DC4)에 의해 지연되는 지연 시간(tD)은 전원 전압 VDD의 전위에 따라 크게 달라진다. 이는, 각 딜레이 체인(DC1 내지 DC4)에 포함된 지연 셀(DU:Delay Unit)(16)이 전원 전압 VDD의 전위에 영향을 받기 때문이다.

도 2에 도시된 바와 같이, 지연 셀(16)은 직렬 연결된 다수 개의 인버터(IV1 내지 IV4)로 구성될 수 있으며, 인버터(IV1 내지 IV4)는 전원 전압 VDD의 전위에 따라 동작 속도가 가변되는 특징이 있으므로, 입력 신호 IN를 지연시키는 시간(tD)은 전원 전압 VDD의 전위에 따라 달라진다.

즉, 전원 전압 VDD의 전위가 높은 경우 각 인버터(IV1 내지 IV4)의 동작 속도가 빨라져 입력 신호 IN을 지연 시키는 시간은 줄어든다. 반면, 전원 전압 VDD의 전위가 낮은 경우 각 인버터(IV1 내지 IV4)의 동작 속도가 느려져 입력 신호 IN을 지연시키는 시간은 늘어난다.

도 3을 참조하여 도 1에 도시된 센스 앰프 제어 회로의 동작을 살펴보면, 풀업 제어 신호 생성부(10)는 액티브 신호 ACT가 인에이블되면, 지연 회로(14)에서 액티브 신호 ACT를 소정 시간(D) 지연시켜 지연 신호 D1로 출력한다. 액티브 신호 ACT와 지연 신호 D1을 반전시킨 신호를 낸드 조합하여 신호 D2를 생성하고 신호 D2를 반전시켜 오버드라이브 제어 신호 SAP1을 생성한다. 그리고, 반전된 액티브 신호 D3와 오버드라이브 제어 신호 SAP1을 노아 조합하여 오버드라이브 제어 신호 SAP1의 디스에이블 시점에서 순차적으로 인에이블되는 풀업 제어 신호 SAP2를 생성한다.

풀다운 제어 신호 생성부(12)는 액티브 신호 ACT가 인에이블되면, 오버드라이브 제어 신호 SAP1의 인에이블 시점에 동기되어 인에이블되고, 풀업 제어 신호 SAP2의 디스에이블 시점에 동기되어 디스에이블되는 풀다운 제어 신호 SAN을 생성한다.

즉, 오버드라이브 제어 신호 SAP1의 인에이블 펄스 폭(PW1)은 지연 회로(도 1의 14)에 의해 지연되는 지연 신호 D1의 지연 시간(D)에 의해 결정됨을 알 수 있다.

도 4를 참조하여, 도 3과 같이 센스 앰프 제어 신호들 SAP1, SAP2 및 SAN이 주어질 때 센스 앰프의 동작을 살펴본다.

액티브 신호에 의해 선택된 워드라인이 구동하여 셀 트랜지스터의 전하가 비트라인으로 차지 쉐어링되면, 센스 앰프는 오버드라이브 제어 신호 SAP1에 의해 오 버드라이브 전압 VPP이 인가되면 비트라인(예를들면, BL)의 전위를 코아 전압 VCORE 레벨까지 빠르게 증폭시킨다.

이후, 센스 앰프는 오버드라이브 제어 신호 SAP1이 디스에이블되고 순차적으로 인에이블되는 풀업 제어 신호 SAP2에 의해 코아 전압 VCORE가 인가되면 비트라인(BL)의 전위를 코아 전압 VCORE 레벨로 유지시킨다.

그리고, 센스 앰프는 풀다운 제어 신호 SAN에 의해 접지 전압 VSS이 인가되면 비트라인(예를들면, BLB)의 전위를 접지 전압 VSS 레벨로 증폭시킨다.

이와 같이, 센스 앰프는 오버드라이브 제어 신호 SAP1가 인에이블 되는 동안(PW1) 오버드라이브를 수행하는데, 오버드라이브 제어 신호 SAP1의 인에이블 펄스 구간(PW1)은 동작 전압에 상응하여 설계된다. 즉, 반도체 메모리 장치는 동작 전압이 예를 들어 1.8V이면 이에 상응하여 오버드라이브 제어 신호 SAP1의 인에이블 펄스 폭(PW1)을 설계한다.

그러나, 실제로 전원 전압 VDD의 전위는 2.1V에서 1.5V까지 변동될 수 있으므로, 전원 전압 VDD의 변화에 대응하여 오버드라이브 제어 신호 SAP1의 인에이블 펄스 폭(PW1)을 조절할 수 있어야 하지만, 종래 기술에 따른 센스 앰프 제어 회로는 전원 전압 VDD의 변화에 대응하여 임의로 오버드라이브 제어 신호 SAP1의 인에이블 펄스 폭(PW1)을 조절할 수 없는 문제점이 있다.

그 결과, 전원 전압 VDD가 높은 경우 오버드라이브를 수행하는 동안 비트라인(BL)의 전위가 코아 전압 VCORE 레벨 이상으로 높아져 전류 소모가 증가하는 문제가 있다.

또한, 전원 전압 VDD가 낮은 경우 오버드라이브를 수행하는 동안 전원 전압 VDD의 전위가 코아 전압 VCORE 레벨 이하로 낮아져 정상적인 동작이 어려워지는 문제가 있다.

본 발명은 전원 전압의 전위에 상응하여 인에이블 펄스 폭이 제어되는 오버드라이브 제어 신호를 제공하는 센스 앰프 제어 회로를 제공하고, 상기 오버드라이브 제어 신호의 의해 오버드라이브를 수행함으로써, 전류 소모를 감소시키고 전원 전압의 강하를 방지하여 반도체 메모리 장치의 동작 안정성을 개선한다.

본 발명의 센스 앰프 제어 회로는, 전원 전압의 전위를 복수 개로 분배시킨 각각의 분배 전압에 대응되는 값을 갖는 지연 조절 신호들을 출력하는 전압 비교부; 및 액티브 신호에 의해 오버드라이브 제어 신호와 풀업 제어 신호를 출력하며, 상기 지연 조절 신호들에 상응하여 상기 오버드라이브 제어 신호의 인에이블 펄스 폭을 가변하는 풀업 제어 신호 생성부;를 포함한다.

상기 전압 비교부는, 상기 전원 전압을 분배하여 순차적인 전위 레벨을 갖는 복수 개의 상기 분배 전압을 출력하는 전압 분배부; 기준 전압과 상기 각 분배 전압을 비교하여 비교 신호들을 출력하는 비교부; 순차적으로 인접하는 전위 레벨을 갖는 상기 분배 전압들에 대응되는 상기 비교 신호들을 조합하여 상기 지연 조절 신호들을 생성하는 지연 조절 신호 생성부; 및 인에이블 신호에 의해 상기 지연 조 절 신호들의 출력을 제어하는 출력 제어부;를 포함한다.

상기 전압 분배부는, 상기 전원 전압을 공급하는 전압단에 연결된 제 1 저항; 및 상기 제 1 저항과 접지 전압을 공급하는 전압단 사이에 직렬로 연결된 다수의 제 2 저항들;을 포함하고, 상기 제 2 저항들 사이의 각 공통 노드에서 순차적으로 상기 분배 전압들을 출력한다.

여기서, 상기 제 1 저항의 값은 상기 제 2 저항들의 값보다 크고, 상기 각 제 2 저항들의 값은 서로 동일함이 바람직하다.

상기 비교부는 반전 단자로 상기 분배 전압을 입력받고, 비반전 단자로 상기 기준 전압을 입력받아 이들의 전위를 비교하여 상기 비교 신호를 출력하는 복수 개의 비교기를 포함한다.

상기 지연 조절 신호 생성부는, 상기 각 분배 전압에 의해 출력되는 비교 신호와, 상기 각 분배 전압에 인접하여 높은 레벨의 분배 전압에 의해 출력되는 비교 신호를 반전시킨 신호 및 상기 각 분배 전압에 인접하여 낮은 레벨의 분배 전압에 의해 출력되는 비교 신호를 조합하여, 이들이 모두 인에이블되면 상기 지연 조절 신호를 인에이블시켜 출력함이 바람직하다.

상기 풀업 제어 신호 생성부는, 상기 지연 조절 신호들에 의해 상기 액티브 신호를 지연시켜 출력하는 지연부; 및 상기 액티브 신호와 상기 지연부의 출력을 조합하여 상기 오버드라이브 제어 신호 및 상기 풀업 제어 신호를 생성하는 제어 신호 생성부;를 포함한다.

상기 지연부는, 상기 지연 조절 신호들에 의해 경로 선택 신호를 생성하고, 상기 경로 선택 신호에 의해 상기 액티브 신호의 출력 경로를 선택하는 경로 선택부; 및 상기 경로 선택 신호에 의해 선택되어 상기 액티브 신호를 지연하고 상기 지연 조절 신호들에 의해 상기 액티브 신호의 지연 시간을 조절하여 상기 지연부의 출력으로 전달하는 지연 조절부;를 포함한다.

상기 경로 선택부는, 상기 지연 조절 신호들을 입력받아 이들 중 어느 하나라도 인에이블되면 경로 선택 신호를 인에이블시켜 출력하는 낸드게이트; 상기 경로 선택 신호의 디스에이블에 대응하여 상기 액티브 신호를 상기 지연부의 출력으로 전달하는 제1 패스게이트; 및 상기 경로 선택 신호의 인에이블에 대응하여 상기 액티브 신호를 상기 지연 조절부로 전달하는 제2 패스게이트;를 포함한다.

상기 지연 조절부는, 상기 경로 선택부의 출력을 순차적으로 지연시키는 직렬 연결된 다수의 딜레이 체인; 및 상기 각 딜레이 체인과 병렬로 연결되어 해당되는 상기 지연 조절 신호에 의해 각 딜레이 체인의 출력을 제어하는 패스게이트들;을 포함한다.

상기 각 딜레이 체인은, 입력 신호를 소정 시간 지연하여 출력하는 지연 셀; 상기 입력 신호와 상기 지연 셀의 출력을 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 반전하여 출력하는 인버터;를 포함한다.

상기 지연 셀은 직렬 연결된 다수의 인버터를 포함한다.

본 발명의 다른 센스 앰프 제어 회로는, 전원 전압의 전위를 복수 개로 분배시킨 각각의 분배 전압에 대응되는 값을 갖는 지연 조절 신호들을 출력하는 지연 조절 신호 생성부; 상기 지연 조절 신호들에 의해 액티브 신호의 지연 경로를 선택 하는 경로 선택부; 상기 경로 선택부에 의해 선택되며 상기 지연 조절 신호들에 의해 상기 액티브 신호의 지연을 조절하여 출력하는 지연 조절부; 및 상기 액티브 신호와 상기 경로 선택부의 출력 또는 상기 지연 조절부의 출력 중 어느 하나를 지연 신호로 제공받아 센스 앰프를 구동하는 오버드라이브 제어 신호 및 풀업 제어 신호를 생성하는 제어 신호 생성부;를 포함하여 구성된다.

상기 지연 조절 신호 생성부는, 상기 전원 전압을 분배하여 순차적인 전위 레벨을 갖는 다수의 분배 전압을 출력하는 전압 분배부; 기준 전압과 상기 각 분배 전압을 비교하여 비교 신호들을 출력하는 전압 비교부; 순차적으로 인접하는 전위 레벨을 갖는 상기 분배 전압들에 의해 생성되는 상기 비교 신호들을 조합하여 지연 조절 신호들을 출력하는 출력 신호 생성부; 및 모드 레지스트 셋에서 인가되는 인에이블 신호에 의해 지연 조절 신호들의 출력을 제어하는 출력 제어부;를 포함한다.

상기 제 1 저항의 값은 상기 제 2 저항들의 값보다 크고, 상기 각 제 2 저항들의 값은 서로 동일함이 바람직하다.

상기 전압 비교부는 상기 각 분배 전압과 상기 기준 전압을 비교하여 상기 비교 신호를 출력하는 다수의 비교기를 포함한다.

상기 출력 신호 생성부는, 상기 각 분배 전압에 의해 출력되는 비교 신호와, 상기 각 분배 전압에 인접하여 높은 레벨의 분배 전압에 의해 출력되는 비교 신호를 반전시킨 신호 및 상기 각 분배 전압에 인접하여 낮은 레벨의 분배 전압에 의해 출력되는 비교 신호를 조합하여, 이들이 모두 인에이블되면 상기 지연 조절 신호를 인에이블시켜 출력하다.

상기 경로 선택부는, 상기 지연 조절 신호들에 의해 경로 선택 신호를 출력하는 낸드게이트; 상기 경로 선택 신호의 디스에이블에 대응하여 상기 액티브 신호를 상기 지연 신호로 출력하는 제 1 패스게이트; 및 상기 경로 선택 신호의 인에이블에 대응하여 상기 액티브 신호를 상기 지연 조절부로 출력하는 제 2 패스게이트;를 포함한다.

상기 지연 조절부는, 상기 경로 선택부로부터 전달되는 상기 액티브 지연 신호를 순차적으로 지연시키는 직렬 연결된 다수의 딜레이 체인; 및 상기 각 딜레이 체인의 출력단에 병렬로 연결되며 상기 지연 조절 신호에 의해 제어되어 상기 각 딜레이 체인의 출력을 상기 지연 신호로 출력하는 패스게이트들;을 포함한다.

상기 지연 셀은 직렬 연결된 다수의 인버터를 포함한다.

상기 제어 신호 생성부는, 상기 지연 신호를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력과 상기 액티브 신호를 낸드 결합하는 낸드게이트; 상기 액티브 신호를 반전시키는 제 2 인버터; 상기 낸드 게이트의 출력을 반전시키는 제 3 인버터; 상기 제 2 및 제 3 인버터의 출력을 입력으로 하는 노아게이트; 상기 제 2 인버터의 출력을 상기 오버드라이브 제어 신호로 출력하는 제 1 인버터군; 및 상기 노아게이트의 출력을 상기 풀업 제어 신호로 출력하는 제2 인버터군;을 포함한다.

상기 제1 및 제2 인버터군은 직렬 연결된 짝수 개의 인버터를 포함한다.

본 발명은 전원 전압의 전위에 상응하여 오버드라이브 제어 신호의 인에이블 펄스 폭을 제어하는 센스 앰프 제어 회로를 제공하여 센스 앰프의 오버드라이브를 제어함으로써, 높은 전원 전압에서 오버드라이브에 의한 전류 소모를 감소시키고 낮은 전원 전압에서 오버드라이브에 의한 전원 전압의 강하를 방지하여 반도체 메모리 장치의 동작 안정성을 개선하는 효과가 있다.

본 발명은 전원 전압의 전위에 상응하여 인에이블 펄스 폭이 조절되는 오버드라이브 제어 신호를 제공하는 센스 앰프 제어 회로를 개시한다.

도 5를 참조하면, 본 발명의 제 1 실시예에 따른 센스 앰프 제어 회로는 전압 비교부(20)와 풀업 제어 신호 생성부(30) 및 풀다운 제어 신호 생성부(40)를 포함한다.

전압 비교부(20)는 인에이블 신호 EN가 인에이블된 상태에서 전원 전압 VDD를 분배한 분배 전압과 기준 전압 VREF를 비교하여 지연 조절 신호 OVDCB<0:3>를 출력한다.

풀업 제어 신호 생성부(30)는 액티브 신호 ACT와 지연 조절 신호 OVDCB<0:3>에 의해 인에이블 펄스 폭이 제어되는 오버드라이브 제어 신호 SAP1 및 풀업 제어 신호 SAP2를 출력한다.

풀다운 제어 신호 생성부(40)는 액티브 신호 ACT에 대응하여 오버드라이브 제어 신호 SAP1에 동기되어 인에이블되는 풀다운 제어 신호 SAN을 출력한다.

도 6을 참조하면, 전압 비교부(20)는 전원 전압 VDD를 저항에 의해 순차적으로 분배하여 다수의 분배 전압 VD0 내지 VD3을 출력하는 전압 분배부(22), 각 분배 전압 VD0 내지 VD3과 기준 전압 VREF를 각각 비교하여 비교 신호 Y<0:3>를 출력하는 비교부(24), 비교 신호 Y<0:3>를 조합하여 지연을 조절하는 신호 Z<0:3>을 출력하는 지연 조절 신호 생성부(26) 및 인에이블 신호 EN에 의해 신호 Z<0:3>을 지연 조절 신호 OVDCB<0:3>로 출력하는 출력 제어부(28)를 포함한다.

전압 분배부(22)는 전원 전압 VDD와 접지 전압 VSS 사이에 직렬로 연결된 저항들(R1 내지 R6)을 포함하고, 저항(R1, R2)의 공통 노드를 제외한 저항(<R2, R3>, <R3, R4>, <R4, R5>, <R5, R6>) 사이 각각의 공통 노드에서 분배 전압 VD0 내지 VD3을 출력한다.

여기서, 저항(R1)은 부하로 이용되며 나머지 저항들(R2 내지 R6)에 비해 상당히 큰 저항값을 가질 수 있고, 각 저항(R2 내지 R6)의 저항값은 서로 동일하게 설계됨이 바람직하다. 따라서, 각 분배 전압 VD0 내지 VD3의 전위는 VD0 > VD1> VD2 > VD3와 같다.

비교부(24)는 비교기(C1 내지 C4)를 포함하고, 각 비교기(C1 내지 C4)는 반 전 단자(-)로 분배 전압 VD0 내지 VD3를 입력받고, 비반전 단자(+)로 기준 전압 VREF를 입력받아, 분배 전압 VDO 내지 VD3의 전위가 기준 전압 VREF의 전위보다 높은 경우 비교 신호 Y<0:3>를 로우(Low) 레벨로 출력한다.

구체적으로, 비교기(C1)는 분배 전압 VD0과 기준 전압 VREF를 비교하여 분배 전압 VD0의 전위가 기준 전압 VREF의 전위보다 높으면 비교 신호 YO을 로우 레벨로 출력한다. 비교기(C2 내지 C4)의 구성 및 동작은 비교기(C1)와 동일하므로 추가적인 설명은 생략하기로 한다.

지연 조절 신호 생성부(26)는 낸드게이트(ND1 내지 ND4) 및 인버터(IV5 내지 IV11)를 포함하며, 비교 신호 Y<0:3>를 조합하여 지연 시간을 조절하는 신호 Z<0:3>를 출력한다.

구체적으로, 낸드게이트(ND4)는 비교 신호 Y3와 인버터(IV7)에 의해 반전된 비교 신호 Y2를 입력받고, 낸드게이트(ND3)는 비교 신호 Y<2:3>와 인버터(IV6)에 의해 반전된 비교 신호 Y1을 입력받으며, 낸드게이트(ND2)는 비교 신호 Y<1:2> 및 인버터(IV5)에 의해 반전된 비교 신호 Y0을 입력받고, 낸드게이트(ND1)는 비교 신호 Y<0:1>를 입력받는다. 그리고, 인버터(IV8 내지 IV11) 각각은 낸드게이트(ND1 내지 ND4)의 출력을 각각 반전시켜 신호 Z<0:3>로 출력한다.

출력 제어부(28)는 낸드게이트(ND5 내지 ND8), 인버터(IV12 내지 IV15) 및 래치(L1 내지 L4)를 포함하며, 인에이블 신호 EN에 의해 신호 Z<0:3>를 지연 조절 신호 OVDCB<0:3>로 출력한다. 여기서, 인에이블 신호 EN은 센스 앰프 제어 회로의 인에이블을 제어하는 신호로써 모드 레지스터 셋(미도시)으로부터 인가된다.

구체적으로, 각 낸드게이트(ND5 내지 ND8)는 각 신호 Z<0:3>와 인에이블 신호 EN를 입력받고, 각 인버터(IV12 내지 IV15)는 각 낸드게이트(ND5 내지 ND8)의 출력을 반전시키며, 각 래치(L1 내지 L4)는 각 인버터(IV12 내지 IV15)의 출력을 래치 및 반전시켜 지연 조절 신호 OVDCB<0:3>로 출력한다.

여기서, 래치(L1)는 인버터(IV12)의 출력을 반전시키는 인버터(IV16)과, 게이트로 인가되는 인버터(IV16)의 출력에 의해 제어되어 인버터(IV16)의 입력으로 전원 전압 VDD를 인가하는 PMOS 트랜지스터(P1)를 포함한다. 그 밖의 래치들(L2 내지 L4)의 구성 및 동작은 래치(L1)과 동일하므로 추가적인 설명은 생략하기로 한다.

도 7을 참조하여, 전원 전압 VDD의 전위에 상응하여 출력되는 비교 신호 Y<0:3> 및 지연 조절 신호 OVDCB<0:3>를 살펴보면 다음과 같다.

여기서, 컬림 1은 전원 전압 VDD의 전위가 매우 높은 경우를 나타내며, 컬럼 5로 갈수록 전원 전압 VDD의 전위가 낮아진다.

구체적으로, 컬럼 1은 분배 전압 VD3의 전위가 기준 전압 VREF의 전위보다 높다. 따라서, 비교 신호 Y<O:3>가 모두 로우 레벨로 출력되며 지연 조절 신호 OVDCB<0:3>는 모두 하이 레벨로 출력된다.

컬럼 2는 분배 전압 VD2의 전위가 기준 전압 VREF의 전위보다 높고, 분배 전압 VD3의 전위가 기준 전압 VREF의 전위보다 낮다. 이 경우, 비교 신호 Y<0:2>는 로우 레벨로, 비교 신호 Y3는 하이 레벨로 출력되어, 지연 조절 신호 OVDB0만 로우 레벨로 출력된다.

컬럼 3은 분배 전압 VD1의 전위가 기준 전압 VREF의 전위보다 높고, 분배 전압 VD2의 전위가 기준 전압 VREF의 전위보다 낮다. 이 경우, 비교 신호 Y<0:1>는 로우 레벨, 비교 신호 Y<2:3>은 하이 레벨로 출력되어, 지연 조절 신호 OVDCB1만 로우 레벨로 출력된다.

컬럼 4는 분배 전압 VD0의 전위가 기준 전압 VREF의 전위보다 높고, 분배 전압 VD1의 전위가 기준 전압 VREF의 전위보다 낮다. 이 경우, 비교 신호 Y0이 로우 레벨로, 비교 신호 Y<1:3>는 하이 레벨로 출력되어, 지연 조절 신호 OVDCB2만 로우 레벨로 출력된다.

컬럼 5는 분배 전압 VD0의 전위가 기준 전압 VREF의 전위보다 낮다. 이 경우, 비교 신호 Y<0:3>가 모두 하이 레벨로 출력되어, 지연 조절 신호 OVDCB3만 로우 레벨로 출력된다.

다시 말해, 전압 비교부(20)는 전원 전압 VDD의 전위에 상응하여 인에이블이 제어되는 지연 조절 신호 OVDCB0 내지 OVDCB3를 출력을 한다.

도 8을 참조하면, 풀업 제어 신호 생성부(30)는 액티브 신호 ACT의 지연 시간을 지연 조절 신호 OVDCB<0:3>에 의해 조절하여 지연 신호 D11을 출력하는 지연부(50) 및 지연 신호 D11와 액티브 신호 ACT를 논리 조합하여 오버드라이브 제어 신호 SAP1 및 풀업 제어 신호 SAP2를 생성하는 제어 신호 생성부(60)를 포함한다.

제어 신호 생성부(60)는 낸드게이트(ND9), 노아게이트(NR1) 및 인버터(IV17 내지 IV23)를 포함한다.

낸드게이트(ND9)는 지연 신호 D11을 인버터(IV20)에 의해 반전시킨 신호와 액티브 신호 ACT를 입력받고, 노아게이트(NR1)는 낸드게이트(ND9)의 출력을 인버터(IV21)에 의해 반전시킨 신호와 액티브 신호 ACT를 인버터(IV17)에 의해 반전시킨 신호를 입력받는다. 인버터(IV22, IV23)는 인버터(IV21)의 출력에 의해 구동되어 오버드라이브 제어 신호 SAP1를 출력하고, 인버터(IV18, IV19)는 노아게이트(NR1)의 출력에 의해 구동되어 풀업 제어 신호 SAP2를 출력한다.

여기서, 오버드라이브 제어 신호 SAP1의 인에이블 펄스 폭은 지연 신호 D11의 지연 시간에 의해 조절되고, 지연 신호 D11의 지연 시간은 전원 전압 VDD에 상응하여 출력되는 지연 조절 신호 OVDCB<0:3>에 의해 조절된다.

도 9를 참조하면, 지연부(50)는 지연 조절 신호 OVDCB<0:3>에 의해 액티브 신호 ACT의 출력 경로를 설정하는 경로 선택부(52) 및 지연 조절 신호 OVDCB<0:3>에 의해 선택된 경로를 통한 액티브 신호 ACT의 지연을 조절하는 지연 조절부(54)를 포함한다.

경로 선택부(52)는 낸드게이트(ND10)와 패스게이트(PG1, PG2) 및 인버터(IV24)를 포함한다.

낸드게이트(ND10)는 지연 조절 신호 OVDCB<0:3>를 입력받고 이들 모두가 하이 레벨일 때 경로 선택 신호 PS를 디스에이블시켜 출력한다.

패스게이트(PG1)는 경로 선택 신호 PS가 디스에이블될 때 액티브 신호 ACT를 지연 없이 그대로 지연 신호 D11로 출력하고, 패스게이트(PG2)는 경로 선택 신호 PS가 인에이블될 때 액티브 신호 ACT를 지연 조절부(54)로 전달한다. 여기서, 인버터(IV24)는 경로 선택 신호 PS를 반전 구동하여 패스게이트(PG1, PG2)로 인가한다.

지연 조절부(54)는 직렬로 연결된 다수 개의 딜레이 체인(DC5 내지 DC8) 및 각 딜레이 체인(DC5 내지 DC8)의 출력단에 병렬 연결되며 각 지연 조절 신호 OVDCB<0:3>에 의해 각 딜레이 체인(DC5 내지 DC8)의 출력을 제어하는 패스게이트(PG3 내지 PG6)를 포함한다. 그리고, 인버터(IV26 내지 IV29)는 지연 조절 신호 OVDCB<0:3>를 반전 구동한다.

여기서, 딜레이 체인(DC5)은 지연 셀(55)과 낸드게이트(ND11) 및 인버터(IV25)를 포함하고, 경로 선택부(52)의 출력을 소정 시간(tD) 지연시켜 출력 신호 OVD0로 출력한다.

구체적으로, 지연 셀(55)은 입력 신호를 지연시키고, 낸드게이트(ND11)는 입력 신호와 지연 셀(55)의 출력을 입력받으며, 인버터(IV25)는 낸드게이트(ND11)의 출력을 반전시켜 출력 신호 OVD0을 출력한다.

여기서, 지연 셀(55)은 전원 전압 VDD의 전위에 상응하여 입력 신호의 출력 시점을 가변시키는 직렬 연결된 다수 개의 인버터로 구성될 수 있으며, 인버터의 수는 짝수임이 바람직하다.

그 밖의 딜레이 체인(DC6 내지 DC8)의 구성 및 동작이 동일하므로, 입력 신호를 순차적으로 지연시켜 출력 신호 OVD1 내지 OVD3을 출력한다.

각 패스게이트(PG3 내지 PG6)는 지연 조절 신호 OVDCB<0:3>에 의해 턴온이 조절되어 각 딜레이 체인(DC5 내지 DC8)의 출력 신호 OVD0 내지 OVD3를 지연 신호 D11로 출력한다.

도 7을 다시 참조하여 지연부(50)의 동작을 살펴본다.

컬럼 1과 같이, 분배 전압 VD3의 전위가 기준 전압 VREF의 전위보다 높은 경우, 지연 조절 신호 OVDCB<0:3>가 모두 하이 레벨로 출력되어 경로 선택 신호 PS가 디스에이블된다. 따라서, 지연부(50)는 액티브 신호 ACT를 그대로 지연 신호 D11로 출력한다. 그 결과, 오버드라이브 제어 신호 SAP1은 디스에이블 상태를 유지하므로 센스 앰프는 오버드라이브를 수행하지 않는다.

즉, 전원 전압 VDD의 전위가 매우 높은 경우 오버드라이브를 수행하지 않아도 증폭 속도를 확보할 수 있으므로, 오버드라이브 수행에 의한 전류 소모를 방지할 수 있다.

컬럼 2 내지 컬럼 5의 경우, 분배 전압 VD0 내지 VD3의 전위 중 하나 이상이 기준 전압 VREF의 전위보다 낮으므로, 지연 조절 신호 OVDCB0 내지 OVDCB3 중 어느 하나가 로우 레벨로 인에이블되어 출력되어 경로 선택 신호 PS가 인에이블된다. 따라서, 액티브 신호 ACT는 지연 조절부(54)에서 순차적으로 지연되고 인에이블된 지연 조절 신호 OVDCB0 내지 OVDCB3 중 어느 하나에 의해 지연 신호 D11로 출력된다.

구체적으로, 컬럼 2와 같이 지연 조절 신호 OVDCB0이 인에이블되면, 딜레이 체인(DG5)에 의해 지연된 출력 신호 OVD0가 지연 신호 D11로 출력되고, 컬럼 3과 같이 지연 조절 신호 OVDCB1이 인에이블되면, 딜레이 체인(DC5 내지 DC6)에 의해 지연된 출력 신호 OVD1이 지연 신호 D11로 출력되며, 컬럼 4와 같이 지연 조절 신호 OVDCB2가 인에이블되면, 딜레이 체인(DC5 내지 DC7)에 의해 지연된 출력 신호 OVD2가 지연 신호 D11로 출력되고, 컬럼 5와 같이 지연 조절 신호 OVDCB3이 인에이블되면, 딜레이 체인(DC5 내지 DC8)에 의해 지연된 출력 신호 OVD3가 지연 신호 D11로 출력된다.

이와 같이, 전원 전압 VDD의 전위에 상응하여 액티브 신호 ACT가 지연되는 딜레이 체인의 수를 조절함으로써 지연 신호 D11의 지연 시간을 조절할 수 있다. 즉, 전원 전압 VDD의 전위에 상응하여 오버드라이브 제어 신호 SAP1의 인에이블 펄스 폭을 조절함으로써 과도한 오버드라이브 동작을 방지하여 전류 소모를 감소시키고, 오버드라이브 동작 수행에 따른 전원 전압 VDD의 강하를 개선함으로써 반도체 메모리 장치의 동작 안정성을 확보할 수 있다.

도 10을 참조하면, 본 발명의 제 2 실시예에 따른 센스 앰프 제어 회로는 지연 조절 신호 생성부(70), 경로 선택부(72), 지연 조절부(74), 제어 신호 생성부(76) 및 풀다운 제어 신호 생성부(78)을 포함한다.

지연 조절 신호 생성부(70)는 도 6과 같이 구성될 수 있으며, 인에이블 신호 EN의 인에이블 상태에서 기준 전압 VREF과 전원 전압 VDD을 순차적으로 분배한 분배 전압들을 각각 비교하여 그 결과에 따라 지연 조절 신호 OVDCB를 제공한다.

구체적으로, 지연 조절 신호 생성부(70)는 도 7과 같이, 분배 전압 VD0 내지 VD3의 전위가 모두 기준 전압 VREF의 전위보다 높으면(컬럼 1) 지연 조절 신호 OVDCB<0:3>을 모두 하이(High) 레벨로 디스에이블시켜 출력하고, 분배 전압 VD0 내지 VD3 의 전위 중 어느 하나라도 기준 전압 VREF의 전위보다 낮으면 지연 조절 신호 OVDVB<O:3> 중 어느 하나를 로우(Low) 레벨로 인에이블시켜 출력한다.

경로 선택부(72)는 도 9의 경로 선택부(52)와 같이 구성될 수 있으며, 지연 조절 신호들 OVDBC<0:3>이 모두 디스에이블되면 액티브 신호 ACT를 지연 없이 그대 로 지연 신호 D14로 출력하고, 지연 조절 신호들 OVDBC<0:3> 중 어느 하나라도 인에이블되면 액티브 신호 ACT를 지연 조절부(74)로 전달한다.

조절 지연부(74)는 도 9의 지연 조절부(54)와 같이 구성될 수 있으며, 지연 조절 신호 OVDCB<0:3>에 의해 액티브 신호 ACT를 지연시키는 딜레이 체인의 수를 제어하여 지연 신호 D14의 지연 시간을 조절한다.

제어 신호 생성부(76)는 도 8의 제어 신호 생성부(60)와 같이 구성될 수 있으며, 액티브 신호 ACT와 지연 신호 D14를 조합하여 오버드라이브 제어 신호 SAP1와 풀업 제어 신호 SAP2를 생성한다.

풀다운 제어 신호 생성부(78)는 액티브 신호 ACT를 인가받아 오버드라이브 제어 신호 SAP1에 동기되는 풀다운 제어 신호 SAN을 생성한다.

이와 같이, 본 발명의 제 2 실시예에 따른 센스 앰프 제어 회로는 전원 전압에 상응하여 인에이블 펄스 폭이 제어되는 오버드라이브 제어 신호 및 풀업 제어 신호를 제공함으로써 센스 앰프의 불필요한 오버드라이브 동작을 감소시켜 전류 소모를 줄임으로써 반도체 메모리 동작 안정성을 확보할 수 있다.

도 1은 종래 기술에 따른 센스 앰프 제어 회로의 블록 구성도.

도 2는 도 1의 지연 회로의 상세 회로도.

도 3은 도 1의 센스 앰프 제어 회로에서 출력되는 제어 신호의 파형도.

도 4는 도 3의 제어 신호에 의해 동작하는 센스 앰프의 동작 파형도.

도 5는 본 발명의 제 1 실시예에 따른 센스 앰프 제어 회로의 블록 구성도.

도 6은 도 5의 전압 비교부의 상세 회로도.

도 7은 전원 전압의 전위에 상응하여 전압 비교부에서 출력되는 비교 신호와 지연 조절 신호를 나타내는 진리표.

도 8은 도 5의 풀업 제어 신호 생성부의 블록 구성도.

도 9는 도 8의 지연부의 상세 회로도.

도 10은 본 발명의 제 2 실시예에 따른 센스 앰프 제어 회로의 블록 구성도.

Claims

전원 전압을 복수 개로 분배시킨 각각의 분배 전압에 대응되는 값을 갖는 지연 조절 신호들을 생성하며, 센스 앰프 인에이블을 제어하는 인에이블 신호에 의하여 상기 지연 조절 신호들을 출력하는 전압 비교부; 및

상기 지연 조절 신호들에 의해 액티브 신호의 지연을 조절하여 인에이블 펄스 폭이 가변되는 오버드라이브 제어 신호와 풀업 제어 신호를 출력하는 풀업 제어 신호 생성부;

를 포함함을 특징으로 하는 센스 앰프 제어 회로.
제 1 항에 있어서,

상기 전압 비교부는,

상기 전원 전압을 분배하여 순차적인 전위 레벨을 갖는 복수 개의 상기 분배 전압을 출력하는 전압 분배부;

상기 각 분배 전압을 기준 전압과 비교하여 비교 신호들을 출력하는 비교부;

순차적으로 인접하는 전위 레벨을 갖는 상기 분배 전압들에 대응되는 상기 비교 신호들을 조합하여 상기 지연 조절 신호들을 생성하는 지연 조절 신호 생성부; 및

상기 인에이블 신호에 의해 상기 지연 조절 신호들의 출력을 제어하는 출력 제어부;

를 포함하는 센스 앰프 제어 회로.
제 2 항에 있어서,

상기 전압 분배부는,

상기 전원 전압을 공급하는 전압단에 연결된 제 1 저항; 및

상기 제 1 저항과 접지 전압을 공급하는 전압단 사이에 직렬로 연결된 다수의 제 2 저항들;

을 포함하고, 상기 제 2 저항들 사이의 각 공통 노드에서 순차적으로 상기 분배 전압들을 출력하는 센스 앰프 제어 회로.
제 3 항에 있어서,

상기 제 1 저항의 값은 상기 제 2 저항들의 값보다 크고, 상기 각 제 2 저항들의 값은 서로 동일한 센스 앰프 제어 회로.
제 2 항에 있어서,

상기 비교부는 반전 단자로 상기 분배 전압을 입력받고, 비반전 단자로 상기 기준 전압을 입력받아 이들의 전위를 비교하여 상기 비교 신호를 출력하는 복수 개의 비교기를 포함하는 센스 앰프 제어 회로.
제 2 항에 있어서,

상기 지연 조절 신호 생성부는,

상기 각 분배 전압에 의해 출력되는 비교 신호와, 상기 각 분배 전압에 인접하여 높은 레벨의 분배 전압에 의해 출력되는 비교 신호를 반전시킨 신호 및 상기 각 분배 전압에 인접하여 낮은 레벨의 분배 전압에 의해 출력되는 비교 신호를 조합하여, 이들이 모두 인에이블되면 상기 지연 조절 신호를 인에이블시켜 출력하는 센스 앰프 제어 회로.
제 1 항에 있어서,

상기 풀업 제어 신호 생성부는,

상기 지연 조절 신호들에 의해 상기 액티브 신호를 지연시켜 출력하는 지연부; 및

상기 액티브 신호와 상기 지연부의 출력을 조합하여 상기 오버드라이브 제어 신호 및 상기 풀업 제어 신호를 생성하는 제어 신호 생성부;

를 포함하는 센스 앰프 제어 회로.
제 7 항에 있어서,

상기 지연부는,

상기 지연 조절 신호들에 의해 경로 선택 신호를 생성하고, 상기 경로 선택 신호에 의해 상기 액티브 신호의 출력 경로를 선택하는 경로 선택부; 및

상기 경로 선택 신호에 의해 선택되어 상기 액티브 신호를 지연하고 상기 지연 조절 신호들에 의해 상기 액티브 신호의 지연 시간을 조절하여 상기 지연부의 출력으로 전달하는 지연 조절부;

를 포함하는 센스 앰프 제어 회로.
제 8 항에 있어서,

상기 경로 선택부는,

상기 지연 조절 신호들을 입력받아 이들 중 어느 하나라도 인에이블되면 경로 선택 신호를 인에이블시켜 출력하는 낸드게이트;

상기 경로 선택 신호의 디스에이블에 대응하여 상기 액티브 신호를 상기 지연부의 출력으로 전달하는 제1 패스게이트; 및

상기 경로 선택 신호의 인에이블에 대응하여 상기 액티브 신호를 상기 지연 조절부로 전달하는 제2 패스게이트;

를 포함하는 센스 앰프 제어 회로.
제 8 항에 있어서,

상기 지연 조절부는,

상기 경로 선택부의 출력을 순차적으로 지연시키는 직렬 연결된 다수의 딜레이 체인; 및

상기 각 딜레이 체인과 병렬로 연결되어 해당되는 상기 지연 조절 신호에 의해 각 딜레이 체인의 출력을 제어하는 패스게이트들;

을 포함하는 센스 앰프 제어 회로.
제 10 항에 있어서,

상기 각 딜레이 체인은,

입력 신호를 소정 시간 지연하여 출력하는 지연 셀;

상기 입력 신호와 상기 지연 셀의 출력을 입력받는 낸드게이트; 및

상기 낸드게이트의 출력을 반전하여 출력하는 인버터;

를 포함하는 센스 앰프 제어 회로.
제 11 항에 있어서,

상기 지연 셀은 직렬 연결된 다수의 인버터를 포함하는 센스 앰프 제어 회로.
전원 전압의 전위를 복수 개로 분배시킨 각각의 분배 전압에 대응되는 값을 갖는 지연 조절 신호들을 출력하는 지연 조절 신호 생성부;

상기 지연 조절 신호들에 의해 액티브 신호의 지연 경로를 선택하는 경로 선택부;

상기 경로 선택부에 의해 선택되며 상기 지연 조절 신호들에 의해 상기 액티브 신호의 지연을 조절하여 출력하는 지연 조절부; 및

상기 액티브 신호와 상기 경로 선택부의 출력 또는 상기 지연 조절부의 출력 중 어느 하나를 지연 신호로 제공받아 센스 앰프를 구동하는 오버드라이브 제어 신 호 및 풀업 제어 신호를 생성하는 제어 신호 생성부;

를 포함하여 구성됨을 특징으로 하는 센스 앰프 제어 회로.
제 13 항에 있어서,

상기 지연 조절 신호 생성부는,

상기 전원 전압을 분배하여 순차적인 전위 레벨을 갖는 다수의 분배 전압을 출력하는 전압 분배부;

기준 전압과 상기 각 분배 전압을 비교하여 비교 신호들을 출력하는 전압 비교부;

순차적으로 인접하는 전위 레벨을 갖는 상기 분배 전압들에 의해 생성되는 상기 비교 신호들을 조합하여 지연 조절 신호들을 출력하는 출력 신호 생성부; 및

모드 레지스트 셋에서 인가되는 인에이블 신호에 의해 지연 조절 신호들의 출력을 제어하는 출력 제어부;

를 포함하는 센스 앰프 제어 회로.
제 14 항에 있어서,

상기 전압 분배부는,

상기 전원 전압을 공급하는 전압단에 연결된 제 1 저항; 및

상기 제 1 저항과 접지 전압을 공급하는 전압단 사이에 직렬로 연결된 다수의 제 2 저항들;

을 포함하고, 상기 제 2 저항들 사이의 각 공통 노드에서 순차적으로 상기 분배 전압들을 출력하는 센스 앰프 제어 회로.
제 15 항에 있어서,

상기 제 1 저항의 값은 상기 제 2 저항들의 값보다 크고, 상기 각 제 2 저항들의 값은 서로 동일한 센스 앰프 제어 회로.
제 14 항에 있어서,

상기 전압 비교부는 상기 각 분배 전압과 상기 기준 전압을 비교하여 상기 비교 신호를 출력하는 다수의 비교기를 포함하는 센스 앰프 제어 회로.
제 14 항에 있어서,

상기 출력 신호 생성부는,

상기 각 분배 전압에 의해 출력되는 비교 신호와, 상기 각 분배 전압에 인접하여 높은 레벨의 분배 전압에 의해 출력되는 비교 신호를 반전시킨 신호 및 상기 각 분배 전압에 인접하여 낮은 레벨의 분배 전압에 의해 출력되는 비교 신호를 조합하여, 이들이 모두 인에이블되면 상기 지연 조절 신호를 인에이블시켜 출력하는 센스 앰프 제어 회로.
제 13 항에 있어서,

상기 경로 선택부는,

상기 지연 조절 신호들에 의해 경로 선택 신호를 출력하는 낸드게이트;

상기 경로 선택 신호의 디스에이블에 대응하여 상기 액티브 신호를 상기 지연 신호로 출력하는 제 1 패스게이트; 및

상기 경로 선택 신호의 인에이블에 대응하여 상기 액티브 신호를 상기 지연 조절부로 출력하는 제 2 패스게이트;

를 포함하는 센스 앰프 제어 회로.
제 13 항에 있어서,

상기 지연 조절부는,

상기 경로 선택부로부터 전달되는 상기 액티브 지연 신호를 순차적으로 지연시키는 직렬 연결된 다수의 딜레이 체인; 및

상기 각 딜레이 체인의 출력단에 병렬로 연결되며 상기 지연 조절 신호에 의해 제어되어 상기 각 딜레이 체인의 출력을 상기 지연 신호로 출력하는 패스게이트들;

을 포함하는 센스 앰프 제어 회로.
제 20 항에 있어서,

상기 각 딜레이 체인은,

입력 신호를 소정 시간 지연하여 출력하는 지연 셀;

상기 입력 신호와 상기 지연 셀의 출력을 입력받는 낸드게이트; 및

상기 낸드게이트의 출력을 반전하여 출력하는 인버터;

를 포함하는 센스 앰프 제어 회로.
제 21 항에 있어서,

상기 지연 셀은 직렬 연결된 다수의 인버터를 포함하는 센스 앰프 제어 회로.
제 13 항에 있어서,

상기 제어 신호 생성부는,

상기 지연 신호를 반전시키는 제 1 인버터;

상기 제 1 인버터의 출력과 상기 액티브 신호를 낸드 결합하는 낸드게이트;

상기 액티브 신호를 반전시키는 제 2 인버터;

상기 낸드 게이트의 출력을 반전시키는 제 3 인버터;

상기 제 2 및 제 3 인버터의 출력을 입력으로 하는 노아게이트;

상기 제 2 인버터의 출력을 상기 오버드라이브 제어 신호로 출력하는 제 1 인버터군; 및

상기 노아게이트의 출력을 상기 풀업 제어 신호로 출력하는 제2 인버터군;

을 포함하는 센스 앰프 제어 회로.
제 23 항에 있어서,

상기 제1 및 제2 인버터군은 직렬 연결된 짝수 개의 인버터를 포함하는 센 앰프 제어 회로.