KR100668874B1 - 내부 전압 레벨 제어 회로 - Google Patents

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Abstract

본 발명은 내부 전압 제어 회로에 관한 것으로서, 보다 상세하게는 반도체 메모리에서 센스 앰프 노이즈를 측정하기 위하여 셀 데이터 레벨 전압 레벨을 낮추고자 할 때 사용될 수 있는 내부 전압 제어 회로에 관하여 개시한다.
개시된 본 발명은 인에이블 신호 생성부가 인에이블된 테스트 모드 신호와 액티브 신호를 입력받아 인에이블 신호를 출력하면 오버 드라이브 릴리저가 셀 데이터 전압 레벨과 외부로부터 입력되는 기준 전압 레벨을 비교하여 셀 데이터 전압 레벨이 기준 전압 레벨보다 크면 셀 데이터 전압 레벨을 낮추어 준다.

Description

내부 전압 레벨 제어 회로{Circuit for Controlling Internal Voltage}
도 1은 종래의 센스 앰프 드라이버의 회로도,
도 2는 종래의 VCORE 오버 드라이브 릴리저 회로의 블록 구성도,
도 3은 종래의 VCORE 오버 드라이브 릴리저 회로를 사용하는 경우 VREF 변화에 따른 VCORE 변화를 도시한 그래프,
도 4는 본 발명의 일실시예에 따른 VCORE 전압 레벨 제어 회로의 블록 구성도,
도 5는 도 4의 오버 드라이브 릴리저의 상세 회로도,
도 6은 도 4의 VCORE 전압 레벨 제어 회로의 동작 구간을 도시한 도면,
도 7은 도 4의 VCORE 전압 레벨 제어 회로를 사용하는 경우 VREF 변화에 따른 VCORE 변화를 도시한 그래프이다.
본 발명은 내부 전압 제어 회로에 관한 것으로서, 보다 상세하게는 반도체 메모리에서 센스 앰프 노이즈를 측정하기 위하여 셀 데이터 레벨 전압 레벨을 낮추고자 할 때 사용될 수 있는 내부 전압 제어 회로에 관한 것이다.
일반적으로 내부 전압이란 DRAM의 직접도의 증가에 따라 MOSFET의 게이트(gate) 길이(length)와 산화물(oxide) 두께(thickness)가 감소하여 트랜지스터의 신뢰성(reliability)이 나빠지는 문제점을 해결하기 위해 칩 내부에 전원 전압을 낮추어 사용하는 전압을 말한다.
반도체 메모리에 사용되는 내부 전압은 DRAM의 주변회로에 사용되는 주변회로 구동 전압(VPERI), 워드 라인 구동 전압(VPP), 셀의 벌크 바이어스 전압(VBB), 셀 데이터 레벨 전압(VCORE) 등을 포함한다.
여기서 셀 데이터 레벨 전압(VCORE)이란 메모리와 같은 반도체 소자에 사용되는 내부전압으로서, 메모리 동작전압(VDD)과 상관없이 일정한 전위를 가지며, 셀의 '하이(HIGH)' 데이터용 전압 및 다른 내부전압의 기준으로 사용된다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 소자는 외부에서 액티브(ACTIVE) 명령이 들어오면, 셀 데이터가 비트 라인(Bit Line)에 차지 쉐어링(Charge sharing)의 형태로 실리고 이를 센스 앰프(Sense Amplifier)가 증폭한 후, 리드/라이트(RD/WT) 명령이 있으면 리드나 라이트 동작을 수행하고, 그렇지 않으면 셀에 데이터가 충분히 리스토어(Restore)된 후에 프리차지(PRECHARGE) 명령에 의해 프리차지되어 다음 액티브 명령을 준비하는 절차를 수행한다.
한편 메모리 셀에 저장된 데이터를 증폭하여 출력하는 센스 앰프(Sense Amplifier)의 배치 방식은 비트 라인(Bit Line) 구조와 밀접한 관계가 있는데, 오 픈 비트 라인(Open Bit Line) 방식과 폴디드 비트 라인(Folded Bit Line) 방식으로 구분된다.
오픈 비트 라인 방식은 워드 라인(Word Line)과 비트 라인(Bit Line)의 교차점마다 메모리 셀이 연결되어 있으며 센스 앰프를 중심으로 비트(bit) 라인과 비트바(/bit) 라인이 상하에 위치한다. 반면 폴디드 비트 라인 방식에서는 비트 라인과 비트바 라인이 병렬로 한 개의 센스 앰프에 연결되어 있다.
폴디드 비트 라인 방식에서 노이즈(Noise)는 비트 라인과 비트바 라인에 동일한 양이 발생하며, 이러한 커먼 모드 노이즈(Common Mode Noise)는 차동 증폭 동작에 의해 용이하게 제거될 수 있다
그러나 오픈 비트 라인 방식에서 비트 라인 쪽의 워드라인에 전압이 인가되어 셀이 선택되면 비트바 라인쪽에는 워드라인이 선택되지 않아 비트 라인과 비트바 라인에 유기되는 노이즈가 서로 다르게 되는데, 이는 미소 신호를 고감도 증폭을 어렵게 한다.
따라서 오픈 비트 라인 방식을 채택하는 반도체 메모리에 있어서 센싱 노이즈 제어는 대단히 중요하다. 센싱 노이즈를 제어를 위해 VCORE 레벨을 가변시키면서 리드(Read)/라이트(Write) 동작을 수행하여 센싱 노이즈를 측정할 필요가 있다.
센싱 노이즈 측정시 프로브 카드(Probe Card) 전류 공급 능력이 제약되기 때문에 외부에서 VCORE를 인가하여 VCORE 레벨을 변화시키는데 한계가 있다. 그러므로, VCORE 전압 발생 회로의 기준 전압으로 사용되는 VREF 전압의 변화를 통하여 VCORE 레벨을 가변시켜야 한다.
도 1은 종래의 센스 앰프 드라이버의 회로도이다. 도 1을 참조하면, 종래 센스 앰프 오버 드라이브 구조에서 센스 앰프 드라이버는 액티브 동작 초기(SAP1 인에이블 구간)에 비트 라인 증폭을 돕기 위해 센스 앰프 공급전압을 메모리 동작 전압(VDD)의 레벨로 공급하고, 액티브 동작 구간(SAP2 인에이블 구간) 동안 VCORE 레벨 전압을 센스 앰프로 공급한다.
즉, 센스 앰프 드라이버는 액티브 동작 초기에 센스앰프전원1 신호(SAP1)가 인에이블되어 NMOS 트랜지스터(N1)가 턴온되고, 센스 앰프로 동작 전압(VDD) 레벨 전압을 공급한다. 이때 센스앰프전원2 신호(SAP2)는 디제이블되어 NMOS 트랜지스터(N2)는 턴오프된다.
그리고 센스 앰프 드라이버는 액티브 동작 구간 동안 센스앰프전원2 신호(SAP2)가 인에이블 되어 NMOS 트랜지스터(N2)가 턴온되고, 센스 앰프로 VCORE 레벨 전압을 공급한다. 이때 센스앰프전원1 신호(SAP1)는 디제이블 되어 NMOS 트랜지스터(N1)는 턴오프된다.
도 2는 종래의 VCORE 오버 드라이브 릴리저 회로의 블록 구성도이다. 도 2를 참조하면, 종래 VCORE 오버 드라이브 릴리저 회로는 오버 드라이브 신호(OVERDRIVE)가 인에이블되어, VCORE 레벨이 기준 전압(VREF) 레벨 이상으로 상승하면 VCORE 레벨을 낮추는 기능을 한다.
그러나 종래 센스 오버 드라이브 구조에서는 센스앰프전원1 신호(SAP1)가 디제이블 되어 NMOS 트랜지스터(N1)가 턴오프되고, 센스앰프전원2 신호(SAP2)가 인에이블 되어 NMOS 트랜지스터(N2)가 턴온될 때, 비트 라인 캡(Cap)에 실린 동작 전압 (VDD)에 의한 전류가 VCORE 공급원으로 역류 되기 때문에 기준 전압(VREF) 레벨을 감소시켜도 VCORE 레벨이 낮아지지 않는 현상이 발생한다. 이러한 역류 현상은 동작 전원(VDD) 레벨와 VCORE 레벨의 차이가 클 수록 더 크게 발생한다. 도 3의 그래프는 종래의 VCORE 오버 드라이브 릴리저 회로를 사용하는 경우 기준전압(VREF) 레벨을 감소시켜도 VCORE 레벨이 낮아지는 않는 현상을 보여준다.
그러므로, 종래 센스 앰프 오버 드라이브 기술에서는 외부로부터 레벨이 조절되어 인가되는 기준전압(VREF)을 통하여 VCORE 레벨을 가변시켜야 할 경우, 특히 센싱 노이즈를 측정하기 위하여 VCORE 레벨을 외부전원에 대비하여 크게 낮추어 센스 앰프로 공급하고 할 때 원하는 VCORE 레벨의 전압을 센스 앰프로 공급하는 데 어려움이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 내부 전압 레벨을 변화시켜 센싱 노이즈를 측정하는 테스트 모드 구간에서 오버드라이브 릴리저 동작 구간을 액티브 동작 구간으로 확장시키는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 외부로부터 레벨이 조절되어 인가되는 기준 전압을 통하여 내부 전압 레벨을 조절하는 내부 전압 레벨 제어 회로에 있어서, 테스트 모드 신호, 액티브 신호 및 오버 드라이버 신호를 입력받아 인에이 블 신호를 출력하는 인에이블 신호 생성부와 상기 인에이블 신호에 의해 상기 내부 전압 레벨과 상기 기준 전압 레벨을 비교하여 상기 내부 전압 레벨이 상기 기준 전압 레벨보다 크면 상기 내부 전압 레벨을 낮추어 주는 오버 드라이브 릴리저를 포함한다.
여기서, 상기 내부 전압은 셀 데이터 전압 레벨 전압인 것이 바람직하다.
또한 상기 테스트 모드 신호는 상기 기준 전압을 통하여 상기 셀 데이터 전압 레벨을 가변시켜 가면서 리드/라이트 동작을 수행함으로써 센싱 노이즈를 측정할 때 인에이블되는 신호인 것이 바람직하다.
또한 상기 액티브 신호는 셀 데이터가 비트 라인에 차지 쉐어링의 형태로 실리면서 센스 앰프에 의해 증폭되는 동작을 수행하기 위해 인에이블되는 신호인 것이 바람직하다.
또한 상기 오버 드라이브 신호는 상기 테스트 모드 신호가 디제이블될 때 상기 오버 드라이버 릴리저의 구동구간을 지정하는 신호인 것이 바람직하다.
또한 상기 인에이블 신호 생성부는 상기 테스트 모드 신호와 상기 액티브 신호가 인에이블 되면, 상기 인에이블 신호를 상기 액티브 신호가 인에이블 되는 구간 동안 인에이블 시켜 출력하는 것이 바람직하다.
또한 상기 인에이블 신호 생성부는 상기 테스트 모드 신호가 디제이블되면, 상기 인에이블 신호를 상기 오버 드라이버 신호가 인에이블 되는 구간 동안 인에이블 시켜 출력하는 것이 바람직하다.
또한 상기 인에이블 신호 생성부는 상기 테스트 모드 신호와 액티브 신호를 입력받아 낸드연산하는 제1 낸드 게이트, 상기 오버 드라이브 신호를 입력받아 위상을 반전하는 인버터 및 상기 제1 낸드 게이트의 출력신호와 상기 인버터의 출력신호를 입력받아 낸드연산하여 상기 인에이블 신호로 출력하는 제2 낸드 게이트를 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다.
본 발명의 내부 전압 제어 회로는 다양한 내부 전압, 예를 들면 DRAM의 주변회로에 사용되는 주변회로 구동 전압(VPERI), 워드 라인 구동 전압(VPP), 셀의 벌크 바이어스 전압(VBB), 셀 데이터 레벨 전압(VCORE) 등을 포함하지만 본 실시예에서는 셀 데이터 레벨 전압(VCORE) 제어 회로를 예시하여 설명하도록 한다.
도 4는 본 발명의 일실시예에 따른 VCORE 제어 회로의 블록 구성도이다. 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 VCORE 제어 회로는 인에이블 신호 생성부와 VCORE 오버 드라이브 릴리저를 포함한다.
상기 인에이블 신호 생성부는 테스트 모드 신호(TESTMODE), 액티브 신호(ACT), 및 오버 드라이브 신호(OVERDRIVE)를 입력받아 VCORE 오버 드라이브 릴리저를 인에이블 시키는 인에이블 신호(ENABLE)를 생성한다.
여기서 테스트 모드 신호(TESTMODE)는 외부로부터 레벨이 조절되어 인가되는 기준전압(VREF)을 통하여 VCORE 레벨을 가변시켜 가면서 리드/라이트 동작을 수행함으로써 센싱 노이즈를 측정할 때 인에이블되는 신호이다.
또한 액티브 신호(ACT)는 셀 데이터가 비트 라인에 차지 쉐어링의 형태로 실 리면서 센스 앰프에 의해 증폭되는 동작을 수행하기 위해 인에이블되는 신호이다. 본 실시예에서 액티브 신호(ACT)는 센싱 노이즈를 측정할 때 VCORE 오버 드라이브 릴리저의 동작 구간을 VCORE 오버 드라이버 릴리저의 정상 동작 구간보다 확장하는 기능을 수행한다.
또한 오버 드라이브 신호(OVERDRIVE)는 반도체 메모리가 정상적으로 동작할 때 VCORE 오버 드라이버 릴리저의 구동구간을 지정하는 기능을 수행한다.
인에이블 신호 생성부는 테스트 모드 신호(TESTMODE)와 액티브 신호(ACT)를 입력받아 낸드연산하는 낸드 게이트(ND1), 오버 드라이브 신호(OVERDRIVE)를 입력받아 위상을 반전하는 인버터(INV) 및 낸드 게이트(ND1)의 출력신호와 인버터(INV)의 출력신호를 입력받아 낸드연산하여 인에이블 신호(ENABLE)로 출력하는 낸드 게이트(ND2)를 포함한다.
상기 VCORE 오버 드라이브 릴리저는 오버 드라이브 구간 동안 오버 드라이브 신호(OVERDRIVE)가 인에이블되어 VCORE 레벨이 목표 레벨(Target Level)인 기준 전압(VREF) 레벨 이상으로 상승하면, 전류를 그라운드로 빼주는 역할을 수행하여 VCORE 레벨을 정상 동작 스펙으로 낮추는 기능을 한다. 여기서 오버 드라이브 구간은 액티브 동작 초기에 센스 앰프로 동작 전압(VDD)이 공급되는 구간을 말한다.
도 5는 도 4의 오버 드라이브 릴리저의 상세 회로도이다. 도 6에 도시된 바와 같이 오버 드라이브 릴리저는 인에이블 신호가 '하이(HIGH)'로 인에이블되면, 기준전압(VREF) 레벨과 VCORE 레벨을 차동 증폭할 수 있는 상태가 된다.
만약 VCORE 레벨이 기준전압(VREF) 레벨보다 크다면, 트랜지스터(N12)는 트랜지스터(N11)보다 트랜지스터(N13)를 통하여 더 많은 전류를 그라운드로 흘러보내게 된다.
따라서 노드 A의 전위는 노드 B보다 낮아지게 되어, 노드 C의 전위는 상승하게 된다. 노드 C의 전위가 상승하면, 노드 C에 게이트가 연결된 NMOS 트랜지스터(N14)는 턴온되는 정도가 증가하면서 VCORE 전압에 의한 전류를 그라운드로 흘러보내게되어 VCORE 레벨을 낮추게 된다.
인에이블 신호가 '로우(LOW)'로 디제이블되면, 트랜지스터(N15)가 턴온되어 노드 C는 '로우(LOW)'상태가 되며, 노드 C에 게이트가 연결된 NMOS 트랜지스터(N14)는 턴오프된다. 즉, 인에이블 신호가 '로우(LOW)'로 디제이블되면, 오버 드라이버 릴리저는 VCORE 레벨을 떨어드리는 기능을 수행하지 않는다.
본 발명의 일실시예에 따른 VCORE 제어 회로의 동작을 아래 도 6을 참조하여 상세하게 설명한다.
도 6는 도 4의 VCORE 제어 회로의 동작 구간을 도시한 도면이다. 도 6에 도시된 바와 같이, 본 실시예의 VCORE 제어 회로는 정상모드와 테스트 모드로 동작한다.
여기서 정상모드는 오버 드라이브 신호가 인에이블되는 구간 동안 오버 드라이버 릴리저가 동작하는 모드이고, 테스트 모드는 액티브 신호가 인에이블되는 구간 동안 동작하는 모드이다.
먼저 정상모드 동작을 설명한다. 정상모드 동작은 테스트 모드 신호(TESTMODE)가 '로우(LOW)'로 디제이블되는 경우이다. 테스트 모드 신호(TESTMODE)가 '로우(LOW)'로 디제이블되면, 낸드게이트(ND1)는 액티브 신호(ACT)의 상태에 상관없이 '하이(HIGH)'를 출력한다.
따라서 오버 드라이브 신호(OVERDRIVE)가 '하이(HIGH)'인 경우 인에이블 신호 생성부는 '하이(HIGH)'로 인에이블되어 결국 정상모드 동작구간은 오버 드라이브 신호(OVERDRIVE)가 인에이블되는 구간 동안이 된다.
다음으로 테스트 모드 동작을 설명한다. 테스트 모드 동작은 테스트 신호(TESTMODE)와 액티브 신호(ACTIVE)가 '하이(HIGH)'로 인에이블되는 경우이다. 이때 낸드게이트(ND1)는 '로우(LOW)'를 출력하게 되므로 낸드게이트(ND2)는 오버 드라이버 신호(OVERDRIVE)의 상태에 상관없이 '하이(HIGH)'를 출력한다. 따라서 테스트모드 동작구간은 액티브 신호(ACT)가 인에이블되는 구간 동안이 된다.
즉, 본 실시예의 VCORE 제어 회로는 노멀 상태에서 오버 드라이브 구간 동안 정상적으로 동작할 뿐 만 아니라 VCORE 레벨을 변화시켜 테스트를 수행하여야 할 때 동작구간을 액티브 동작구간 동안 확장시킬 수 있게 된다.
따라서 본 실시예의 VCORE 제어 회로는 외부로부터 레벨이 조절되어 인가되는 기준전압(VREF)을 통하여 VCORE 레벨을 낮추고자 할 때, 특히 VCORE 레벨을 동작전압(VDD) 레벨과 대비하여 크게 낮추고자 할 때 유용하게 활용될 수 있다.
도 7은 도 4의 VCORE 제어 회로를 사용하는 경우 VREF 변화에 따른 VCORE 변 화를 도시한 그래프이다. 도 7에 도시된 바와 같이, 본 실시예의 VCORE 제어 회로를 사용하는 경우 기준전압(VREF) 레벨이 낮아지면 이에 대응하여 VCORE 레벨이 낮아지고 있음을 알 수 있다.
또한 동작전압(VDD) 레벨과 원하는 VCORE 레벨의 차이에 크게 상관없이 기준전압(VREF) 레벨을 조절하여 VCORE 레벨을 낮출 수 있음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 내부 전압 제어 회로는 내부 전압 레벨을 변화시켜 센싱 노이즈를 측정하는 테스트 모드 구간에서 오버 드라이브 릴리저 동작 구간을 액티브 동작 구간으로 확장시킴으로써, 내부 전압 레벨을 원하는 수준으로 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 외부로부터 레벨이 조절되어 인가되는 기준 전압을 통하여 내부 전압 레벨을 조절하는 내부 전압 레벨 제어 회로에 있어서:
    테스트 모드 신호, 액티브 신호 및 오버 드라이버 신호를 입력받아 인에이블 신호를 출력하는 인에이블 신호 생성부; 및
    상기 인에이블 신호에 의해 상기 내부 전압 레벨과 상기 기준 전압 레벨을 비교하여 상기 내부 전압 레벨이 상기 기준 전압 레벨보다 크면 상기 내부 전압 레벨을 낮추어 주는 오버 드라이브 릴리저
    를 포함하는 내부 전압 레벨 제어 회로.
  2. 제 1 항에 있어서, 상기 내부 전압은
    셀 데이터 전압 레벨 전압인
    내부 전압 레벨 제어 회로.
  3. 제 2 항에 있어서,
    상기 테스트 모드 신호는 상기 기준 전압을 통하여 상기 셀 데이터 전압 레벨을 가변시켜 가면서 리드/라이트 동작을 수행함으로써 센싱 노이즈를 측정할 때 인에이블되는 신호인
    내부 전압 레벨 제어 회로.
  4. 제 2 항에 있어서,
    상기 액티브 신호는 셀 데이터가 비트 라인에 차지 쉐어링의 형태로 실리면서 센스 앰프에 의해 증폭되는 동작을 수행하기 위해 인에이블되는 신호인
    내부 전압 레벨 제어 회로.
  5. 제 2 항에 있어서,
    상기 오버 드라이브 신호는 상기 테스트 모드 신호가 디제이블될 때 상기 오버 드라이버 릴리저의 구동구간을 지정하는 신호인
    내부 전압 레벨 제어 회로.
  6. 제 2 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 테스트 모드 신호와 상기 액티브 신호가 인에이블 되면, 상기 인에이블 신호를 상기 액티브 신호가 인에이블 되는 구간 동안 인에이블 시켜 출력하는
    내부 전압 레벨 제어 회로.
  7. 제 6 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 테스트 모드 신호가 디제이블되면, 상기 인에이블 신호를 상기 오버 드라이버 신호가 인에이블 되는 구간 동안 인에이블 시켜 출력하는
    내부 전압 레벨 제어 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 테스트 모드 신호와 액티브 신호를 입력받아 낸드연산하는 제1 낸드 게이트,
    상기 오버 드라이브 신호를 입력받아 위상을 반전하는 인버터 및
    상기 제1 낸드 게이트의 출력신호와 상기 인버터의 출력신호를 입력받아 낸드연산하여 상기 인에이블 신호로 출력하는 제2 낸드 게이트를 포함하는
    내부 전압 레벨 제어 회로.
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