KR100473159B1 - 낸드플래쉬메모리셀의프로그램및소거방법 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 네거티브 전압을 이용한 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작시 콘트롤 게이트에 고전압을 인가 함으로써, 주변회로에 사용되는 소자의 스케일링(scaling)이 어렵고, 고전압으로 인해 칩(chip)의 신뢰성(reliability)이 저하되는 단점이 있다.
3.발명의 해결방법의 요지
트리플 P-웰을 사용해 P-웰과 콘트롤 게이트에 네거티브 바이어스 전압을 인가해 낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작이 가능 하도록 한다.
4.발명의 중요한 용도
낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작시 적용된다.

Description

낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법
본 발명은 낸드(NAND type) 플래쉬 메모리셀의 프로그램 및 소거 방법에 관한 것으로, 특히 낮은 바이어스 전압으로도 프로그램 및 소거가 가능한 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법에 관한 것이다.
도 1(a) 및 1(b)는 종래의 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블로서, 도 3(a) 및 3(b)를 통해 동작을 설명하면 다음과 같다.
프로그램 동작시에는 도 1(b) 및 도 3(a)에 도시된 바와 같이 콘트롤 게이트(1)에 18V 정도의 고전압을 인가하고, 소오스(3) 및 드레인(4)에는 OV, P-웰(5)에는 OV, N-기판(6)에는 20V, 프로그램 하고자 하는 비트라인에는 OV, 프로그램을 원하지 않는 비트라인에는 7V의 억제(inhibit) 전압을 인가하게 된다. 이때, 프로그램 하고자하는 셀의 채널 전압은 OV로 되어, 콘트롤 게이트(1)와 채널 사이에는 약18V 정도의 전위차가 생기게 된다. 이로 인해 채널로 부터 플로팅 게이트(2)로 전자(electron)들이 이동(챠지)되게 된다.
반면, 프로그램을 원하지 않는 셀의 채널 전압은 7V가 되어, 콘트롤 게이트(1)와 채널 사이에서는 약 11V 정도의 전위차가 생기게 된다. 즉, 채널로 부터 플로팅 게이트(2)로 전자들이 이동하기 어려운 전계(electric field)를 형성하게 된다. 이러한 종래의 프로그램시의 문제점은 콘트롤 게이트(1)에 18V의 고전압을 인가 함으로써, 주변회로에 사용되는 소자의 스케일링(scaling)이 어렵고, 고전압으로 인해 칩(chip)의 신뢰성(reliability)이 저하되는 단점이 있다.
또한, 소거 동작시에는 도 1(b) 및 도 3(b)에 도시된 바와 같이 콘트롤 게이트(1)에 OV 전압을 인가하고, P-웰(5)에는 20V, N-기판(6)에는 20(V), 소오스(3)와 드레인(4)은 비트라인과 셀렉트 게이트의 전압을 조절하여 플로팅 상태가 되도록 한다. 이때 콘트롤 게이트(1)와 P-웰(5) 사이에 20V의 전위차가 생기게 된다. 이때, 플로팅 게이트(2)로 부터 P-웰(5)로 전자가 FN-터널링에 의해 이동되게 된다.
이러한 소거 동작시에도 20V 정도의 고전압을 인가함으로써, 주변회로에 쓰이는 소자의 스케일링이 어렵고, 높은 전압으로 인해 칩의 신뢰성이 저하되는 단점이 있다.
따라서, 본 발명은 트리플 P-웰을 사용해 P-웰과 콘트롤 게이트에 네거티브바이어스 전압을 인가함으로써, 낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작이 가능 하도록 한 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 제공하는 데 그목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 셀의 콘트롤 게이트에 포지 티브 전압, 소오스 및 드레인에 네거티브 전압, 트리플 P-웰에 네거티브전압, N-웰에 전원 전압을 각각 인가하고, 제 1 콘트롤 전압을 네거티브 전압, 제2 및 제 3콘트롤 전압을 OV로 하여 프로그램 하도록 하는 것을 특징으로 한다.
또한, 콘트롤 게이트에 네거티브 전압, 트리플 P-웰 및 N-웰에 포지티브 전압, 소오스와 드레인을 플로팅 상태로 하고, 제 1 및 제 3 콘트롤 전압을 포지티브전압, 제 2 콘트롤 전압을 OV로 하여 소거 하도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2(a) 및 2(b)는 본 발명에 따른 낸드 플래쉬 메모리셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블로서, 도 4(a) 및 4(b)를 통해 동작을 설명하면 다음과 같다.
프로그램 동작시에는 도 2(b) 및 도 4(a)에 도시된 바와 같이 플래쉬 메모리셀의 콘트롤 게이트(11)에는 포지티브(positive) 전압(8 내지 12V)을 인가하고, 소오스(13) 및 드레인(비트라인)(14)에는 네거티브(negative) 전압(-5V 내지 -10V),트리플 P-웰(15)에는 비트라인과 같은 전압을 인가하거나 비트라인 보다 낮은 네거티브 전압(-5V 내지 -1OV)을 인가한다. 그리고, N-웰(16)에는 Vcc 전압을 인가하게 된다. 한편, 컴먼 소스 라인(common source line)과 셀을 연결해 주는 제 1 콘트롤전압(GSL)을 비트라인에 인가되는 전압과 동일하게 네거티브 전압(-5V 내지 -10V)을 인가하여, 비트라인에서 컴먼 소스쪽으로의 전류 흐름을 차단한다. 이러한 조건하에서 선택된 셀은 FN-터널링에 의해 전자가 플로팅 게이트(12)로 이동되어 플래쉬 메모리셀은 프로그램 되게 된다. 한편, 선택되지 않은 셀의 비트라인에는 OV를 인가하여 콘트롤 게이트(11)와 채널 사이의 전위차를 감소시켜 플로팅 게이트(12)로의 터널링이 생기지 않도록 한다.
또한, 소거동작시에는 도 2(b) 및 도 4(b)에 도시된 바와 같이 선택된 셀의 콘트롤 게이트(11)에는 네거티브 전압(-10V)을 인가하고, 트리플 P-웰(15)에는 포지티브 전압(8 내지 12V)을 인가한다. 이때, 소오스(13)와 드레인(14)에는 비트라인 전압, 제 1 콘트롤 전압(GSL), 제 2 콘트롤 전압(CSL) 및 제 3 콘트롤 전압(SSL)을 조정하여 플로팅 상태를 만든다. 이때, 플로팅 게이트(12)로 부터 전자가FN-터널링에 의해 트리플 P-웰(15)로 이동하게 되어 플래쉬 메모리셀은 소거되게 된다.
상술한 바와 같이 본 발명에 의하면 프로그램 및 소거동작시 네거티브 전압을 인가함으로써, 칩에서 사용되는 전압의 감소로 인해 소자의 스케일링에 유리하고, 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.
도 1(a) 및 1(b)는 종래의 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블.
도 2(a) 및 2(b)는 본 발명에 따른 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블.
도 3(a) 및 3(b) 종래의 바이어스 전압 상태를 나타낸 셀의 단면도.
도 4(a) 및 4(b) 본 발명에 따른 바이어스 전압 상태를 나타낸 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 콘트롤 게이트 2, 12: 플로팅 게이트
3, 13: 소오스 4, 14: 드레인
5: P-웰 6: N-기판
15: 트리플 P-웰 16: N-웰

Claims (6)

  1. 낸드 플래쉬 메모리 셀의 콘트롤 게이트에 포지 티브 전압, 드레인 및 소오스에 네거티브 전압, 트리플 P-웰에 네거티브 전압, N-웰에 전원 전압을 각각 인가하되, 소오스 공급전압을 네거티브 전압, 소오스 선택라인 전압 및 비트라인 선택라인 전압을 OV로 하여 프로그램 하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리셀의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 콘트롤 게이트로 인가되는 포지티브 전압은 8V내지 12V인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 소오스, 상기 드레인 및 상기 트리플 P-웰에 인가되는 네거티브 전압은 -5V 내지 -10V인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 프로그램 방법.
  4. 낸드 플래쉬 메모리 셀의 콘트롤 게이트에 네거티브 전압, 트리플 P-웰 및 N-웰에 포지티브 전압, 소오스와 드레인을 플로팅 상태로 하되, 소오스 공급전압 및 비트라인 선택라인 전압을 포지티브 전압, 소오스 선택라인 전압을 OV로 하여 소거 하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 소거 방법.
  5. 제 4 항에 있어서,
    상기 콘트롤 게이트로 인가되는 네거티브 전압은 -5V 내지 -10V 인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 소거 방법.
  6. 제 4 항에 있어서,
    상기 소오스 공급전압 및 비트라인 선택라인 전압으로 인가되는 포지티브 전압은 10V 이하 인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 소거 방법.
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