JP3520532B2 - Nand型不揮発性メモリの駆動方法 - Google Patents
Nand型不揮発性メモリの駆動方法Info
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Description
型メモリセルからなるNAND型不揮発性メモリの駆動
方法に関し、特にNAND型EEPROMにおけるプロ
グラム/消去/読み出しの際の駆動方法に関する。 【0002】 【従来の技術】不揮発性メモリの1つとして、ユーザが
記憶内容を電気的に書き込み、消去できるEEPROM
がある。このEEPROMのメモリセルは、図4に示す
ように、MOSトランジスタの通常のゲートであるコン
トロールゲート41の他に、図示せぬ絶縁膜に覆われて
周囲から電気的に絶縁されたフローティングゲート42
を有するフローティングゲート型構造をなしている。ま
た、N型半導体基板43のP型ウェル44内には、N型
不純物の拡散によってソース領域(以下、単にソースと
称する)45とドレイン領域(以下、単にドレインと称
する)46とがそれぞれ形成されている。 【0003】上記構造のフローティングゲート型メモリ
セルからなるNAND型EEPROMとして例えば8N
ANDの等価回路を図5に示す。図5において、フロー
ティングゲート型構造のメモリセルC11〜C18,C21〜
C28がアレイ状に配列されている。また、メモリセルC
11〜C18のセルアレイの両側にはセレクトトランジスタ
S11,S12が配置され、メモリセルC21〜C28のセルア
レイの両側にはセレクトトランジスタS21,S22が配置
されている。セレクトトランジスタS11,S12 の各ドレ
インにはビット線BL1,BL2が接続されており、し
たがってメモリセルC11〜C18,C21〜C28の各セルア
レイにおいて、各セルのソース・ドレインはビット線と
して機能する。 【0004】このNAND型EEPROMにおいて、外
部電源電圧VccをVcc=1.5Vとした場合のプログラ
ム/消去/読み出しの際の従来の駆動方法について、各
部への印加電圧の状態を示す図6(A)〜(C)に基づ
いて説明する。先ず、“0”のプログラムの際には、図
6(A)に示すように、選択メモリセル(以下、選択セ
ルと略称する)のコントロールゲート41に18Vを印
加し、基板43、Pウェル44およびドレイン46にそ
れぞれ0Vを印加する。これにより、フローティングゲ
ート42が高い電位になり、ゲート下のトンネル酸化膜
(図示せず)に高電界がかかるため、チャネル全面のF
−N(Fowler-Nordheim)トンネルにて電子がフローティ
ングゲート42に注入される。 【0005】フローティングゲート42に注入された電
子は、フローティングゲート42が周囲から電気的に絶
縁されているために、電源を切った後にも消失すること
なくデータとしてそのまま保持される。消去の際には、
図6(B)に示すように、コントロールゲート41に0
Vを印加し、基板43およびPウェル44にそれぞれ2
0Vを印加する。これにより、トンネル酸化膜にプログ
ラムの際と逆向きの高電界がかかるため、チャネル全面
のF−Nトンネルにて電子がフローティングゲート42
から引き抜かれる。また、読み出しの際には、図6
(C)に示すように、ドレイン46に外部電源電圧Vcc
(1.5V)を印加し、コントロールゲート41、基板
43、Pウェル44およびソース45にそれぞれ0Vを
印加する。 【0006】表1に、8NAND型EEPROMにおけ
るプログラム/消去/読み出しの各モード毎の選択セル
/非選択セルの印加電圧の関係を示す。 【表1】プログラムモードでは、選択セルのコントロールゲート
(本例では、ControlGate6)に18V、非選択セルのコ
ントロールゲート(Control Gate1〜5およびControl Gat
e7,8)に10V、ビット線側のセレクトトランジスタの
ゲート(Select Gate1)に10V、ソース側のセレクトト
ランジスタのゲート(Select Gate2)に0V、“0”をプ
ログラムするビット線BL1/BL2に0V、“1”を
プログラムするビット線BL1/BL2に8Vをそれぞ
れ印加し、基板43、Pウェル44およびソース45に
はそれぞれ0Vを印加する。 【0007】消去モードにおいては、カラム(列)方向
に多数配列したNANDセルアレイをブロック単位と
し、その個々のブロックを選択することによって消去が
行われる。ブロック単位は、例えば4kバイト(=8N
AND×4kカラム)程度の大きさである。選択ブロッ
クにおいては、全てのセルのコントロールゲートに0
V、ビット線側およびソース側のセレクトトランジスタ
の各々のゲートに20Vをそれぞれ印加し、ビット線B
L1,BL2、基板43、Pウェル44およびソース4
5には20Vをそれぞれ印加する。非選択ブロックにお
いては、全てのセルのコントロールゲート、セレクトト
ランジスタのゲート、ビット線BL1,BL2、基板4
3、Pウェル44およびソース45に20Vをそれぞれ
印加する。 【0008】 【発明が解決しようとする課題】しかしながら、従来の
駆動方法では、プログラムの際に選択セルのコントロー
ルゲートに、消去の際にビット線BL1,BL2、基板
43、Pウェル44およびソース45にそれぞれ20V
前後の高電圧を印加するようにしていたので、その周辺
回路として、面積の大きい高耐圧トランジスタを用いた
り、高電圧を回避する回路を追加する必要があり、周辺
回路のレイアウト面積が大きくなるという問題があっ
た。さらには、読み出しの際に低電源電圧で動作させる
場合、書き込みVthのマージンが狭くなるという問題も
あった。このことについて、図7を参照して具体的に説
明する。 【0009】先ず、読み出しの際には、表1から明かな
ように、NANDセルアレイにおける選択セルのコント
ロールゲートに0Vを印加し、非選択セルのコントロー
ルゲートに外部電源電圧Vccである1.5Vを印加す
る。ここで、書き込みVthの最小値は、選択セルのコン
トロールゲート電圧の変動と書き込みマージンを考慮し
て決定される。また、書き込みVthの最大値は、NAN
Dセルアレイにおいてパストランジスタとして機能させ
るための非選択セルのトランジスタの閾値電圧Vthを考
慮して決定される。 【0010】書き込みVthの最小値と最大値の間である
ところの書き込みVthマージンは、外部電源電圧Vccが
低くなるにつれて狭くなる。これは、非選択セルのトラ
ンジスタをパストランジスタとして機能させるために
は、外部電源電圧Vccの低下に伴って書き込みVthの最
大値を小さくしなければならないからである。本発明
は、上記課題に鑑みてなされたものであり、その目的と
するところは、周辺回路のレイアウト面積の縮小化に寄
与し得るとともに、読み出しの際の低電源電圧動作を容
易にしたNAND型不揮発性メモリの駆動方法を提供す
ることにある。 【0011】 【課題を解決するための手段】本発明による駆動方法
は、フローティングゲート型メモリセルからなるNAN
D型不揮発性メモリの駆動方法であって、プログラムの
際に、選択セルのコントロールゲートに第1極性(例え
ば、正)の中間電圧を、ドレインおよび基板側に第2極
性(例えば、負)の中間電圧をそれぞれ印加し、消去の
際に、選択ブロックの各セルのコントロールゲートに第
2極性の中間電圧を、基板側に第1極性の中間電圧をそ
れぞれ印加し、読み出しの際に、選択セルのコントロー
ルゲートに第2極性の低電圧を印加することを特徴とし
ている。 【0012】 【作用】本発明によるNAND型不揮発性メモリの駆動
方法において、プログラムおよび消去の際に、正,負の
中間電圧を印加するようにすることで、周辺回路では従
来例のような高電圧ではなく、中間電圧を処理すれば良
いことになる。したがって、周辺回路として、面積の大
きい高耐圧トランジスタを用いたり、高電圧を回避する
回路を追加する必要がないため、周辺回路のレイアウト
面積を縮小できる。また、読み出しの際に、選択セルの
コントロールゲートに負の低電圧を印加することで、そ
の低電圧分だけ書き込みVthのマージンが広がる。これ
により、低電源電圧動作が容易になる。 【0013】 【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図3は、本発明による駆動方法が適用され
るNAND型EEPROMのセルアレイおよびその周辺
回路の断面構造図である。図3において、コントロール
ゲート11およびフローティングゲート12が例えばN
型の半導体基板13上に絶縁膜(図示せず)を介して積
層され、フローティングゲート12は当該絶縁膜によっ
て周囲から電気的に絶縁されている。また、半導体基板
13の表面側に形成されたPウェル14内には、N型不
純物の拡散によってソース15およびドレイン16が形
成されている。 【0014】以上により、フローティングゲート型のN
チャネルMOSトランジスタからなるメモリセル17が
構成されている。なお、メモリセル17は、半導体基板
13にPウェル18が形成され、さらにPウェル18内
にNウェル19が形成され、そのNウェル19内にPウ
ェル14が形成されたウェル‐イン‐ウェル(well-in-
well)構造となっている。このメモリセル17がアレイ
状に配列されてNAND型EEPROMのセルアレイを
構成している。 【0015】このセルアレイの周辺回路として、例えば
0V〜10Vの正電圧を発生する正電圧発生部20と、
例えば−10V〜0Vの負電圧を発生する負電圧発生部
21とが同一の半導体基板13上に形成されている。す
なわち、正電圧発生部20は、半導体基板13の表面側
に形成されたPチャネルMOSトランジスタ22と、P
ウェル23内に形成されたNチャネルMOSトランジス
タ24とから構成されている。両MOSトランジスタ2
2,24のドレインは共通接続され、PチャネルMOS
トランジスタ22のソースに10Vが印加されるととも
に、NチャネルMOSトランジスタ24のソースが接地
されている。そして、両MOSトランジスタ22,24
のドレイン共通接続点から0V〜10Vの正電圧が導出
されるようになっている。 【0016】一方、負電圧発生部21は、半導体基板1
3にPウェル25が形成され、そのPウェル25内にN
ウェル26が形成され、そのNウェル26内にPチャネ
ルMOSトランジスタ27が形成され、さらにNウェル
26内にPウェル28が形成され、そのPウェル28内
にNチャネルMOSトランジスタ29が形成されたウェ
ル-イン-ウェル構造となっている。両MOSトランジス
タ27,29のドレインは共通接続され、PチャネルM
OSトランジスタ27のソースが接地されるとともに、
NチャネルMOSトランジスタ29のソースに−10V
が印加されている。そして、両MOSトランジスタ2
7,29のドレイン共通接続点から−10V〜0Vの負
電圧が導出されるようになっている。 【0017】なお、正電圧発生部20に印加される10
Vおよび負電圧発生部21に印加される−10Vは、外
部電源電圧Vcc(例えば、1.5V)に基づいて周知の
チャージポンプ回路等を用いて生成される。この正電圧
発生部20で発生される0V〜10Vの正電圧および負
電圧発生部21で発生される−10V〜0Vの負電圧
は、上記構造のメモリセル17からなるNAND型EE
PROMのプログラム/消去/読み出しの各駆動の際に
適宜選択・調整されてメモリセル17のコントロールゲ
ート11、基板(Nウェル19に相当するものであり、
以下、基板19と称する)、Pウェル14、ソース15
およびドレイン16に印加される。 【0018】次に、上記構成のNAND型EEPROM
において、Vcc=1.5Vとした場合のプログラム/消
去/読み出しの際の本発明による駆動方法について、各
部への印加電圧の状態を示す図1(A)〜(C)に基づ
いて説明する。先ず、“0”のプログラムの際には、選
択セルのコントロールゲート11に第1極性(本例で
は、正)の中間電圧を印加し、Pウェル14およびドレ
イン16に第2極性(本例では、負)の中間電圧を印加
する。これにより、フローティングゲート12が高い電
位になり、ゲート下のトンネル酸化膜(図示せず)に高
電界がかかるため、チャネル全面のF−Nトンネルにて
電子がフローティングゲート12に注入される。 【0019】ここで、中間電圧とは、従来例で印加して
いた20Vの高電圧を基準にしたものであり、10V前
後の電圧を言うものとする。フローティングゲート12
に注入された電子は、フローティングゲート12が周囲
から電気的に絶縁されているために、電源を切った後に
も消失することなくデータとしてそのまま保持される。
本例では、図1(A)に示すように、選択セルのコント
ロールゲート11に8V、基板19に0V、Pウェル1
4およびドレイン16に−10Vをそれぞれ印加する。 【0020】消去の際には、コントロールゲート11に
負の中間電圧を印加し、基板19およびPウェル14に
それぞれ正の中間電圧を印加する。これにより、トンネ
ル酸化膜にプログラムの際と逆向きの高電界がかかるた
めに、チャネル全面のF−Nトンネルにて電子がフロー
ティングゲート12から引き抜かれる。本例では、図1
(B)に示すように、コントロールゲート11に−10
Vを印加し、基板19およびPウェル14にそれぞれ1
0Vを印加する。読み出しの際には、コントロールゲー
ト11に負の低電圧を印加する。本例では、図1(C)
に示すように、ドレイン16に外部電源電圧Vcc(1.
5V)を印加し、コントロールゲート11に−1V、基
板13、Pウェル14およびソース15に0Vをそれぞ
れ印加する。 【0021】表2に、8NAND型EEPROMにおけ
るプログラム/消去/読み出しの各モード毎の選択セル
/非選択セルの印加電圧の関係を示す。なお、8NAN
Dの等価回路は図5の場合と同じである。 【表2】プログラムモードでは、選択セルのコントロールゲート
(本実施例では、Control Gate6)に8V、非選択セルの
コントロールゲート(Control Gate1〜5およびControl G
ate7,8)に0V、ビット線側のセレクトトランジスタの
ゲート(Select Gate1)に0V、ソース側のセレクトトラ
ンジスタのゲート(Select Gate2)に−10V、“0”を
プログラムするビット線BL1/BL2に−10V、
“1”をプログラムするビット線BL1/BL2に0V
をそれぞれ印加し、Pウェル14およびソース15にそ
れぞれ−10V、基板19に0Vを印加する。 【0022】消去モードにおいては、カラム(列)方向
に多数配列したNANDセルアレイをブロック単位と
し、その個々のブロックを選択することによって消去が
行われる。ブロック単位は、例えば4kバイト(=8N
AND×4kカラム)程度の大きさである。選択ブロッ
クにおいては、全てのセルのコントロールゲートに−1
0V、ビット線側およびソース側の各々のセレクトトラ
ンジスタのゲートに10Vをそれぞれ印加し、ビット線
BL1,BL2、基板19、Pウェル14およびソース
15には10Vをそれぞれ印加する。非選択ブロックに
おいては、全てのセルのコントロールゲート、セレクト
トランジスタのゲート、ビット線BL1,BL2、基板
19、Pウェル14およびソース15に10Vをそれぞ
れ印加する。 【0023】上述したように、フローティングゲート型
メモリセルからなるNAND型EEPROMにおいて、
プログラムの際には、選択セルのコントロールゲート1
1に正の中間電圧(本例では、8V)を、Pウェル14
およびドレイン16に負の中間電圧(本例では、−10
V)をそれぞれ印加し、消去の際には、選択ブロックの
各セルのコントロールゲート11に負の中間電圧(本例
では、−10V)を、Pウェル10に正の中間電圧(本
例では、10V)をそれぞれ印加するようにしたことに
より、周辺回路では従来のように20V前後の高電圧を
処理する必要がなく、±10V前後の中間電圧を処理す
れば良い。したがって、面積の大きい高耐圧トランジス
タを用いたり、高電圧を回避する回路を追加する必要が
ないため、正電圧発生部20や負電圧発生部21などの
周辺回路のレイアウト面積を縮小できる。 【0024】また、読み出しの際には、コントロールゲ
ート11に負の低電圧(本例では、−1V)を印加する
ことにより、書き込みVthのマージンが広くなるので、
低電源電圧動作が容易になる。すなわち、外部電源電圧
Vccを1.5Vとすると、従来例の場合には、選択コン
トロールゲート電圧が0Vであったために、図7に示す
ように、書き込みVthマージンが0.数Vのところで非
常に狭くなっていたのに対し、選択コントロールゲート
電圧を−1Vに印加することにより、図2から明らかな
ように、書き込みVthはさらに印加する電圧の絶対値
(1V)分だけ広がることになる。 【0025】 【発明の効果】以上説明したように、本発明による駆動
方法によれば、フローティングゲート型メモリセルから
なるNAND型不揮発性メモリにおいて、プログラムお
よび消去の際に、正,負の中間電圧を印加するようにし
たことにより、周辺回路では高電圧ではなく、中間電圧
を処理すれば良いことから、周辺回路として面積の大き
い高耐圧トランジスタを用いたり、高電圧を回避する回
路を追加する必要がないため、周辺回路のレイアウト面
積の縮小化に寄与でき、また読み出しの際に、選択セル
のコントロールゲートに負の低電圧を印加することによ
り、その低電圧分だけ書き込みVthのマージンが広がる
ので、低電源電圧動作が容易になる効果がある。
す状態図である。 【図2】本発明に係る書き込みVthマージンの説明図で
ある。 【図3】本発明に係るNAND型EEPROMの断面構
造図である。 【図4】EEPROMのメモリセルの断面構造図であ
る。 【図5】8NAND型EEPROMの等価回路図であ
る。 【図6】従来例における各部への印加電圧を示す状態図
である。 【図7】従来例における書き込みVthマージンの説明図
である。 【符号の説明】 11 コントロールゲート 12 フローテ
ィングゲート 13 半導体基板 15 ソース 16 ドレイン 17 メモリセ
ル 20 正電圧発生部 21 負電圧発
生部
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 フローティングゲート型メモリセルから
なるNAND型不揮発性メモリの駆動方法であって、 プログラムの際に、選択メモリセルのコントロールゲー
トに第1極性の中間電圧を、ドレインおよび基板側に第
2極性の中間電圧をそれぞれ印加し、 消去の際に、選択ブロックの各メモリセルのコントロー
ルゲートに第2極性の中間電圧を、基板側に第1極性の
中間電圧をそれぞれ印加し、 読み出しの際に、選択メモリセルのコントロールゲート
に第2極性の低電圧を印加 することを特徴とするNAN
D型不揮発性メモリの駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21507893A JP3520532B2 (ja) | 1993-08-06 | 1993-08-06 | Nand型不揮発性メモリの駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21507893A JP3520532B2 (ja) | 1993-08-06 | 1993-08-06 | Nand型不揮発性メモリの駆動方法 |
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Publication Number | Publication Date |
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JPH0757486A JPH0757486A (ja) | 1995-03-03 |
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ID=16666392
Family Applications (1)
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JP21507893A Expired - Fee Related JP3520532B2 (ja) | 1993-08-06 | 1993-08-06 | Nand型不揮発性メモリの駆動方法 |
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KR100474201B1 (ko) * | 2002-05-17 | 2005-03-08 | 주식회사 하이닉스반도체 | 낸드형 플래시 메모리의 워드 라인 디코더 |
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- 1993-08-06 JP JP21507893A patent/JP3520532B2/ja not_active Expired - Fee Related
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