JP2001043691A - 不揮発性記憶回路およびマイクロコンピュータ - Google Patents
不揮発性記憶回路およびマイクロコンピュータInfo
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- memory cell
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 チップサイズをそれほど増大させることなく
高い信頼性を保証したいデータを記憶することができる
とともに、読み出し時間を増加させることなく高い信頼
性を保証したいデータを記憶することができる不揮発性
記憶回路を実現する。 【解決手段】 不揮発性メモリセルアレイ(MARY)
を、センス回路またはワード線選択回路を共通にして行
方向または列方向に分割して、一方のブロック(高信頼
性データ用ブロック)には1ビットのデータを2以上の
メモリセルに記憶し、他方のブロック(低信頼性データ
用ブロック)には1ビットのデータを1つのメモリセル
に記憶するとともに、上記一方のブロックからのデータ
読み出しの際には2つのメモリセルから読み出したデー
タの論理和または論理積もしくは多数決を取って出力デ
ータとするようにした。
高い信頼性を保証したいデータを記憶することができる
とともに、読み出し時間を増加させることなく高い信頼
性を保証したいデータを記憶することができる不揮発性
記憶回路を実現する。 【解決手段】 不揮発性メモリセルアレイ(MARY)
を、センス回路またはワード線選択回路を共通にして行
方向または列方向に分割して、一方のブロック(高信頼
性データ用ブロック)には1ビットのデータを2以上の
メモリセルに記憶し、他方のブロック(低信頼性データ
用ブロック)には1ビットのデータを1つのメモリセル
に記憶するとともに、上記一方のブロックからのデータ
読み出しの際には2つのメモリセルから読み出したデー
タの論理和または論理積もしくは多数決を取って出力デ
ータとするようにした。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶技術さ
らには書換え可能な不揮発性記憶回路におけるデータの
保存方式に適用して有効な技術に関し、例えばデータを
所定のブロック単位で一括消去可能なフラッシュメモリ
に利用して有効な技術に関する。
らには書換え可能な不揮発性記憶回路におけるデータの
保存方式に適用して有効な技術に関し、例えばデータを
所定のブロック単位で一括消去可能なフラッシュメモリ
に利用して有効な技術に関する。
【0002】
【従来の技術】従来、自動車のエンジン制御装置として
例えばフラッシュメモリを内蔵したシングルチップマイ
クロコンピュータ(以下、シングルチップ・マイコンと
称する)が用いられることがある。かかるエンジン制御
用マイクロコンピュータにおいては、フラッシュメモリ
は吸気温度、水温、排気センサー、燃焼センサー、車速
などに基づいてエンジンの回転数等を制御する制御プロ
グラムや演算に使用するパラメータ等の格納に用いられ
ていた。ここで、制御プログラムやパラメータの格納に
書換え不能なマスクROMでなくフラッシュメモリが用
いられる理由は、車種ごとのチューニングや、突然の仕
様変更が容易なことや、制御プログラムやパラメータに
不具合があることが後から分かったような場合に容易に
書き換えができるからである。
例えばフラッシュメモリを内蔵したシングルチップマイ
クロコンピュータ(以下、シングルチップ・マイコンと
称する)が用いられることがある。かかるエンジン制御
用マイクロコンピュータにおいては、フラッシュメモリ
は吸気温度、水温、排気センサー、燃焼センサー、車速
などに基づいてエンジンの回転数等を制御する制御プロ
グラムや演算に使用するパラメータ等の格納に用いられ
ていた。ここで、制御プログラムやパラメータの格納に
書換え不能なマスクROMでなくフラッシュメモリが用
いられる理由は、車種ごとのチューニングや、突然の仕
様変更が容易なことや、制御プログラムやパラメータに
不具合があることが後から分かったような場合に容易に
書き換えができるからである。
【0003】
【発明が解決しようとする課題】フラッシュメモリを内
蔵したシングルチップマイコンの応用例としての自動車
エンジン制御用マイコンは、0.35μmプロセスではそ
の動作周波数が60MHz、0.18μmでは100MH
zのものが要求されている。かかるエンジン制御用マイ
コンにおいて、1サイクルでフラッシュメモリからデー
タを読み出せるようにしたい場合、アクセスタイムは、
0.35μmプロセスを適用した製品で16.7ns、0.1
8μmプロセス適用した製品では10nsになる。
蔵したシングルチップマイコンの応用例としての自動車
エンジン制御用マイコンは、0.35μmプロセスではそ
の動作周波数が60MHz、0.18μmでは100MH
zのものが要求されている。かかるエンジン制御用マイ
コンにおいて、1サイクルでフラッシュメモリからデー
タを読み出せるようにしたい場合、アクセスタイムは、
0.35μmプロセスを適用した製品で16.7ns、0.1
8μmプロセス適用した製品では10nsになる。
【0004】従来、自動車のエンジン制御用マイコンの
内蔵フラッシュメモリは、エンジン回転数などの制御プ
ログラムの格納に用いられてきた。そして、フラッシュ
メモリに要求されるメモリ容量は128k〜512kバイ
トであるが、書き換え回数は100回程度であった。し
かし、フラッシュメモリの読み出し速度は、上述したよ
うに0.35μm、0.18μm……とプロセスの微細化が
進むほど、高速のものが要求されている。
内蔵フラッシュメモリは、エンジン回転数などの制御プ
ログラムの格納に用いられてきた。そして、フラッシュ
メモリに要求されるメモリ容量は128k〜512kバイ
トであるが、書き換え回数は100回程度であった。し
かし、フラッシュメモリの読み出し速度は、上述したよ
うに0.35μm、0.18μm……とプロセスの微細化が
進むほど、高速のものが要求されている。
【0005】しかし、2001年より欧州で実施が決ま
っている故障診断情報機能対応車には、車両故障時の走
行距離、故障箇所等の情報保持が義務付けられている。
そのため、フラッシュメモリにはメモリ容量は数K〜数
十Kバイトでよいが、書き換え回数については10万回
程度まで書換え可能であることが要求される。ただし、
故障した場合の書換えはディーラーが行なうためフラッ
シュメモリの書換え速度は遅くてもよい。
っている故障診断情報機能対応車には、車両故障時の走
行距離、故障箇所等の情報保持が義務付けられている。
そのため、フラッシュメモリにはメモリ容量は数K〜数
十Kバイトでよいが、書き換え回数については10万回
程度まで書換え可能であることが要求される。ただし、
故障した場合の書換えはディーラーが行なうためフラッ
シュメモリの書換え速度は遅くてもよい。
【0006】ところで、一般に、フラッシュメモリは、
書き換えを行うとメモリセルが劣化するという問題があ
る。これは、メモリセルの書き換えによってゲート酸化
膜中に欠陥が発生することがあり、この欠陥を介して浮
遊ゲートに蓄積されていた電荷が基板側にリークするた
めである。この電荷のリークは、浮遊ゲートに正孔が蓄
積されている場合より電子が蓄積されている場合の方が
大きいことが分かっている。従って、電子が蓄積された
状態を論理“1”のデータ、蓄積電荷がないまたは正孔
が蓄積された状態を論理“0”のデータとすると、
“0”データは“0”のままであるが、“1”データは
“0”データに化ける場合がある。このデータ化けは、
データの書き換えを繰り返し行なうと、ある確率で発生
する。
書き換えを行うとメモリセルが劣化するという問題があ
る。これは、メモリセルの書き換えによってゲート酸化
膜中に欠陥が発生することがあり、この欠陥を介して浮
遊ゲートに蓄積されていた電荷が基板側にリークするた
めである。この電荷のリークは、浮遊ゲートに正孔が蓄
積されている場合より電子が蓄積されている場合の方が
大きいことが分かっている。従って、電子が蓄積された
状態を論理“1”のデータ、蓄積電荷がないまたは正孔
が蓄積された状態を論理“0”のデータとすると、
“0”データは“0”のままであるが、“1”データは
“0”データに化ける場合がある。このデータ化けは、
データの書き換えを繰り返し行なうと、ある確率で発生
する。
【0007】従来は、フラッシュメモリの信頼性を向上
させるために、ECC回路を内蔵させていた。しかし、
例えば8ビット読み出しの場合、8ビット中の1ビット
を救済するためには4ビットのパリティビットが必要と
なるので、1バイトのデータではパリティを含むデータ
のビット長は12ビットとなる。従って、パリティのな
いデータと同一量のデータを記憶できるようにするには
メモリセルアレイのサイズを1.5倍にしなければなら
ないため、チップサイズが増加しコストがアップしてし
まうという問題点があった。また、ECC回路を有する
フラッシュメモリメモリにおいては、読み出したデータ
を正しいデータに変換するための論理演算に数ns〜数1
0nsの時間を必要とするため、その分読み出し速度が遅
くなるという問題があった。
させるために、ECC回路を内蔵させていた。しかし、
例えば8ビット読み出しの場合、8ビット中の1ビット
を救済するためには4ビットのパリティビットが必要と
なるので、1バイトのデータではパリティを含むデータ
のビット長は12ビットとなる。従って、パリティのな
いデータと同一量のデータを記憶できるようにするには
メモリセルアレイのサイズを1.5倍にしなければなら
ないため、チップサイズが増加しコストがアップしてし
まうという問題点があった。また、ECC回路を有する
フラッシュメモリメモリにおいては、読み出したデータ
を正しいデータに変換するための論理演算に数ns〜数1
0nsの時間を必要とするため、その分読み出し速度が遅
くなるという問題があった。
【0008】また、従来、記憶データの信頼性を高める
ために同一データを2つのメモリ領域に重複して格納し
ておいて、読み出したデータの論理和を行なって真のデ
ータとしたり、同一データを3つのメモリ領域に格納し
ておいて、読み出したデータの多数決判定を行なって真
のデータとする技術が提案されている(特開平2−19
2099号)が、これらの技術も同一量のデータを記憶
するのに必要なメモリのサイズが大きくなり、コストア
ップの原因となる。
ために同一データを2つのメモリ領域に重複して格納し
ておいて、読み出したデータの論理和を行なって真のデ
ータとしたり、同一データを3つのメモリ領域に格納し
ておいて、読み出したデータの多数決判定を行なって真
のデータとする技術が提案されている(特開平2−19
2099号)が、これらの技術も同一量のデータを記憶
するのに必要なメモリのサイズが大きくなり、コストア
ップの原因となる。
【0009】他に、行デコーダと列デコーダを有するメ
モリセルアレイ(第一のメモリセルアレイ)と、このメモ
リセルアレイ内の特定のメモリ領域と同じ大きさを持ち
行デコーダと列デコーダを有する2つ以上のメモリセル
アレイ(第二のメモリセルアレイおよび第三のメモリセ
ルアレイ)とを備え、高い信頼性を保証したいデータ
(以下、高信頼性データと称する)を上記第一のセルア
レイの特定領域と第二および第三のメモリセルアレイに
重複して書き込み、読み出したデータの多数決判定を行
なって真のデータとする方法も提案されている。
モリセルアレイ(第一のメモリセルアレイ)と、このメモ
リセルアレイ内の特定のメモリ領域と同じ大きさを持ち
行デコーダと列デコーダを有する2つ以上のメモリセル
アレイ(第二のメモリセルアレイおよび第三のメモリセ
ルアレイ)とを備え、高い信頼性を保証したいデータ
(以下、高信頼性データと称する)を上記第一のセルア
レイの特定領域と第二および第三のメモリセルアレイに
重複して書き込み、読み出したデータの多数決判定を行
なって真のデータとする方法も提案されている。
【0010】しかしながら、この方法にあっては、第二
および第三のメモリセルアレイに、第一のメモリセルア
レイとは別個に行および列デコーダが必要であること、
複数のメモリセルアレイでデータの読み出しを同時に行
うため、センスアンプがそれぞれのメモリセルアレイご
とに必要となることから、メモリのサイズが大きくな
り、コストが上昇するという問題点がある。
および第三のメモリセルアレイに、第一のメモリセルア
レイとは別個に行および列デコーダが必要であること、
複数のメモリセルアレイでデータの読み出しを同時に行
うため、センスアンプがそれぞれのメモリセルアレイご
とに必要となることから、メモリのサイズが大きくな
り、コストが上昇するという問題点がある。
【0011】本発明の目的は、わずかなサイズ(メモリ
セル数)の増加で高い信頼性が要求されるデータを記憶
することができる不揮発性記憶回路を実現することにあ
る。
セル数)の増加で高い信頼性が要求されるデータを記憶
することができる不揮発性記憶回路を実現することにあ
る。
【0012】本発明の他の目的は、読み出し時間を増加
させることなく高い信頼性が要求されるデータを記憶す
ることができる不揮発性記憶回路を実現することにあ
る。
させることなく高い信頼性が要求されるデータを記憶す
ることができる不揮発性記憶回路を実現することにあ
る。
【0013】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0015】すなわち、各々複数のメモリセルを有する
第1のメモリブロック及び第2のメモリブロックを有す
るメモリアレイと、供給されたアドレス信号に従って上
記第1及び第2のメモリブロックの中のメモリセルを選
択するアドレスデコーダと、上記第1及び第2のメモリ
ブロックに結合され、上記アドレスデコーダによって選
択されたメモリセルに格納されているデータをセンスす
るセンス回路と、上記デコーダによって選択されたメモ
リセルに書き込まれるべきデータをラッチする第1デー
タラッチ回路と、を備え、第1アドレス信号に従って選
択された上記第1のメモリブロック内の第1メモリセル
に、上記第1データラッチ回路内にラッチされている第
1データが書き込まれ、第2アドレス信号に従って選択
された上第記2のメモリブロック内の第2メモリセル
に、上記第1データラッチ回路内にラッチされている第
2データが書き込まれ、第3アドレス信号に従って選択
された上記第2のメモリブロック内の第3メモリセル
に、上記第1データラッチ回路内にラッチされている上
記第2データが書き込まれるように構成した。
第1のメモリブロック及び第2のメモリブロックを有す
るメモリアレイと、供給されたアドレス信号に従って上
記第1及び第2のメモリブロックの中のメモリセルを選
択するアドレスデコーダと、上記第1及び第2のメモリ
ブロックに結合され、上記アドレスデコーダによって選
択されたメモリセルに格納されているデータをセンスす
るセンス回路と、上記デコーダによって選択されたメモ
リセルに書き込まれるべきデータをラッチする第1デー
タラッチ回路と、を備え、第1アドレス信号に従って選
択された上記第1のメモリブロック内の第1メモリセル
に、上記第1データラッチ回路内にラッチされている第
1データが書き込まれ、第2アドレス信号に従って選択
された上第記2のメモリブロック内の第2メモリセル
に、上記第1データラッチ回路内にラッチされている第
2データが書き込まれ、第3アドレス信号に従って選択
された上記第2のメモリブロック内の第3メモリセル
に、上記第1データラッチ回路内にラッチされている上
記第2データが書き込まれるように構成した。
【0016】上記した手段によれば、一方のメモリブロ
ック(第2のメモリブロック)には同一データ(第2デ
ータ)が2つのメモリセル(第2と第3のメモリセル)
に書込まれるため、データの信頼性が向上する。
ック(第2のメモリブロック)には同一データ(第2デ
ータ)が2つのメモリセル(第2と第3のメモリセル)
に書込まれるため、データの信頼性が向上する。
【0017】より具体的には、不揮発性メモリセルアレ
イを、センス回路またはワード線選択回路を共通にして
行方向または列方向に分割して、一方のブロック(高信
頼性データ用ブロック)には1ビットのデータを2以上
のメモリセルに記憶し、他方のブロック(低信頼性デー
タ用ブロック)には1ビットのデータを1つのメモリセ
ルに記憶するとともに、上記一方のブロックからのデー
タ読み出しの際には2つのメモリセルから読み出したデ
ータの論理和または論理積を取って出力データとする。
または、1ビットのデータを上記一方のブロック内の3
つのメモリセルに重複して記憶し、読み出しの際には3
つのメモリセルから読み出したデータの多数決判定をし
て多数データを出力データとする。
イを、センス回路またはワード線選択回路を共通にして
行方向または列方向に分割して、一方のブロック(高信
頼性データ用ブロック)には1ビットのデータを2以上
のメモリセルに記憶し、他方のブロック(低信頼性デー
タ用ブロック)には1ビットのデータを1つのメモリセ
ルに記憶するとともに、上記一方のブロックからのデー
タ読み出しの際には2つのメモリセルから読み出したデ
ータの論理和または論理積を取って出力データとする。
または、1ビットのデータを上記一方のブロック内の3
つのメモリセルに重複して記憶し、読み出しの際には3
つのメモリセルから読み出したデータの多数決判定をし
て多数データを出力データとする。
【0018】なお、本明細書において、低信頼性とは高
信頼性と比べると相対的に信頼性が低いことを意味する
用語であり、従来のメモリと比べて信頼性が低いことを
意味するものではない。つまり、本明細書における低信
頼性とは従来のメモリとほぼ同じ信頼性のことを指して
いる。
信頼性と比べると相対的に信頼性が低いことを意味する
用語であり、従来のメモリと比べて信頼性が低いことを
意味するものではない。つまり、本明細書における低信
頼性とは従来のメモリとほぼ同じ信頼性のことを指して
いる。
【0019】上記のように構成された不揮発性メモリア
レイを内蔵した例えば自動車のエンジン制御用マイコン
においては、大きな記憶容量を必要とするが書き換え回
数は少ないプログラムデータを低信頼性データ用ブロッ
クに格納し、書き換え回数が多いデータを高信頼性デー
タ用ブロックに格納する。
レイを内蔵した例えば自動車のエンジン制御用マイコン
においては、大きな記憶容量を必要とするが書き換え回
数は少ないプログラムデータを低信頼性データ用ブロッ
クに格納し、書き換え回数が多いデータを高信頼性デー
タ用ブロックに格納する。
【0020】上記した手段によれば、同一量のデータを
書き込む場合、高信頼性データ用ブロックの記憶容量は
低信頼性データ用ブロックの記憶容量より大きくなって
しまうが、例えば自動車のエンジン制御用マイコンにお
いては、書換え回数の多い高信頼性データ用ブロックの
記憶容量は数k〜数10kバイトであり、プログラムが格
納される低信頼性データ用ブロックの記憶容量の128
k〜512kバイトに比べ小さく、高信頼性データを記憶
するための記憶容量が倍になってもチップ全体から見た
記憶容量の増加はわずかである。従って、チップサイズ
をそれほど増大させることなく所望の記憶データの信頼
性を従来の不揮発性記憶回路に比べて向上させることが
できる。
書き込む場合、高信頼性データ用ブロックの記憶容量は
低信頼性データ用ブロックの記憶容量より大きくなって
しまうが、例えば自動車のエンジン制御用マイコンにお
いては、書換え回数の多い高信頼性データ用ブロックの
記憶容量は数k〜数10kバイトであり、プログラムが格
納される低信頼性データ用ブロックの記憶容量の128
k〜512kバイトに比べ小さく、高信頼性データを記憶
するための記憶容量が倍になってもチップ全体から見た
記憶容量の増加はわずかである。従って、チップサイズ
をそれほど増大させることなく所望の記憶データの信頼
性を従来の不揮発性記憶回路に比べて向上させることが
できる。
【0021】また、低信頼性データ用ブロックのデータ
読み出しは、従来の記憶回路における読出し速度と同等
にできる。一方、高信頼性データ用ブロックのデータ
は、読み出しを2回、または3回行った後に、論理和ま
たは多数決判定等を行なって得るので、低信頼性データ
用ブロックの読出しよりも遅くなるが、例えば自動車の
エンジン制御システムではデータの読み出しを車両の故
障時、エンジンのスタート時等に限定し通常動作時は必
要なデータをRAM内に保持しておくなど使用方法を工
夫することにより、読出し速度が遅くなることに伴うシ
ステムへの影響を極力少なくすることができる。
読み出しは、従来の記憶回路における読出し速度と同等
にできる。一方、高信頼性データ用ブロックのデータ
は、読み出しを2回、または3回行った後に、論理和ま
たは多数決判定等を行なって得るので、低信頼性データ
用ブロックの読出しよりも遅くなるが、例えば自動車の
エンジン制御システムではデータの読み出しを車両の故
障時、エンジンのスタート時等に限定し通常動作時は必
要なデータをRAM内に保持しておくなど使用方法を工
夫することにより、読出し速度が遅くなることに伴うシ
ステムへの影響を極力少なくすることができる。
【0022】さらに、センス回路またはワード線選択回
路を共通にしてブロックの分割を行なっているため、チ
ップサイズの増大も抑えることができる。
路を共通にしてブロックの分割を行なっているため、チ
ップサイズの増大も抑えることができる。
【0023】
【発明の実施の形態】以下、本発明を、フラッシュメモ
リを内蔵したマイクロコンピュータ(以下、フラッシュ
マイコンと称する)に適用した場合の実施例を、図面を
用いて説明する。図1には、本発明が適用されるフラッ
シュマイコンの概略構成が示されている。特に制限され
ないが、図1に示されている各回路ブロックを構成する
回路素子は、公知のMOSFET(絶縁ゲート型電界効
果トランジスタ)集積回路の製造技術により、単結晶シ
リコンのような1個の半導体チップ上に形成されてい
る。
リを内蔵したマイクロコンピュータ(以下、フラッシュ
マイコンと称する)に適用した場合の実施例を、図面を
用いて説明する。図1には、本発明が適用されるフラッ
シュマイコンの概略構成が示されている。特に制限され
ないが、図1に示されている各回路ブロックを構成する
回路素子は、公知のMOSFET(絶縁ゲート型電界効
果トランジスタ)集積回路の製造技術により、単結晶シ
リコンのような1個の半導体チップ上に形成されてい
る。
【0024】図1に示されているように、この実施例の
フラッシュマイコンは、プログラム制御方式の中央処理
ユニットCPUと、クロック発生回路CPGとを備え
る。このうち、中央処理ユニットCPUには、アドレス
バスABUSおよびデータバスHDBUSを介して、フ
ラッシュメモリFMRY(不揮発性メモリ),スタティ
ック型RAM(SRAM),割込みコントローラIRC
ONT,アナログ・デジタル変換回路ADC,シリアル
コミュニケーションインタフェースSCI,ウォッチド
ッグタイマWDTMR,タイマー回路TIM並びにウェ
ートステートコントローラWSCONTなどが結合さ
れ、クロック発生回路CPGには、外部端子XTAL及
びEXTALを介して所定の固有振動数を有する水晶発
振子XTALが結合される。
フラッシュマイコンは、プログラム制御方式の中央処理
ユニットCPUと、クロック発生回路CPGとを備え
る。このうち、中央処理ユニットCPUには、アドレス
バスABUSおよびデータバスHDBUSを介して、フ
ラッシュメモリFMRY(不揮発性メモリ),スタティ
ック型RAM(SRAM),割込みコントローラIRC
ONT,アナログ・デジタル変換回路ADC,シリアル
コミュニケーションインタフェースSCI,ウォッチド
ッグタイマWDTMR,タイマー回路TIM並びにウェ
ートステートコントローラWSCONTなどが結合さ
れ、クロック発生回路CPGには、外部端子XTAL及
びEXTALを介して所定の固有振動数を有する水晶発
振子XTALが結合される。
【0025】フラッシュマイコンのアドレスバスABU
SおよびデータバスHDBUSには、さらに12個の入
出力ポートPORT1〜PORT12が結合される。シ
リアルコミュニケーションインタフェースSCIは、対
応する入出力ポートPORT1〜PORT12kうち所
定のポートに結合された外部のシリアル入出力装置との
間で、所定のアルゴリズムに沿ったシリアルデータ転送
をサポートし、タイマー回路TIMは、クロック発生回
路CPGから供給されるクロック信号に従って時間管理
を行う。さらに、入出力ポートPORT1〜PORT1
2は、フラッシュマイコンの各部と外部に設けられた各
種装置との信号の授受を行うインタフェース回路として
機能する。
SおよびデータバスHDBUSには、さらに12個の入
出力ポートPORT1〜PORT12が結合される。シ
リアルコミュニケーションインタフェースSCIは、対
応する入出力ポートPORT1〜PORT12kうち所
定のポートに結合された外部のシリアル入出力装置との
間で、所定のアルゴリズムに沿ったシリアルデータ転送
をサポートし、タイマー回路TIMは、クロック発生回
路CPGから供給されるクロック信号に従って時間管理
を行う。さらに、入出力ポートPORT1〜PORT1
2は、フラッシュマイコンの各部と外部に設けられた各
種装置との信号の授受を行うインタフェース回路として
機能する。
【0026】一方、割込みコントローラIRCONT
は、チップ内部または外部装置で発生した所定の割込み
原因に基づいて中央処理ユニットCPUに対して割込み
要求を行なう。アナログ・デジタル変換回路A/Dは、
例えば外部の各種センサ等から入力されるアナログ入力
信号を、所定ビットのディジタル信号に変換して、中央
処理ユニットCPU等に伝達する。
は、チップ内部または外部装置で発生した所定の割込み
原因に基づいて中央処理ユニットCPUに対して割込み
要求を行なう。アナログ・デジタル変換回路A/Dは、
例えば外部の各種センサ等から入力されるアナログ入力
信号を、所定ビットのディジタル信号に変換して、中央
処理ユニットCPU等に伝達する。
【0027】この実施例のフラッシュマイコンには、外
部端子から動作モードを指定するモード指定信号MD0
〜MD2、スタンバイ信号STBY*(ここで、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号等については、その名称の末尾に*が付されて
いる。以下同様)及びリセット信号RES*などの外部
制御信号がそれぞれ供給される。フラッシュマイコンか
らは、アドレス信号の出力タイミングを示すアドレスス
トローブ信号AS*やリードデータの出力タイミングを
示す信号RD*などが出力される。また、フラッシュマ
イコンには、外部の電源装置から電源電圧Vcc及び接地
電位Vssが供給され、内部でフラッシュメモリFMRY
の書込み、消去を行う際の高電圧Vppを発生してい
る。なお、電源電圧Vccは、例えば+5V(ボルト)と
される。
部端子から動作モードを指定するモード指定信号MD0
〜MD2、スタンバイ信号STBY*(ここで、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号等については、その名称の末尾に*が付されて
いる。以下同様)及びリセット信号RES*などの外部
制御信号がそれぞれ供給される。フラッシュマイコンか
らは、アドレス信号の出力タイミングを示すアドレスス
トローブ信号AS*やリードデータの出力タイミングを
示す信号RD*などが出力される。また、フラッシュマ
イコンには、外部の電源装置から電源電圧Vcc及び接地
電位Vssが供給され、内部でフラッシュメモリFMRY
の書込み、消去を行う際の高電圧Vppを発生してい
る。なお、電源電圧Vccは、例えば+5V(ボルト)と
される。
【0028】フラッシュマイコンの中央処理ユニットC
PUは、フラッシュメモリFMRYもしくはSRAMに
格納された制御プログラムに従ってステップ動作し、各
種演算処理を行うとともに、フラッシュマイコンの各部
を制御する。また、この実施例においては、中央処理ユ
ニットCPUが、フラッシュメモリFMRYの書き換え
に関する一連の処理を行う。
PUは、フラッシュメモリFMRYもしくはSRAMに
格納された制御プログラムに従ってステップ動作し、各
種演算処理を行うとともに、フラッシュマイコンの各部
を制御する。また、この実施例においては、中央処理ユ
ニットCPUが、フラッシュメモリFMRYの書き換え
に関する一連の処理を行う。
【0029】クロック発生回路CPGは、外部の水晶発
振子XTALとともに、その固有振動数に見合った所定
の周波数・位相を有するクロック信号を形成し、フラッ
シュマイコン内の各部に供給する。また、フラッシュメ
モリFMRYは、制御ゲート及び浮遊ゲートを有する2
層ゲート構造型メモリセルがマトリックス状に配置され
てなるメモリセルアレイをその基本構成要素とし、中央
処理ユニットCPUによって実行される制御プログラム
やパラメータなどの固定データ等を格納する。フラッシ
ュメモリFMRYは、その保持データが書き換え可能と
されるため、システムに不良が発生したりエンジン制御
システムでは経年変化でエンジン等の特性が変化した場
合にもプログラムの修正が可能になる。
振子XTALとともに、その固有振動数に見合った所定
の周波数・位相を有するクロック信号を形成し、フラッ
シュマイコン内の各部に供給する。また、フラッシュメ
モリFMRYは、制御ゲート及び浮遊ゲートを有する2
層ゲート構造型メモリセルがマトリックス状に配置され
てなるメモリセルアレイをその基本構成要素とし、中央
処理ユニットCPUによって実行される制御プログラム
やパラメータなどの固定データ等を格納する。フラッシ
ュメモリFMRYは、その保持データが書き換え可能と
されるため、システムに不良が発生したりエンジン制御
システムでは経年変化でエンジン等の特性が変化した場
合にもプログラムの修正が可能になる。
【0030】図2には、図1のフラッシュマイコンに含
まれるフラッシュメモリFMRYの一実施例のブロック
図が示されている。
まれるフラッシュメモリFMRYの一実施例のブロック
図が示されている。
【0031】図2に示されているように、この実施例の
フラッシュメモリFMRYは、制御ゲートと浮遊ゲート
を有するメモリセルがマトリックス状に配置された2個
のブロックB1〜B2からなるメモリセルアレイMAR
Yを備える。メモリセルアレイMARYの周辺には、中
央処理ユニットCPUから供給されるロウアドレス信号
AX0〜AXjをデコードしてメモリセルアレイMAR
Y内の1本のワード線を選択レベルにするとともに対応
する選択トランジスタ(副ビット線と主ビットの間のス
イッチ)をオンさせるゲート信号を生成するXデコーダ
XD、中央処理ユニットCPUから供給されるカラムア
ドレス信号AY0〜AYjをデコードしてメモリセルア
レイMARY内の1本の主ビット線を選択する信号を生
成するYデコーダYD、主ビット上に接続されYデコー
ダYDからの選択信号によってオンされるカラムスイッ
チと主ビット線の信号レベルを増幅するセンスアンプと
からなるカラムスイッチ&センスアンプ列YS&SAが
設けられている。また、ソース線はソーススイッチ回路
SSに接続され、選択ブロックか非選択ブロックかに応
じて、接地電位Vssが供給されたり、オープンにされ
たりする。
フラッシュメモリFMRYは、制御ゲートと浮遊ゲート
を有するメモリセルがマトリックス状に配置された2個
のブロックB1〜B2からなるメモリセルアレイMAR
Yを備える。メモリセルアレイMARYの周辺には、中
央処理ユニットCPUから供給されるロウアドレス信号
AX0〜AXjをデコードしてメモリセルアレイMAR
Y内の1本のワード線を選択レベルにするとともに対応
する選択トランジスタ(副ビット線と主ビットの間のス
イッチ)をオンさせるゲート信号を生成するXデコーダ
XD、中央処理ユニットCPUから供給されるカラムア
ドレス信号AY0〜AYjをデコードしてメモリセルア
レイMARY内の1本の主ビット線を選択する信号を生
成するYデコーダYD、主ビット上に接続されYデコー
ダYDからの選択信号によってオンされるカラムスイッ
チと主ビット線の信号レベルを増幅するセンスアンプと
からなるカラムスイッチ&センスアンプ列YS&SAが
設けられている。また、ソース線はソーススイッチ回路
SSに接続され、選択ブロックか非選択ブロックかに応
じて、接地電位Vssが供給されたり、オープンにされ
たりする。
【0032】また、フラッシュメモリFMRYには、中
央処理ユニットCPUから供給されるロウアドレス信号
AX0〜AXjを受けるロウアドレスバッファXB、中
央処理ユニットCPUから供給されるカラムアドレス信
号AY0〜AYjを受けるカラムアドレスバッファY
B、内部の制御状態を決定するコントロールレジスタC
R、中央処理ユニットCPUから供給される選択制御信
号CE*や書込み制御信号WE*、出力制御信号OE*
に基づいてロウアドレスデコーダ(Xデコーダ)XDや
カラムアドレスデコーダYDやソーススイッチ回路SS
等メモリ内部の回路に対する制御信号WC,AE,BE
等を形成するタイミング生成回路TG、外部から供給さ
れる電源電圧Vccから書込み,消去ならびに読み出し
動作に必要な各種レベルの内部電圧Vpp1等を生成する
内部電圧生成回路VG、内部データバスHDBUSを介
して供給されるライトデータ信号をラッチする回路を有
しメモリセルアレイMARY内のメモリセルに対する書
込み信号を生成したりメモリセルアレイMARYから読
み出されたリードデータ信号をラッチして内部データバ
スHDBUS上へ出力する読出し書込み回路RWが設け
られている。
央処理ユニットCPUから供給されるロウアドレス信号
AX0〜AXjを受けるロウアドレスバッファXB、中
央処理ユニットCPUから供給されるカラムアドレス信
号AY0〜AYjを受けるカラムアドレスバッファY
B、内部の制御状態を決定するコントロールレジスタC
R、中央処理ユニットCPUから供給される選択制御信
号CE*や書込み制御信号WE*、出力制御信号OE*
に基づいてロウアドレスデコーダ(Xデコーダ)XDや
カラムアドレスデコーダYDやソーススイッチ回路SS
等メモリ内部の回路に対する制御信号WC,AE,BE
等を形成するタイミング生成回路TG、外部から供給さ
れる電源電圧Vccから書込み,消去ならびに読み出し
動作に必要な各種レベルの内部電圧Vpp1等を生成する
内部電圧生成回路VG、内部データバスHDBUSを介
して供給されるライトデータ信号をラッチする回路を有
しメモリセルアレイMARY内のメモリセルに対する書
込み信号を生成したりメモリセルアレイMARYから読
み出されたリードデータ信号をラッチして内部データバ
スHDBUS上へ出力する読出し書込み回路RWが設け
られている。
【0033】さらに、この実施例のフラッシュメモリF
MRYに特有の回路として、メモリセルアレイMARY
から読み出されたリードデータ信号を保持するデータレ
ジスタDRと、このデータレジスタDRに保持されてい
るデータと次にメモリセルアレイMARYから読み出さ
れたリードデータ信号との論理和または論理積もしくは
多数決判定等の論理動作を行なって真のデータを判定す
る判定回路JDとが設けられている。 なお、特に制限
されるものでないが、この実施例のフラッシュメモリF
MRYは書込みを電子のチャネル・ホットエレクトロン
注入方式で、また消去をチャネル全面のFNトンネル電
流により行なうようにされる。チャネル・ホットエレク
トロン注入方式はメモリセルのドレイン近傍で非常に高
い電界を必要とするが、微細化プロセスを適用してメモ
リセルのサイズ特にゲート長を短く設定することにより
比較的低いソース・ドレイン間電圧でホットエレクトロ
ンの発生に必要な高電界を生じさせることができるた
め、半導体集積回路の高集積化に伴い有効性が高くなる
と予想される。
MRYに特有の回路として、メモリセルアレイMARY
から読み出されたリードデータ信号を保持するデータレ
ジスタDRと、このデータレジスタDRに保持されてい
るデータと次にメモリセルアレイMARYから読み出さ
れたリードデータ信号との論理和または論理積もしくは
多数決判定等の論理動作を行なって真のデータを判定す
る判定回路JDとが設けられている。 なお、特に制限
されるものでないが、この実施例のフラッシュメモリF
MRYは書込みを電子のチャネル・ホットエレクトロン
注入方式で、また消去をチャネル全面のFNトンネル電
流により行なうようにされる。チャネル・ホットエレク
トロン注入方式はメモリセルのドレイン近傍で非常に高
い電界を必要とするが、微細化プロセスを適用してメモ
リセルのサイズ特にゲート長を短く設定することにより
比較的低いソース・ドレイン間電圧でホットエレクトロ
ンの発生に必要な高電界を生じさせることができるた
め、半導体集積回路の高集積化に伴い有効性が高くなる
と予想される。
【0034】図3には、図2のフラッシュメモリFMR
Yに含まれるメモリセルアレイMARYの一実施例の部
分的な回路図が示されている。これらの図に基づいて、
この実施例のフラッシュマイコンに含まれるフラッシュ
メモリFMRYの具体的構成及び動作ならびにその特徴
等について説明する。
Yに含まれるメモリセルアレイMARYの一実施例の部
分的な回路図が示されている。これらの図に基づいて、
この実施例のフラッシュマイコンに含まれるフラッシュ
メモリFMRYの具体的構成及び動作ならびにその特徴
等について説明する。
【0035】従来より、シングルチップ・マイコンに内
蔵されるフラッシュメモリとしては、種々の形式のもの
が実用化されている。そのうちの一つに、ビット線を選
択トランジスタにより分割したいわゆるノア(NOR)
型のフラッシュメモリがある。この実施例のメモリセル
アレイMARYは、特に制限されないが、NOR型アレ
イとされ、図3に示されるように、各々複数のメモリセ
ルMCが接続された副ビット線SBLは選択トランジス
タQsを介して列ごとに共通の主ビット線MBLに接続
される。各副ビット線SBLにはn個(例えば1〜64
ビット)のメモリセルMCが接続される。各メモリセル
MCは制御ゲートと浮遊ゲートを有するMOS型トラン
ジスタで構成され、そのソース端子は行方向のワード線
2本に対し1本の割合で配設されたソース線SLに接続
される。
蔵されるフラッシュメモリとしては、種々の形式のもの
が実用化されている。そのうちの一つに、ビット線を選
択トランジスタにより分割したいわゆるノア(NOR)
型のフラッシュメモリがある。この実施例のメモリセル
アレイMARYは、特に制限されないが、NOR型アレ
イとされ、図3に示されるように、各々複数のメモリセ
ルMCが接続された副ビット線SBLは選択トランジス
タQsを介して列ごとに共通の主ビット線MBLに接続
される。各副ビット線SBLにはn個(例えば1〜64
ビット)のメモリセルMCが接続される。各メモリセル
MCは制御ゲートと浮遊ゲートを有するMOS型トラン
ジスタで構成され、そのソース端子は行方向のワード線
2本に対し1本の割合で配設されたソース線SLに接続
される。
【0036】メモリセルアレイMARYは、列方向にn
個のメモリセルMCが1本の副ビット線SBLに、また
行方向はm個(例えば256ビット)のメモリセルMC
が1本のワード線WLに接続された複数のブロックによ
り構成される。理解を容易にするため、ここではメモリ
ブロックは2つからなり、ブロックB1はワード線方向
に4つ、ビット線方向に2つのメモリセルが、ブロック
B2はワード線、ビット線ともに4つのメモリセルが接
続された場合を示す。
個のメモリセルMCが1本の副ビット線SBLに、また
行方向はm個(例えば256ビット)のメモリセルMC
が1本のワード線WLに接続された複数のブロックによ
り構成される。理解を容易にするため、ここではメモリ
ブロックは2つからなり、ブロックB1はワード線方向
に4つ、ビット線方向に2つのメモリセルが、ブロック
B2はワード線、ビット線ともに4つのメモリセルが接
続された場合を示す。
【0037】なお、NOR型のフラッシュメモリには、
消去をチャネル全面のFN(Fowler-Nordheim)トンネ
ル、書込みをドレイン端部のFNトンネル電流で行うも
のであるが、書込みを電子のチャネル・ホットエレクト
ロン注入で行なう方式もある。この実施例では、書込み
を電子のチャネル・ホットエレクトロン注入方式で、ま
た消去をチャネル全面のFNトンネル電流により行なう
方式について説明する。
消去をチャネル全面のFN(Fowler-Nordheim)トンネ
ル、書込みをドレイン端部のFNトンネル電流で行うも
のであるが、書込みを電子のチャネル・ホットエレクト
ロン注入で行なう方式もある。この実施例では、書込み
を電子のチャネル・ホットエレクトロン注入方式で、ま
た消去をチャネル全面のFNトンネル電流により行なう
方式について説明する。
【0038】図4にビット線方向に沿ったメモリブロッ
クの断面図を示す。メモリセルMCおよび選択トランジ
スタQsは、P型シリコン基板P−SUBに形成された
深いNウェル領域N−WELL内の浅いPウェル領域P
−WELL内に形成され、同一ブロックに属するメモリ
セルは同一のPウェル領域P−WELL内に形成され、
1ブロックが消去単位とされる。これは、ブロックB1
を消去する場合、ブロックB1のPウェル領域に高電圧
を印加するが、この電圧がブロックB2のPウェル領域
に印加されないようにするためである。
クの断面図を示す。メモリセルMCおよび選択トランジ
スタQsは、P型シリコン基板P−SUBに形成された
深いNウェル領域N−WELL内の浅いPウェル領域P
−WELL内に形成され、同一ブロックに属するメモリ
セルは同一のPウェル領域P−WELL内に形成され、
1ブロックが消去単位とされる。これは、ブロックB1
を消去する場合、ブロックB1のPウェル領域に高電圧
を印加するが、この電圧がブロックB2のPウェル領域
に印加されないようにするためである。
【0039】各メモリセルMCは制御ゲートと浮遊ゲー
トを有するMOS型トランジスタで構成され、ゲート絶
縁膜は10nm程度の熱酸化膜で構成され、制御ゲートと
浮遊ゲート間の絶縁膜は、酸化膜換算厚が15nm程度の
ONO(Oxide-Nitride-Oxide)膜で構成される。選択ト
ランジスタのゲート絶縁膜は、厚み20nm程度の熱酸化
膜で構成される。
トを有するMOS型トランジスタで構成され、ゲート絶
縁膜は10nm程度の熱酸化膜で構成され、制御ゲートと
浮遊ゲート間の絶縁膜は、酸化膜換算厚が15nm程度の
ONO(Oxide-Nitride-Oxide)膜で構成される。選択ト
ランジスタのゲート絶縁膜は、厚み20nm程度の熱酸化
膜で構成される。
【0040】図5にメモリセルの消去時の印加電圧を示
す。消去はブロック単位に行われる。ここで、消去とは
メモリセルのしきい値を低くすることを意味するものと
し、しきい値の低い状態は例えば論理 “0”のデータ
の記憶状態に対応される。ブロックB1のメモリセルを
消去する場合に、メモリセルMCの制御ゲートに-8V
の高電圧を印加、Pウェル領域P−WELLと深いNウ
ェル領域N−WELLに+8Vの高電圧を印加、メモリ
セルのドレインとソースはオープンにし、浮遊ゲートか
らPウェル領域P−WELLへ電子をFN(Fowler-Nord
heim)トンネルにより引き抜き、メモリセルのしきい値
電圧を低くする。このとき、選択トランジスタQsはそ
のゲートを接地電位(0V)にしてオフにする。一方、
非選択ブロックのメモリセルの制御ゲートは接地電位、
ソースとドレインはオープン、Pウェルは接地電位、選
択トランジスタのゲートは接地電位にする。
す。消去はブロック単位に行われる。ここで、消去とは
メモリセルのしきい値を低くすることを意味するものと
し、しきい値の低い状態は例えば論理 “0”のデータ
の記憶状態に対応される。ブロックB1のメモリセルを
消去する場合に、メモリセルMCの制御ゲートに-8V
の高電圧を印加、Pウェル領域P−WELLと深いNウ
ェル領域N−WELLに+8Vの高電圧を印加、メモリ
セルのドレインとソースはオープンにし、浮遊ゲートか
らPウェル領域P−WELLへ電子をFN(Fowler-Nord
heim)トンネルにより引き抜き、メモリセルのしきい値
電圧を低くする。このとき、選択トランジスタQsはそ
のゲートを接地電位(0V)にしてオフにする。一方、
非選択ブロックのメモリセルの制御ゲートは接地電位、
ソースとドレインはオープン、Pウェルは接地電位、選
択トランジスタのゲートは接地電位にする。
【0041】図6にメモリセルの書き込み時の印加電圧
を示す。書き込みは同一ワード線上のビット単位で行わ
れる。ここで、書込みとはメモリセルのしきい値を高く
することを意味し、しきい値の高い状態は例えば論理
“1” のデータの記憶状態に対応される。書き込みを
行うメモリセルの制御ゲートには+8V、書き込みを行
わないメモリセルの制御ゲートには0Vの電圧を印加す
る。ソースおよびPウェルには接地電位、深いNウェル
には接地電位あるいは電源電圧Vccが印加される。さら
に、書き込みを行うメモリセルのドレインに+5Vの電
圧を印加し、チャネル・ホットエレクトロン注入によ
り、電子をドレイン端のチャネル領域から浮遊ゲートに
注入し、しきい値電圧を高くする。書き込みを行わない
メモリセルのドレインはオープンまたは接地電位にす
る。
を示す。書き込みは同一ワード線上のビット単位で行わ
れる。ここで、書込みとはメモリセルのしきい値を高く
することを意味し、しきい値の高い状態は例えば論理
“1” のデータの記憶状態に対応される。書き込みを
行うメモリセルの制御ゲートには+8V、書き込みを行
わないメモリセルの制御ゲートには0Vの電圧を印加す
る。ソースおよびPウェルには接地電位、深いNウェル
には接地電位あるいは電源電圧Vccが印加される。さら
に、書き込みを行うメモリセルのドレインに+5Vの電
圧を印加し、チャネル・ホットエレクトロン注入によ
り、電子をドレイン端のチャネル領域から浮遊ゲートに
注入し、しきい値電圧を高くする。書き込みを行わない
メモリセルのドレインはオープンまたは接地電位にす
る。
【0042】なお、書込みの際に、主ビット線MBLに
印加された+5Vの電圧が、選択トランジスQsにおい
てしきい値電圧Vth分だけ電圧が落ちるのを防止するた
め、選択トランジスタQsのゲートには+8Vの高電圧
を印加する。一方、非選択ブロックの制御ゲート、ソー
ス、Pウェルは0V、選択トランジスタQsのゲートは
接地電位にされる。
印加された+5Vの電圧が、選択トランジスQsにおい
てしきい値電圧Vth分だけ電圧が落ちるのを防止するた
め、選択トランジスタQsのゲートには+8Vの高電圧
を印加する。一方、非選択ブロックの制御ゲート、ソー
ス、Pウェルは0V、選択トランジスタQsのゲートは
接地電位にされる。
【0043】図7にメモリセルの読み出し印加電圧を示
す。読み出しを行うメモリセルMCの制御ゲートと選択
トランジスタQsのゲートにVccを印加、行わないメモ
リセルのゲートは接地する。ソースおよびPウェルは接
地、深いNウェルは接地またはVccを印加、ドレインに
は+1Vの電圧を印加する。ドレインを+1Vと低くする
のは、選択メモリセルのドレインに高い電圧が印加され
るとチャネル・ホットエレクトロン注入により弱い書込
みが行なわれたり、選択メモリセルと同一の副ビット線
に接続されている非選択メモリセルのドレインにも高い
電圧が印加され、浮遊ゲートの電荷が抜けて弱い消去が
行なわれるおそれがあるので、それを防止するためであ
る。制御ゲートにVccが印加されて読み出しが行われる
メモリセルのしきい値電圧がVccより低い場合にはチャ
ネル電流が流れ、高い場合は流れない。これを、差動ア
ンプあるいは電流センスアンプにより増幅して、電流が
流れる場合を例えばデータ“0”、流れない場合をデー
タ”1”に対応させて読出しを行なう。一方、非選択ブ
ロックのメモリセルの制御ゲート、ソース、Pウェルは
0V、選択トランジスタQsのゲートは0Vにする。
す。読み出しを行うメモリセルMCの制御ゲートと選択
トランジスタQsのゲートにVccを印加、行わないメモ
リセルのゲートは接地する。ソースおよびPウェルは接
地、深いNウェルは接地またはVccを印加、ドレインに
は+1Vの電圧を印加する。ドレインを+1Vと低くする
のは、選択メモリセルのドレインに高い電圧が印加され
るとチャネル・ホットエレクトロン注入により弱い書込
みが行なわれたり、選択メモリセルと同一の副ビット線
に接続されている非選択メモリセルのドレインにも高い
電圧が印加され、浮遊ゲートの電荷が抜けて弱い消去が
行なわれるおそれがあるので、それを防止するためであ
る。制御ゲートにVccが印加されて読み出しが行われる
メモリセルのしきい値電圧がVccより低い場合にはチャ
ネル電流が流れ、高い場合は流れない。これを、差動ア
ンプあるいは電流センスアンプにより増幅して、電流が
流れる場合を例えばデータ“0”、流れない場合をデー
タ”1”に対応させて読出しを行なう。一方、非選択ブ
ロックのメモリセルの制御ゲート、ソース、Pウェルは
0V、選択トランジスタQsのゲートは0Vにする。
【0044】ところで、この実施例のメモリセルアレイ
では、前述のように2つに分割されたブロックB1,B
2のうち、ブロックB1は高信頼性データ用ブロックと
され、ブロックB2は低信頼性データ用ブロックとされ
る。そして、この実施例では、図8に示すように、低信
頼性データ用ブロックB2には、1つのデータを1つの
メモリセルに割り当てて記憶するが、高信頼性データ用
ブロックB1には、1つのデータを2つのメモリセル
(例えば、同一ビット線上で隣り合うワード線に接続さ
れているメモリセルM111とM121)に割り当てて
重複して記憶する。
では、前述のように2つに分割されたブロックB1,B
2のうち、ブロックB1は高信頼性データ用ブロックと
され、ブロックB2は低信頼性データ用ブロックとされ
る。そして、この実施例では、図8に示すように、低信
頼性データ用ブロックB2には、1つのデータを1つの
メモリセルに割り当てて記憶するが、高信頼性データ用
ブロックB1には、1つのデータを2つのメモリセル
(例えば、同一ビット線上で隣り合うワード線に接続さ
れているメモリセルM111とM121)に割り当てて
重複して記憶する。
【0045】一方、データの読出しに際しては、高信頼
性データ用ブロックB1の同一データが記憶された2つ
のメモリセルの一方から先ずデータの読出しが行なわ
れ、最初に読み出されたこのデータは前述したデータレ
ジスタDR(図2参照)に保持される。次に、同一のデ
ータが記憶された他方のメモリセルからのデータの読出
しが行なわれ、読み出されたデータは読出し書込み回路
RWを介して判定回路JDに供給されてここで上記デー
タレジスタDR内のデータとの論理和がとられて出力さ
れるように構成されている。図2の実施例ではデータレ
ジスタDRが1つだけのものが示されているが、後から
読み出されたデータを保持する第2のデータレジスタを
設けるようにしてもよい。あるいは読出し書込み回路R
Wが有するデータラッチ機能を利用して図2の実施例の
ようにデータレジスタDRは1つだけとしてもよい。
性データ用ブロックB1の同一データが記憶された2つ
のメモリセルの一方から先ずデータの読出しが行なわ
れ、最初に読み出されたこのデータは前述したデータレ
ジスタDR(図2参照)に保持される。次に、同一のデ
ータが記憶された他方のメモリセルからのデータの読出
しが行なわれ、読み出されたデータは読出し書込み回路
RWを介して判定回路JDに供給されてここで上記デー
タレジスタDR内のデータとの論理和がとられて出力さ
れるように構成されている。図2の実施例ではデータレ
ジスタDRが1つだけのものが示されているが、後から
読み出されたデータを保持する第2のデータレジスタを
設けるようにしてもよい。あるいは読出し書込み回路R
Wが有するデータラッチ機能を利用して図2の実施例の
ようにデータレジスタDRは1つだけとしてもよい。
【0046】具体的には、自動車エンジンの制御システ
ムに使用されるフラッシュマイコンにおいては、低信頼
性データ用ブロックB2にプログラムのような書換え回
数の少ないデータが格納され、高信頼性データ用ブロッ
クB1には走行距離や故障個所などの書換え回数の多い
情報が格納される。この実施例では、1つのメモリセル
アレイ内において普通の信頼性のデータが記憶される領
域と高信頼性のデータが記憶される領域が設けられるこ
ととなるため、前述の先願発明(特開平2−19209
9号)のように各々デコーダ回路やセンスアンプ回路等
を備えた複数のメモリセルアレイに同一データを記憶す
る方式に比べて回路の占有面積が小さくて済み、ひいて
はチップサイズを低減してコストを下げることができる
という利点がある。
ムに使用されるフラッシュマイコンにおいては、低信頼
性データ用ブロックB2にプログラムのような書換え回
数の少ないデータが格納され、高信頼性データ用ブロッ
クB1には走行距離や故障個所などの書換え回数の多い
情報が格納される。この実施例では、1つのメモリセル
アレイ内において普通の信頼性のデータが記憶される領
域と高信頼性のデータが記憶される領域が設けられるこ
ととなるため、前述の先願発明(特開平2−19209
9号)のように各々デコーダ回路やセンスアンプ回路等
を備えた複数のメモリセルアレイに同一データを記憶す
る方式に比べて回路の占有面積が小さくて済み、ひいて
はチップサイズを低減してコストを下げることができる
という利点がある。
【0047】なお、この実施例では、互いに隣接する2
つのメモリセルへの同一のデータの書込みと読出しは、
中央処理ユニットCPUが実行するプログラムによって
例えば同一データに対して連続した2つのアドレス信号
を発生することで行なうようにしている。このように2
つのメモリセルへの同一データの書込み、読み出しはソ
フトウェアによって行なっても良いが、回路を工夫する
ことによりハードウェアで行なうようにすることも可能
である。例えば、データの信頼度すなわち書き込まれる
ブロックに応じて、高信頼性データ用ブロックに対する
書込みの際にはCPUから供給されるアドレス信号に基
づいて次のアドレスを自動的に発生する回路等を設ける
ようにしても良い。
つのメモリセルへの同一のデータの書込みと読出しは、
中央処理ユニットCPUが実行するプログラムによって
例えば同一データに対して連続した2つのアドレス信号
を発生することで行なうようにしている。このように2
つのメモリセルへの同一データの書込み、読み出しはソ
フトウェアによって行なっても良いが、回路を工夫する
ことによりハードウェアで行なうようにすることも可能
である。例えば、データの信頼度すなわち書き込まれる
ブロックに応じて、高信頼性データ用ブロックに対する
書込みの際にはCPUから供給されるアドレス信号に基
づいて次のアドレスを自動的に発生する回路等を設ける
ようにしても良い。
【0048】図9に低信頼性データ用ブロックB2への
書き込み手順の一例を、また図10に高信頼性データ用
ブロックB1への書き込み手順の一例を示す。図9と図
10の手順の違いは、高信頼性データ用ブロックB1へ
の書き込み手順の一例を示す図10のフローチャートで
は、1つのデータをあるアドレスに書込んだ後に他のア
ドレス(図3の場合は次のアドレス)を与えて同一デー
タを書込むステップ(S14〜S16)が設けられてい
る点にある。
書き込み手順の一例を、また図10に高信頼性データ用
ブロックB1への書き込み手順の一例を示す。図9と図
10の手順の違いは、高信頼性データ用ブロックB1へ
の書き込み手順の一例を示す図10のフローチャートで
は、1つのデータをあるアドレスに書込んだ後に他のア
ドレス(図3の場合は次のアドレス)を与えて同一デー
タを書込むステップ(S14〜S16)が設けられてい
る点にある。
【0049】上記のように、ブロックB1には同一デー
タが2つのメモリセルに重複して記憶され、読出し時に
は2つのメモリセルから読み出したデータの論理和をと
って真の出力値としているので、書換え回数が多くなっ
てメモリセルの特性が劣化して1つ1つのメモリセルの
信頼性が低下しても2つのメモリセルのデータに基づい
て判定されたデータの信頼性はあまり低下しないことと
なる。
タが2つのメモリセルに重複して記憶され、読出し時に
は2つのメモリセルから読み出したデータの論理和をと
って真の出力値としているので、書換え回数が多くなっ
てメモリセルの特性が劣化して1つ1つのメモリセルの
信頼性が低下しても2つのメモリセルのデータに基づい
て判定されたデータの信頼性はあまり低下しないことと
なる。
【0050】ここで、2つのメモリセルから読み出され
たデータの論理和をとって真のデータとしているのは、
電子が蓄積された状態を論理“1”のデータ、蓄積電荷
がないまたは正孔が蓄積された状態を論理“0”のデー
タとすると、論理“0”データは“0”のままである
が、論理“1”データは“0”データに化け易いためで
ある。電子が蓄積された状態を論理“0”のデータ、蓄
積電荷がないまたは正孔が蓄積された状態を論理“1”
のデータとするフラッシュメモリにおいては、論理
“1”のデータは“0”のままであるが、論理“0”の
データは論理“1”のデータに化け易いので、その場合
には2つのメモリセルから読み出されたデータの論理積
をとるようにしてもよい。
たデータの論理和をとって真のデータとしているのは、
電子が蓄積された状態を論理“1”のデータ、蓄積電荷
がないまたは正孔が蓄積された状態を論理“0”のデー
タとすると、論理“0”データは“0”のままである
が、論理“1”データは“0”データに化け易いためで
ある。電子が蓄積された状態を論理“0”のデータ、蓄
積電荷がないまたは正孔が蓄積された状態を論理“1”
のデータとするフラッシュメモリにおいては、論理
“1”のデータは“0”のままであるが、論理“0”の
データは論理“1”のデータに化け易いので、その場合
には2つのメモリセルから読み出されたデータの論理積
をとるようにしてもよい。
【0051】ところで、上記実施例では、同一のデータ
をビット線方向に隣接する2つのメモリセルに格納する
ようにしているが、ワード線方向に隣接する2つのメモ
リセルに格納しても良い。この場合には、2つのメモリ
セルのデータを同時に読み出して判定回路JDに供給し
て直ちに判定することができる。なお、同一ブロック内
であれば隣接する2つのメモリセルでなく、物理的に離
れた位置にある2つのメモリセルに同一のデータを格納
するようにしても良い。
をビット線方向に隣接する2つのメモリセルに格納する
ようにしているが、ワード線方向に隣接する2つのメモ
リセルに格納しても良い。この場合には、2つのメモリ
セルのデータを同時に読み出して判定回路JDに供給し
て直ちに判定することができる。なお、同一ブロック内
であれば隣接する2つのメモリセルでなく、物理的に離
れた位置にある2つのメモリセルに同一のデータを格納
するようにしても良い。
【0052】次に、実施例のメモリセルアレイにおける
書込み動作についてより具体的に説明する。図11に
は、低信頼性データ用ブロックB2の先頭番地であるワ
ード線WL21とビット線MBL1の交点のメモリセル
M211に書き込みを行なう場合に各信号線に印加され
る電圧が示されている。すなわち、このとき、ワード線
WL21に+8V、ワード線WL11、WL12、WL
22、WL23、WL24と、ソース線SL、Pウェル
は接地電位(0V)、深いNウェルは接地電位あるいは
Vccにする。主ビット線BL1に+5Vの電圧を印加
し、チャネル電流により発生したホットエレクトロンを
ドレイン端のチャネル領域からメモリセルM211の浮
遊ゲートに注入することにより、しきい値電圧を高くす
る。このとき主ビット線MBL2〜MBL4はオープン
または接地電位にする。また、主ビット線MBL1に印
加した+5Vの電圧が、選択トランジスQsにおいてVt
h分レベル落ちするのを防止するために、ブロックB2
の選択トランジスタQsのゲートには+8Vの電圧を印
加し、ブロックB1側の選択トランジスタQsのゲート
は接地電位にする。
書込み動作についてより具体的に説明する。図11に
は、低信頼性データ用ブロックB2の先頭番地であるワ
ード線WL21とビット線MBL1の交点のメモリセル
M211に書き込みを行なう場合に各信号線に印加され
る電圧が示されている。すなわち、このとき、ワード線
WL21に+8V、ワード線WL11、WL12、WL
22、WL23、WL24と、ソース線SL、Pウェル
は接地電位(0V)、深いNウェルは接地電位あるいは
Vccにする。主ビット線BL1に+5Vの電圧を印加
し、チャネル電流により発生したホットエレクトロンを
ドレイン端のチャネル領域からメモリセルM211の浮
遊ゲートに注入することにより、しきい値電圧を高くす
る。このとき主ビット線MBL2〜MBL4はオープン
または接地電位にする。また、主ビット線MBL1に印
加した+5Vの電圧が、選択トランジスQsにおいてVt
h分レベル落ちするのを防止するために、ブロックB2
の選択トランジスタQsのゲートには+8Vの電圧を印
加し、ブロックB1側の選択トランジスタQsのゲート
は接地電位にする。
【0053】低信頼性データ用ブロックB2への書込み
では、選択メモリセルにデータを書き込んだ後に図9に
示すようにベリファイ(ステップS3)を行ない、しき
い値電圧がある値以上にならない場合は、再度メモリセ
ルM211の書き込みを行なう(ステップS3→S
2)。ベリファイによって、しきい値電圧がある値以上
になったと判定された場合は、メモリセルM211の書
き込みは完了したことになり、アドレスを更新して次の
番地のメモリセルM212の書き込みを行なう(ステッ
プS4→S2)。同一ワード線上のすべてのメモリセル
の書き込みが終了した時点で、次のワード線の書き込み
が行なわれ、全てのメモリセルの書き込みが終了した時
点で書き込み動作が終了する(ステップS5→終了)。
では、選択メモリセルにデータを書き込んだ後に図9に
示すようにベリファイ(ステップS3)を行ない、しき
い値電圧がある値以上にならない場合は、再度メモリセ
ルM211の書き込みを行なう(ステップS3→S
2)。ベリファイによって、しきい値電圧がある値以上
になったと判定された場合は、メモリセルM211の書
き込みは完了したことになり、アドレスを更新して次の
番地のメモリセルM212の書き込みを行なう(ステッ
プS4→S2)。同一ワード線上のすべてのメモリセル
の書き込みが終了した時点で、次のワード線の書き込み
が行なわれ、全てのメモリセルの書き込みが終了した時
点で書き込み動作が終了する(ステップS5→終了)。
【0054】低信頼性データ用ブロックB2からのデー
タ読み出しは、ランダムなアドレスによって行なわれ
る。例えば、メモリセルM211を読み出す場合、ワー
ド線WL21と選択トランジスタQsのゲートにVccを
印加し、その他のワード線と選択トランジスタのゲート
は接地電位する。また、ソース線SLおよびPウェルに
は接地電位、深いNウェルには接地電位またはVccを印
加し、主ビット線MBL1は+1Vのプリチャージ電圧
を印加する。かかるバイアス状態において、メモリセル
M211のしきい値電圧がVccより低い場合にはチャネ
ルに電流が流れ、しきい値電圧がVccより高い場合には
電流が流れない。これを、差動型アンプあるいは電流セ
ンス型アンプにより読み取り、前者を例えば論理“0”
のデータ、後者を論理“1”のデータに対応させる。
タ読み出しは、ランダムなアドレスによって行なわれ
る。例えば、メモリセルM211を読み出す場合、ワー
ド線WL21と選択トランジスタQsのゲートにVccを
印加し、その他のワード線と選択トランジスタのゲート
は接地電位する。また、ソース線SLおよびPウェルに
は接地電位、深いNウェルには接地電位またはVccを印
加し、主ビット線MBL1は+1Vのプリチャージ電圧
を印加する。かかるバイアス状態において、メモリセル
M211のしきい値電圧がVccより低い場合にはチャネ
ルに電流が流れ、しきい値電圧がVccより高い場合には
電流が流れない。これを、差動型アンプあるいは電流セ
ンス型アンプにより読み取り、前者を例えば論理“0”
のデータ、後者を論理“1”のデータに対応させる。
【0055】高信頼性データ用ブロックB1へのデータ
の書き込みは、同一データを例えばメモリセルM111
とメモリセルM121のようにビット線方向に隣接する
2つのメモリセルに格納することによって行なう。図1
2には、高信頼性データ用ブロックB1の先頭番地であ
るワード線WL11とビット線MBL1の交点のメモリ
セルM111に書き込みを行なう場合に各信号線に印加
される電圧が示されている。すなわち、このとき、ワー
ド線WL11に+8V、ワード線WL12、WL21、
WL22、WL23、WL24と、ソース線SLおよび
Pウェルは接地電位、深いNウェルは接地電位あるいは
Vccにする。主ビット線MBL1に+5Vの電圧を印加
し、チャネル・ホットエレクトロンをドレイン端のチャ
ネル領域からメモリセルの浮遊ゲートに注入し、しきい
値電圧を高くする。このとき、主ビット線MBL2〜M
BL4はオープンまたは接地電位にする。
の書き込みは、同一データを例えばメモリセルM111
とメモリセルM121のようにビット線方向に隣接する
2つのメモリセルに格納することによって行なう。図1
2には、高信頼性データ用ブロックB1の先頭番地であ
るワード線WL11とビット線MBL1の交点のメモリ
セルM111に書き込みを行なう場合に各信号線に印加
される電圧が示されている。すなわち、このとき、ワー
ド線WL11に+8V、ワード線WL12、WL21、
WL22、WL23、WL24と、ソース線SLおよび
Pウェルは接地電位、深いNウェルは接地電位あるいは
Vccにする。主ビット線MBL1に+5Vの電圧を印加
し、チャネル・ホットエレクトロンをドレイン端のチャ
ネル領域からメモリセルの浮遊ゲートに注入し、しきい
値電圧を高くする。このとき、主ビット線MBL2〜M
BL4はオープンまたは接地電位にする。
【0056】高信頼性データ用ブロックB1への書込み
では、選択メモリセルにデータを書き込んだ後に図10
に示すようにベリファイ(ステップS13)を行ない、
しきい値電圧がある値以上にならない場合は、再度選択
メモリセルM111の書き込みを行なう(ステップS1
3→S12)。再度ベリファイを行ない、しきい値電圧
がある値以上になったと判定された場合は、メモリセル
M111の書き込みは完了したことになる。次に、同一
データの記憶に割り当てられたビット線方向の隣接メモ
リセルM121の書き込みとベリファイを行なう(ステ
ップS14,S15,S16)。メモリセルM121の
書き込みが完了した時点で、次のビット線上にあるメモ
リセルM112の書き込みが行なわる(ステップS17
→S12)。全ての対になるメモリセルの書き込みが終
了した時点で書き込みが完了する(ステップS18→終
了)。
では、選択メモリセルにデータを書き込んだ後に図10
に示すようにベリファイ(ステップS13)を行ない、
しきい値電圧がある値以上にならない場合は、再度選択
メモリセルM111の書き込みを行なう(ステップS1
3→S12)。再度ベリファイを行ない、しきい値電圧
がある値以上になったと判定された場合は、メモリセル
M111の書き込みは完了したことになる。次に、同一
データの記憶に割り当てられたビット線方向の隣接メモ
リセルM121の書き込みとベリファイを行なう(ステ
ップS14,S15,S16)。メモリセルM121の
書き込みが完了した時点で、次のビット線上にあるメモ
リセルM112の書き込みが行なわる(ステップS17
→S12)。全ての対になるメモリセルの書き込みが終
了した時点で書き込みが完了する(ステップS18→終
了)。
【0057】高信頼性データの読み出しは、対となるメ
モリセルを順次選択して行なう。例えば、メモリセルM
111を読み出す場合、図13に示す様に、ワード線W
L11と選択トランジスタQsのゲートにVccを印加
し、その他のワード線と選択トランジスタのゲートは接
地電位にする。また、ソース線SLおよびPウェルには
接地電位、深いNウェルには接地電位またはVccを印加
し、主ビット線BML1には+1Vのプリチャージ電圧
を印加する。かかるバイアス状態において、メモリセル
M111のしきい値電圧がVccより低い場合にはチャネ
ルに電流が流れ、しきい値電圧がVccより高い場合には
電流が流れない。これを、差動型アンプあるいは電流セ
ンス型アンプにより読み取り、前者を例えば論理
“0”、後者を論理“1”のデータに対応させる。
モリセルを順次選択して行なう。例えば、メモリセルM
111を読み出す場合、図13に示す様に、ワード線W
L11と選択トランジスタQsのゲートにVccを印加
し、その他のワード線と選択トランジスタのゲートは接
地電位にする。また、ソース線SLおよびPウェルには
接地電位、深いNウェルには接地電位またはVccを印加
し、主ビット線BML1には+1Vのプリチャージ電圧
を印加する。かかるバイアス状態において、メモリセル
M111のしきい値電圧がVccより低い場合にはチャネ
ルに電流が流れ、しきい値電圧がVccより高い場合には
電流が流れない。これを、差動型アンプあるいは電流セ
ンス型アンプにより読み取り、前者を例えば論理
“0”、後者を論理“1”のデータに対応させる。
【0058】ブロックB1より読み出されたデータは、
データレジスタDR(図2参照)に蓄えられる。ここで
は、理解を容易にするため、読み出しを1ビット単位と
した。読み出しが8ビット単位で行なわれるメモリセル
アレイの場合には、データレジスタDRは8ビットとさ
れる。次に、同一データが記憶されているメモリセルM
121の読み出しを行ない、読み出したデータと上記デ
ータレジスタDRに保持されているデータ1を判定回路
JDに供給してそれらのデータの論理和を取って真のデ
ータとして出力する。
データレジスタDR(図2参照)に蓄えられる。ここで
は、理解を容易にするため、読み出しを1ビット単位と
した。読み出しが8ビット単位で行なわれるメモリセル
アレイの場合には、データレジスタDRは8ビットとさ
れる。次に、同一データが記憶されているメモリセルM
121の読み出しを行ない、読み出したデータと上記デ
ータレジスタDRに保持されているデータ1を判定回路
JDに供給してそれらのデータの論理和を取って真のデ
ータとして出力する。
【0059】データの読出しにおいて、本実施例のメモ
リセルは劣化によってしきい値が下がり記憶データ
“1”が“0”になることがあるが、しきい値が上がる
ことはあまりないので記憶データ“0”は“0”のまま
であることが多い。従って、2ビットともに記憶データ
“1”データが“0”データになる確率は極めて低い。
本実施例はこのことを利用して、判定回路JDにおいて
ブロックB1から読み出した2つのデータの論理和をと
って真のデータとするようにしたものである。表1にメ
モリセルM111とM121のデータ判定回路JDから
の出力データの関係を示す。
リセルは劣化によってしきい値が下がり記憶データ
“1”が“0”になることがあるが、しきい値が上がる
ことはあまりないので記憶データ“0”は“0”のまま
であることが多い。従って、2ビットともに記憶データ
“1”データが“0”データになる確率は極めて低い。
本実施例はこのことを利用して、判定回路JDにおいて
ブロックB1から読み出した2つのデータの論理和をと
って真のデータとするようにしたものである。表1にメ
モリセルM111とM121のデータ判定回路JDから
の出力データの関係を示す。
【0060】
【表1】 表1より本実施例における判定回路JDの出力は、メモ
リセルM111とM121からの読出しデータが
“0”,“0”のときは“0”、“1”,“1”のとき
は“1”、そしていずれか一方の読出しデータが“1”
で他方が“0”のときは“1”になることが分かる。つ
まり、2つのメモリセルに論理“1”データを書き込
み、読み出しを行なった場合に、メモリセルM111、
M121ともに論理“1”データのままだとすると出力
は論理“1”となり、正しいデータが得られる。また、
2つのメモリセルに論理“1”データを書き込んだにも
かかわらず、片方の読出しデータが“0”になった場
合、判定回路JDで論理和をとった出力データは“1”
となり、正しいデータが得られる。
リセルM111とM121からの読出しデータが
“0”,“0”のときは“0”、“1”,“1”のとき
は“1”、そしていずれか一方の読出しデータが“1”
で他方が“0”のときは“1”になることが分かる。つ
まり、2つのメモリセルに論理“1”データを書き込
み、読み出しを行なった場合に、メモリセルM111、
M121ともに論理“1”データのままだとすると出力
は論理“1”となり、正しいデータが得られる。また、
2つのメモリセルに論理“1”データを書き込んだにも
かかわらず、片方の読出しデータが“0”になった場
合、判定回路JDで論理和をとった出力データは“1”
となり、正しいデータが得られる。
【0061】一方、2つのメモリセルM111、M12
1に論理“0”のデータを書き込んだ場合、しきい値が
変化しなければ読出しデータは“0”,“0”であり、
論理和を取ると“0”となり、この場合にも正しいデー
タを得ることができる。本実施例のメモリセルにおいて
は、“0”データが“1”データになる確率は極めて低
いとともに、“1”を書込んだ2つのメモリセルの読み
出しデータが共に“0”になる確率も低いため、同一デ
ータを書込んだ2つのメモリセルからの読出しデータの
論理和をとることにより信頼性の高いデータを得ること
ができる。
1に論理“0”のデータを書き込んだ場合、しきい値が
変化しなければ読出しデータは“0”,“0”であり、
論理和を取ると“0”となり、この場合にも正しいデー
タを得ることができる。本実施例のメモリセルにおいて
は、“0”データが“1”データになる確率は極めて低
いとともに、“1”を書込んだ2つのメモリセルの読み
出しデータが共に“0”になる確率も低いため、同一デ
ータを書込んだ2つのメモリセルからの読出しデータの
論理和をとることにより信頼性の高いデータを得ること
ができる。
【0062】上記実施例では、1つのデータを隣り合う
ワード線にある2つのメモリセルに記憶するようにした
が、隣り合う3つのメモリセルに重複して記憶しておい
て、読み出した3つのデータをレジスタに保持し、それ
らの多数決判定を行なって真のデータとして出力するよ
うにしてもよい。図14にそのような多数決判定を行な
う回路の例を、また表2にその多数決判定回路の入力と
出力の関係を示す。図14に示すように、3つのデータ
の多数決判定回路は、各2つのデータの論理積を取る3
つのANDゲート回路G1〜G3と、これらのANDゲ
ートの出力の論理和を取るORゲート回路G4とから構
成される。
ワード線にある2つのメモリセルに記憶するようにした
が、隣り合う3つのメモリセルに重複して記憶しておい
て、読み出した3つのデータをレジスタに保持し、それ
らの多数決判定を行なって真のデータとして出力するよ
うにしてもよい。図14にそのような多数決判定を行な
う回路の例を、また表2にその多数決判定回路の入力と
出力の関係を示す。図14に示すように、3つのデータ
の多数決判定回路は、各2つのデータの論理積を取る3
つのANDゲート回路G1〜G3と、これらのANDゲ
ートの出力の論理和を取るORゲート回路G4とから構
成される。
【0063】
【表2】 表2に示されているように、図14の判定回路では、3
つの読出しデータがすべて“1”または3つの読出しデ
ータのうちいずれか2つのデータが“1”のときは出力
が“1”となり、それ以外は出力が“0”となる。
つの読出しデータがすべて“1”または3つの読出しデ
ータのうちいずれか2つのデータが“1”のときは出力
が“1”となり、それ以外は出力が“0”となる。
【0064】上記実施例では、“0”データが書き込ま
れたメモリセルの読み出しデータが“1”データになる
確率が低い場合における判定回路の構成の仕方を説明し
たが、次に、“0”データが書き込まれたメモリセルの
データが“1”になる確率が高い場合の真のデータの読
み出し方法を説明する。ただしこの場合でも、2つ以上
のデータが化ける確率は極めて低いとする。
れたメモリセルの読み出しデータが“1”データになる
確率が低い場合における判定回路の構成の仕方を説明し
たが、次に、“0”データが書き込まれたメモリセルの
データが“1”になる確率が高い場合の真のデータの読
み出し方法を説明する。ただしこの場合でも、2つ以上
のデータが化ける確率は極めて低いとする。
【0065】このような場合には、同一のデータを2つ
のメモリセルに書き込んでおき、判定回路JDでは読み
出された2つのデータの論理積をとるようにすればよ
い。あるいは、図14に示されているのと同様に、デー
タレジスタを3つ用意してメモリセルアレイから順次デ
ータを読み出し、それぞれのデータレジスタに蓄え、蓄
えられたデータの多数決判定を行ない真のデータとして
もよい。これにより、例えば、3つの“0”データのう
ちの1つが“1”データに化けたとしても、3つのデー
タの多数決判定を取れば“0”データになる。また、3
つの“1”データの1つが“0”データに化けても、多
数決判定をすれば“1”データとなり、信頼性の高いデ
ータを読み出すことができる。
のメモリセルに書き込んでおき、判定回路JDでは読み
出された2つのデータの論理積をとるようにすればよ
い。あるいは、図14に示されているのと同様に、デー
タレジスタを3つ用意してメモリセルアレイから順次デ
ータを読み出し、それぞれのデータレジスタに蓄え、蓄
えられたデータの多数決判定を行ない真のデータとして
もよい。これにより、例えば、3つの“0”データのう
ちの1つが“1”データに化けたとしても、3つのデー
タの多数決判定を取れば“0”データになる。また、3
つの“1”データの1つが“0”データに化けても、多
数決判定をすれば“1”データとなり、信頼性の高いデ
ータを読み出すことができる。
【0066】以上は、高信頼性データ用ブロックに於い
て、同一データを同一ビット線上の隣り合うワード線に
接続された2つまたは3つのメモリセルに格納した場合
を示したが、これに限定されることはなく、ビット線に
沿って所定間隔離れたメモリセル同士でもよい。また、
同一データを同一ワード線上の隣り合うビット線に蓄え
てもよいし、ワード線に沿って所定間隔離れたメモリセ
ル同士に蓄えてもよい。
て、同一データを同一ビット線上の隣り合うワード線に
接続された2つまたは3つのメモリセルに格納した場合
を示したが、これに限定されることはなく、ビット線に
沿って所定間隔離れたメモリセル同士でもよい。また、
同一データを同一ワード線上の隣り合うビット線に蓄え
てもよいし、ワード線に沿って所定間隔離れたメモリセ
ル同士に蓄えてもよい。
【0067】また、同一データを同一ワード線に接続さ
れた2つのメモリセルに蓄える場合、例えば、図15に
示すように、メモリアレイを奇数マットMMO1,MM
O2と偶数マットMME1,MME2に分け、それぞれ
にセンスアンプを用意して、高信頼性データは奇数マッ
トと偶数マット(例えばMMO1,MME1)に重複し
て記憶するととともに各マットからのデータの読み出し
を同時に行ない、それらの読出しデータの論理和を取る
ようにしてもよい。この場合には、データレジスタは不
必要となり、読み出しを高速化できる。一方、普通の信
頼性データ(プログラム等)は奇数マットまたは偶数マ
ット(例えばMMO2,MME2)のいずれかに記憶す
る。そして、読出し時には各マットから読み出されたデ
ータをセンスアンプの後段に設けられているセレクタ等
で選択するようにする。
れた2つのメモリセルに蓄える場合、例えば、図15に
示すように、メモリアレイを奇数マットMMO1,MM
O2と偶数マットMME1,MME2に分け、それぞれ
にセンスアンプを用意して、高信頼性データは奇数マッ
トと偶数マット(例えばMMO1,MME1)に重複し
て記憶するととともに各マットからのデータの読み出し
を同時に行ない、それらの読出しデータの論理和を取る
ようにしてもよい。この場合には、データレジスタは不
必要となり、読み出しを高速化できる。一方、普通の信
頼性データ(プログラム等)は奇数マットまたは偶数マ
ット(例えばMMO2,MME2)のいずれかに記憶す
る。そして、読出し時には各マットから読み出されたデ
ータをセンスアンプの後段に設けられているセレクタ等
で選択するようにする。
【0068】以上は、ブロックの分割を行方向(ワード
線方向)に沿って分割線(ウェルの分離領域)を設けて
行なった場合であるが、列方向(ビット線方向)に沿っ
て分割線(ウェルの分離領域)を設けてブロックの分割
を行なうようにしてもよい。図16に、列方向(ビット
線方向)に沿って分割線を設けてブロック分割したメモ
リセルアレイの具体例を示す。
線方向)に沿って分割線(ウェルの分離領域)を設けて
行なった場合であるが、列方向(ビット線方向)に沿っ
て分割線(ウェルの分離領域)を設けてブロックの分割
を行なうようにしてもよい。図16に、列方向(ビット
線方向)に沿って分割線を設けてブロック分割したメモ
リセルアレイの具体例を示す。
【0069】図16では、分割された2つのブロックの
うちブロックB1が高信頼性データ用ブロックとされて
おり、ワード線方向に2つのメモリ、ビット線方向に4
つのメモリが接続された場合を示す。また、ブロックB
2は低信頼性データ用ブロックとされ、ワード線、ビッ
ト線ともに4つのメモリが接続された場合を示す。ここ
で、低信頼性データ用ブロックB2では、1つのデータ
を1つのメモリセルに割り当てて記憶するが、高信頼性
データ用ブロックB1では、1つのデータを2つのメモ
リセルに、例えば、同一ビット線上で隣り合うワード線
に割り当てる。なお、図16では副ビット線SBLのみ
示されており、主ビット線が示されていないが、図8と
同様に副ビット線SBLが選択トランジスタQsを介し
て主ビット線MBLに接続された構成のメモリセルアレ
イとすることも可能である。
うちブロックB1が高信頼性データ用ブロックとされて
おり、ワード線方向に2つのメモリ、ビット線方向に4
つのメモリが接続された場合を示す。また、ブロックB
2は低信頼性データ用ブロックとされ、ワード線、ビッ
ト線ともに4つのメモリが接続された場合を示す。ここ
で、低信頼性データ用ブロックB2では、1つのデータ
を1つのメモリセルに割り当てて記憶するが、高信頼性
データ用ブロックB1では、1つのデータを2つのメモ
リセルに、例えば、同一ビット線上で隣り合うワード線
に割り当てる。なお、図16では副ビット線SBLのみ
示されており、主ビット線が示されていないが、図8と
同様に副ビット線SBLが選択トランジスタQsを介し
て主ビット線MBLに接続された構成のメモリセルアレ
イとすることも可能である。
【0070】図17には上記のようにブロック分割され
たメモリセルアレイにおける記憶データの消去方法を示
す。ブロックB1のデータを消去する場合、ブロックB
1のワード線WL1〜WL4と基板(ウェル)に接地電
位を印加し、ドレインをオープンにして、ソースSL
1,SL2に+12Vの高電圧を印加する。これによっ
てブロックB1のメモリセルの浮遊ゲート中の電子が、
FNトンネル電流によりソースに引き抜かれ、しきい値
電圧が低くなる。この場合、ブロックB1とブロックB
2のソース線を分割しておけば、ブロックB1を消去す
るときに、ブロックB2のソースに電圧が印加されるこ
とはない。従って、ブロックB1とブロックB2のウェ
ルを分離する必要はない。
たメモリセルアレイにおける記憶データの消去方法を示
す。ブロックB1のデータを消去する場合、ブロックB
1のワード線WL1〜WL4と基板(ウェル)に接地電
位を印加し、ドレインをオープンにして、ソースSL
1,SL2に+12Vの高電圧を印加する。これによっ
てブロックB1のメモリセルの浮遊ゲート中の電子が、
FNトンネル電流によりソースに引き抜かれ、しきい値
電圧が低くなる。この場合、ブロックB1とブロックB
2のソース線を分割しておけば、ブロックB1を消去す
るときに、ブロックB2のソースに電圧が印加されるこ
とはない。従って、ブロックB1とブロックB2のウェ
ルを分離する必要はない。
【0071】他の消去方法として、ブロックB1、B2
ともに、深いNウェル内の浅いPウェル内に形成し、ブ
ロックB1の消去は、ワード線に−8Vを印加、ブロッ
クB1のPウェルに+8V、ブロックB2のPウェルを
−8V、深いNウェルは+8Vにする。このようにした
場合には、ブロックB1の浮遊ゲートと基板間に電位差
が生じ、電子がFNトンネル電流により浮遊ゲートから
基板に抜ける。一方、ブロックB2のメモリセルには、
浮遊ゲートと基板間で電位差生じないので消去は行なわ
れない。
ともに、深いNウェル内の浅いPウェル内に形成し、ブ
ロックB1の消去は、ワード線に−8Vを印加、ブロッ
クB1のPウェルに+8V、ブロックB2のPウェルを
−8V、深いNウェルは+8Vにする。このようにした
場合には、ブロックB1の浮遊ゲートと基板間に電位差
が生じ、電子がFNトンネル電流により浮遊ゲートから
基板に抜ける。一方、ブロックB2のメモリセルには、
浮遊ゲートと基板間で電位差生じないので消去は行なわ
れない。
【0072】図16のように列方向にブロック分割した
場合の書き込み方法は、行方向にブロック分割した場合
と同様に、チャネル・ホットエレクトロン注入で行な
う。図18に示すように、低信頼性データ用ブロックB
2には、1つのデータを1つのメモリに割り当てるが、
高信頼性データ用ブロックB1には、1つのデータを同
一ビット線上の隣り合う2つのワード線に接続されたメ
モリセルに割り当て、読み出したデータの論理和を取
る。あるいは、同一データを同一ビット線上の隣り合う
3つのワード線に接続されたメモリセルに書き込み、読
出し時に多数決判定を行なうようにしてもよい。
場合の書き込み方法は、行方向にブロック分割した場合
と同様に、チャネル・ホットエレクトロン注入で行な
う。図18に示すように、低信頼性データ用ブロックB
2には、1つのデータを1つのメモリに割り当てるが、
高信頼性データ用ブロックB1には、1つのデータを同
一ビット線上の隣り合う2つのワード線に接続されたメ
モリセルに割り当て、読み出したデータの論理和を取
る。あるいは、同一データを同一ビット線上の隣り合う
3つのワード線に接続されたメモリセルに書き込み、読
出し時に多数決判定を行なうようにしてもよい。
【0073】なお、同一データを図18のように同一ビ
ット線上の隣り合うワード線に接続されたメモリセルに
格納する代わりに、所定間隔離れたワード線に接続され
たメモリセルに格納するようにしてもよい。さらに、同
一データを、同一ワード線上の隣り合う2つのビット線
に接続されたメモリセルに格納してもよいし、一定間隔
離れた2つのビット線に接続されたメモリセルに格納す
るようにしてもよい。
ット線上の隣り合うワード線に接続されたメモリセルに
格納する代わりに、所定間隔離れたワード線に接続され
たメモリセルに格納するようにしてもよい。さらに、同
一データを、同一ワード線上の隣り合う2つのビット線
に接続されたメモリセルに格納してもよいし、一定間隔
離れた2つのビット線に接続されたメモリセルに格納す
るようにしてもよい。
【0074】さらに、図15の実施例のように各ブロッ
クを2つのマットに分けてそれぞれにセンスアンプを設
け、高信頼性データ用のブロックでは同一データを同一
ワード線上にある2つのマットのメモリセルに重複して
格納し、読み出しを同時に行なって論理和もしくは多数
決を取るようにしてもよい。これにより、読み出し速度
を早くすることができる。しかも、この場合、データレ
ジスタは必要ない。また、高信頼性データ用ブロックを
3つのマットに分けて、それぞれにセンスアンプを設
け、高信頼性データ用のブロックで同一データを同一ワ
ード線上にある3つのマットのメモリセルに重複して格
納し、読み出し行なって論理和もしくは多数決を取るよ
うに構成しても良い。この場合にも、読み出し速度を早
くすることができるとともに、データレジスタは必要な
い。
クを2つのマットに分けてそれぞれにセンスアンプを設
け、高信頼性データ用のブロックでは同一データを同一
ワード線上にある2つのマットのメモリセルに重複して
格納し、読み出しを同時に行なって論理和もしくは多数
決を取るようにしてもよい。これにより、読み出し速度
を早くすることができる。しかも、この場合、データレ
ジスタは必要ない。また、高信頼性データ用ブロックを
3つのマットに分けて、それぞれにセンスアンプを設
け、高信頼性データ用のブロックで同一データを同一ワ
ード線上にある3つのマットのメモリセルに重複して格
納し、読み出し行なって論理和もしくは多数決を取るよ
うに構成しても良い。この場合にも、読み出し速度を早
くすることができるとともに、データレジスタは必要な
い。
【0075】以上の実施例において、読み出したデータ
の論理和を取って真のデータとするようにしたのは、電
子が蓄積された状態を論理“1”のデータ、正孔が蓄積
された状態を論理“0”のデータとした場合に、放置に
より“0”データは“0”のままであるが、“1”デー
タは“0”データに化け易いためである。一方、電子が
蓄積された状態を論理“0”のデータ、正孔が蓄積され
た状態を論理“1”のデータとし、放置により“1”デ
ータは“1”のままであるが、“0”データは“1”デ
ータに化け易いような場合には、2つの読出しデータの
論理積を取れるようにすれば、真のデータを容易に得る
ことができる。
の論理和を取って真のデータとするようにしたのは、電
子が蓄積された状態を論理“1”のデータ、正孔が蓄積
された状態を論理“0”のデータとした場合に、放置に
より“0”データは“0”のままであるが、“1”デー
タは“0”データに化け易いためである。一方、電子が
蓄積された状態を論理“0”のデータ、正孔が蓄積され
た状態を論理“1”のデータとし、放置により“1”デ
ータは“1”のままであるが、“0”データは“1”デ
ータに化け易いような場合には、2つの読出しデータの
論理積を取れるようにすれば、真のデータを容易に得る
ことができる。
【0076】ところで、フラッシュメモリには、1つの
メモリセルに2ビット以上のデータを書き込むことによ
り、必要なメモリセル数を削減してコストを低くする多
値メモリがある。図19には、メモリセルのしきい値を
2つのグループに分けて1つのメモリセルに1ビットの
データを格納する一般的な2値メモリにおけるしきい値
電圧とデータとの関係(B)と、メモリセルのしきい値
を4つのグループに分け1つのメモリセルに2ビットの
データを格納する4値メモリにおけるしきい値電圧とデ
ータとの関係(A)をそれぞれ示す。
メモリセルに2ビット以上のデータを書き込むことによ
り、必要なメモリセル数を削減してコストを低くする多
値メモリがある。図19には、メモリセルのしきい値を
2つのグループに分けて1つのメモリセルに1ビットの
データを格納する一般的な2値メモリにおけるしきい値
電圧とデータとの関係(B)と、メモリセルのしきい値
を4つのグループに分け1つのメモリセルに2ビットの
データを格納する4値メモリにおけるしきい値電圧とデ
ータとの関係(A)をそれぞれ示す。
【0077】一般的な2値メモリでは、例えばメモリの
しきい値電圧が0〜3Vを“0”データ、3V以上を
“1”データに割り当て、読み出し時にワード線を3V
にする。この場合、“0”データを正確に読み出すため
には、“0”データのしきい値電圧と読み出しワード線
電圧の差がある一定値以上なければならない。この差を
1Vとすると、“0”データを正確に読み出すために
は、メモリのしきい値電圧は0〜2Vになっていなけれ
ばならない。一方、“1”データを正確に読み出すため
のは、メモリのしきい値電圧は3V以上あればよい。
しきい値電圧が0〜3Vを“0”データ、3V以上を
“1”データに割り当て、読み出し時にワード線を3V
にする。この場合、“0”データを正確に読み出すため
には、“0”データのしきい値電圧と読み出しワード線
電圧の差がある一定値以上なければならない。この差を
1Vとすると、“0”データを正確に読み出すために
は、メモリのしきい値電圧は0〜2Vになっていなけれ
ばならない。一方、“1”データを正確に読み出すため
のは、メモリのしきい値電圧は3V以上あればよい。
【0078】4値メモリでは、しきい値が0〜1.5V
を“00”データ、1.5〜3Vを“01”データ、3
〜4.5Vを“10”データ、4.5V以上を“11”デ
ータに対応させる。“00”データを読み出す場合、ワ
ード線電圧を1.5Vに設定する。この場合、“00”
データを正確に読み出すためには、“00”データのし
きい値電圧と読み出しワード線電圧の差がある一定値以
上なければならない。センスアンプの感度を2値と同等
とすると、この差は1V必要である。従って、“00”
データを正確に読み出すためには、“00”データのし
きい値電圧は0〜0.5V程度の間に分布していなくて
はならない。同様に“01”データは1.5〜2V、
“01”データは3〜3.5Vであるが、“11”デー
タは4.5V以上であればよい。以上から分かるよう
に、4値のしきい値電圧の分布は2値メモリの場合より
も狭くなる。つまり、セルの信頼性を高くなければなら
ない。
を“00”データ、1.5〜3Vを“01”データ、3
〜4.5Vを“10”データ、4.5V以上を“11”デ
ータに対応させる。“00”データを読み出す場合、ワ
ード線電圧を1.5Vに設定する。この場合、“00”
データを正確に読み出すためには、“00”データのし
きい値電圧と読み出しワード線電圧の差がある一定値以
上なければならない。センスアンプの感度を2値と同等
とすると、この差は1V必要である。従って、“00”
データを正確に読み出すためには、“00”データのし
きい値電圧は0〜0.5V程度の間に分布していなくて
はならない。同様に“01”データは1.5〜2V、
“01”データは3〜3.5Vであるが、“11”デー
タは4.5V以上であればよい。以上から分かるよう
に、4値のしきい値電圧の分布は2値メモリの場合より
も狭くなる。つまり、セルの信頼性を高くなければなら
ない。
【0079】メモリセルの信頼性が向上して100回程
度の書き換えではメモリセルの劣化が少なく、仮に低信
頼性データ用ブロックにおいても4値が適用できたとす
る。このような場合にも、1万〜10万回の書き換えで
は、メモリセルが劣化することで、例えば“11”デー
タが“10”データになることはあるが、“01”デー
タにはなりにくい。また、“10”データは“01”デ
ータにはなりにくく、“00”データは“01”データ
にはなることはあるが、“10”データにはなりにく
い。さらに、“01”データは“10”データになりに
くいような場合がある。
度の書き換えではメモリセルの劣化が少なく、仮に低信
頼性データ用ブロックにおいても4値が適用できたとす
る。このような場合にも、1万〜10万回の書き換えで
は、メモリセルが劣化することで、例えば“11”デー
タが“10”データになることはあるが、“01”デー
タにはなりにくい。また、“10”データは“01”デ
ータにはなりにくく、“00”データは“01”データ
にはなることはあるが、“10”データにはなりにく
い。さらに、“01”データは“10”データになりに
くいような場合がある。
【0080】上記のような場合に、4値メモリにおい
て、低信頼性データ用ブロックではメモリセルを4値の
記憶セルとして使用し、高信頼性データ用ブロックでは
メモリセルを2値の記憶セルとして使用するように構成
する。これによって、例えば、メモリのしきい値電圧が
3V以上を“1”データ、0〜2Vを“0”データに対
応させたとすると、上述したように4値の場合に“1
1”および“10”データは“01”データにはなりに
くいとすると、2値の場合には“1”データは“0”デ
ータになりにくいことになる。また、4値の場合に“0
0”および“01”データは“10”データにはなりに
くいとすると、2値の場合に“0”データは“1”デー
タになりにくくなる。従って、4値の場合に“11”デ
ータが“10”データ(またはその逆)に、また“0
1”データが“00”データ(またはその逆)になるこ
とがある場合においても、4値のメモリセルを2値のメ
モリセルとして使用したブロックの記憶データの信頼性
が高くなる。
て、低信頼性データ用ブロックではメモリセルを4値の
記憶セルとして使用し、高信頼性データ用ブロックでは
メモリセルを2値の記憶セルとして使用するように構成
する。これによって、例えば、メモリのしきい値電圧が
3V以上を“1”データ、0〜2Vを“0”データに対
応させたとすると、上述したように4値の場合に“1
1”および“10”データは“01”データにはなりに
くいとすると、2値の場合には“1”データは“0”デ
ータになりにくいことになる。また、4値の場合に“0
0”および“01”データは“10”データにはなりに
くいとすると、2値の場合に“0”データは“1”デー
タになりにくくなる。従って、4値の場合に“11”デ
ータが“10”データ(またはその逆)に、また“0
1”データが“00”データ(またはその逆)になるこ
とがある場合においても、4値のメモリセルを2値のメ
モリセルとして使用したブロックの記憶データの信頼性
が高くなる。
【0081】図20には、4値メモリにおいて、メモリ
セルアレイを行方向に沿ってブロックB1とブロックB
2に分割した場合の例を示す。理解を容易にするため
に、ブロックは2つに分割し、ブロックB1を高信頼性
データ用ブロックとして、ワード線方向に4つのメモ
リ、ビット線方向に2つのメモリが接続される場合を示
す。また、ブロックB2は低信頼性データ用ブロックと
し、ワード線、ビット線ともに4つのメモリが接続され
た場合を示す。
セルアレイを行方向に沿ってブロックB1とブロックB
2に分割した場合の例を示す。理解を容易にするため
に、ブロックは2つに分割し、ブロックB1を高信頼性
データ用ブロックとして、ワード線方向に4つのメモ
リ、ビット線方向に2つのメモリが接続される場合を示
す。また、ブロックB2は低信頼性データ用ブロックと
し、ワード線、ビット線ともに4つのメモリが接続され
た場合を示す。
【0082】この実施例においては、低信頼性データ用
ブロックB2では、2ビットのデータを1つのメモリセ
ルに割り当てて記憶するが、高信頼性データ用ブロック
B1では、1ビットのデータを1つのメモリセルに割り
当てて記憶するようにする。読み出しは、低信頼性デー
タ用ブロックB2ではワード線の電圧を1.5、3、4.
5Vの3段階に変化させて3回に分けて行なうが、高信
頼性データ用ブロックB1ではワード線の電圧を3Vの
1回として行なう。このような構成とすることで、チッ
プサイズをそれほど増大させることなく高い信頼性を保
証したいデータを記憶することができる不揮発性記憶回
路を実現することができる。
ブロックB2では、2ビットのデータを1つのメモリセ
ルに割り当てて記憶するが、高信頼性データ用ブロック
B1では、1ビットのデータを1つのメモリセルに割り
当てて記憶するようにする。読み出しは、低信頼性デー
タ用ブロックB2ではワード線の電圧を1.5、3、4.
5Vの3段階に変化させて3回に分けて行なうが、高信
頼性データ用ブロックB1ではワード線の電圧を3Vの
1回として行なう。このような構成とすることで、チッ
プサイズをそれほど増大させることなく高い信頼性を保
証したいデータを記憶することができる不揮発性記憶回
路を実現することができる。
【0083】更に、メモリセルの信頼度が向上した場合
には、低信頼性データ用ブロックでは、1つのメモリセ
ルで8値または16値でデータを記憶し、高信頼性デー
タ用ブロックでは、1つのメモリに2値あるいは4値の
ような小さな値でデータを記憶するようにしてもよい。
には、低信頼性データ用ブロックでは、1つのメモリセ
ルで8値または16値でデータを記憶し、高信頼性デー
タ用ブロックでは、1つのメモリに2値あるいは4値の
ような小さな値でデータを記憶するようにしてもよい。
【0084】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、書き込みをチャネル・ホットエレクトロ
ン注入、消去をFNトンネル電流で行なう方式のフラッ
シュメモリについて説明したが、本発明は他の書込み、
消去方式のフラッシュメモリでも適用できる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、書き込みをチャネル・ホットエレクトロ
ン注入、消去をFNトンネル電流で行なう方式のフラッ
シュメモリについて説明したが、本発明は他の書込み、
消去方式のフラッシュメモリでも適用できる。
【0085】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
フラッシュメモリに適用した場合を説明したが、本発明
はそれに限定されるものでなく、EEPROMなど不揮
発性メモリ一般に利用することができる。
よってなされた発明をその背景となった利用分野である
フラッシュメモリに適用した場合を説明したが、本発明
はそれに限定されるものでなく、EEPROMなど不揮
発性メモリ一般に利用することができる。
【0086】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0087】すなわち、僅かなサイズ(メモリセル数)
の増加で高い信頼性が要求されるデータを記憶すること
ができるとともに、読み出し時間を増加させることなく
高い信頼性が要求されるデータを記憶することができる
不揮発性記憶回路を実現することが可能になる。
の増加で高い信頼性が要求されるデータを記憶すること
ができるとともに、読み出し時間を増加させることなく
高い信頼性が要求されるデータを記憶することができる
不揮発性記憶回路を実現することが可能になる。
【図1】本発明が適用されたフラッシュメモリを備えた
マイクロコンピュータの概略構成を示すブロック図。
マイクロコンピュータの概略構成を示すブロック図。
【図2】本発明が適用されたフラッシュメモリの一実施
例を示すブロック図。
例を示すブロック図。
【図3】本発明が適用されたフラッシュメモリにおける
メモリセルアレイの構成の一実施例を示す回路説明図。
メモリセルアレイの構成の一実施例を示す回路説明図。
【図4】実施例のフラッシュメモリにおけるメモリセル
アレイの断面構造例を示す断面図。
アレイの断面構造例を示す断面図。
【図5】実施例のフラッシュメモリにおけるメモリセル
の消去時の印加電圧例を示す断面図。
の消去時の印加電圧例を示す断面図。
【図6】実施例のフラッシュメモリにおけるメモリセル
の書込み時の印加電圧例を示す断面図。
の書込み時の印加電圧例を示す断面図。
【図7】実施例のフラッシュメモリにおけるメモリセル
の読出し時の印加電圧例を示す断面図。
の読出し時の印加電圧例を示す断面図。
【図8】実施例のフラッシュメモリにおける分割された
2つメモリブロックへのデータの記憶方法の例を示す回
路説明図。
2つメモリブロックへのデータの記憶方法の例を示す回
路説明図。
【図9】本発明が適用されたフラッシュメモリにおける
低信頼性データ用ブロックへの書き込み手順を示すフロ
ーチャート。
低信頼性データ用ブロックへの書き込み手順を示すフロ
ーチャート。
【図10】本発明が適用されたフラッシュメモリにおけ
る高信頼性データ用ブロックへの書き込み手順を示すフ
ローチャート。
る高信頼性データ用ブロックへの書き込み手順を示すフ
ローチャート。
【図11】本発明が適用されたフラッシュメモリにおけ
る低信頼性データ用ブロックのメモリセルへの書込み時
の印加電圧例を示す回路説明図。
る低信頼性データ用ブロックのメモリセルへの書込み時
の印加電圧例を示す回路説明図。
【図12】本発明が適用されたフラッシュメモリにおけ
る高信頼性データ用ブロックのメモリセルへの書込み時
の印加電圧例を示す回路説明図。
る高信頼性データ用ブロックのメモリセルへの書込み時
の印加電圧例を示す回路説明図。
【図13】本発明が適用されたフラッシュメモリにおけ
る高信頼性データ用ブロックのメモリセルからのデータ
読出し時の印加電圧例を示す回路説明図。
る高信頼性データ用ブロックのメモリセルからのデータ
読出し時の印加電圧例を示す回路説明図。
【図14】データ判定回路の他の実施例を示す論理構成
図。
図。
【図15】本発明が適用されたフラッシュメモリにおけ
るメモリセルアレイの他の構成例を示すブロック図。
るメモリセルアレイの他の構成例を示すブロック図。
【図16】本発明が適用されたフラッシュメモリにおけ
るメモリセルアレイの他の構成例を示す回路構成図。
るメモリセルアレイの他の構成例を示す回路構成図。
【図17】図16の実施例のメモリセルアレイにおける
消去時の印加電圧例を示す回路説明図。
消去時の印加電圧例を示す回路説明図。
【図18】本発明が適用されたフラッシュメモリにおけ
るメモリセルアレイのさらに他の構成例を示すブロック
図。
るメモリセルアレイのさらに他の構成例を示すブロック
図。
【図19】本発明の他の実施例のメモリセルアレイにお
けるメモリセル1ビットに対して4値と2値のデータを
記憶する場合のしきい値の分布を示す説明図。
けるメモリセル1ビットに対して4値と2値のデータを
記憶する場合のしきい値の分布を示す説明図。
【図20】図19の実施例を適用したフラッシュメモリ
におけるメモリセルアレイの構成例を示す回路構成図。
におけるメモリセルアレイの構成例を示す回路構成図。
FMRY フラッシュメモリ MARY メモリセルアレイ XD,YD アドレスデコーダ YS&SA センス回路(カラムスイッチ&センスアン
プ列) JD 判定回路 DR データラッチ回路(データレジスタ) B1 第2のメモリブロック(高信頼性データ用ブロッ
ク) B2 第1のメモリブロック(低信頼性データ用ブロッ
ク) WL ワード線 MBL 主ビット線 SBL 副ビット線 SL ソース線 MC メモリセル Qs 選択トランジスタ
プ列) JD 判定回路 DR データラッチ回路(データレジスタ) B1 第2のメモリブロック(高信頼性データ用ブロッ
ク) B2 第1のメモリブロック(低信頼性データ用ブロッ
ク) WL ワード線 MBL 主ビット線 SBL 副ビット線 SL ソース線 MC メモリセル Qs 選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/10 481 H01L 27/10 434 21/8247 29/78 371 29/788 29/792 (72)発明者 黒田 謙一 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5B025 AA03 AC01 AD04 AD05 AD13 AE08 5B062 AA01 CC01 DD05 DD10 5F001 AA25 AB08 AC02 AC06 AF06 AF07 AG40 5F083 EP02 EP23 ER02 ER05 ER09 ER14 ER15 ER19 ER22 ER30 GA01 GA09 GA21 LA10 LA12 LA16 ZA13
Claims (14)
- 【請求項1】 各々複数のメモリセルを有する第1のメ
モリブロック及び第2のメモリブロックを有するメモリ
アレイと、 供給されたアドレス信号に従って上記第1及び第2のメ
モリブロックの中のメモリセルを選択するアドレスデコ
ーダと、 上記第1及び第2のメモリブロックに結合され、上記ア
ドレスデコーダによって選択されたメモリセルに格納さ
れているデータをセンスするセンス回路と、 上記デコーダによって選択されたメモリセルに書き込ま
れるべきデータをラッチする第1データラッチ回路と、 を備え、 第1アドレス信号に従って選択された上記第1のメモリ
ブロック内の第1メモリセルに、上記第1データラッチ
回路内にラッチされている第1データが書き込まれ、 第2アドレス信号に従って選択された上第記2のメモリ
ブロック内の第2メモリセルに、上記第1データラッチ
回路内にラッチされている第2データが書き込まれ、 第3アドレス信号に従って選択された上記第2のメモリ
ブロック内の第3メモリセルに、上記第1データラッチ
回路内にラッチされている上記第2データが書き込まれ
るように構成されていることを特徴とする不揮発性記憶
回路。 - 【請求項2】 上記第1のメモリブロックは複数の第1
ビット線を有し、上記第2のメモリブロックは複数の第
2ビット線を有し、 上記複数の第1ビット線の中のビット線及び上記複数の
第2ビット線の中のビット線は、上記アドレスデコーダ
に供給されたアドレス信号に従って選択的に上記センス
回路に接続されることを特徴とする請求項1に記載の不
揮発性記憶回路。 - 【請求項3】 第2データラッチ回路を有し、 読み出し動作において、上記第2アドレス信号に従って
選択された上記第2のメモリブロック内の上記第2メモ
リセルのデータは上記センス回路を介して上記第1デー
タラッチ回路にラッチされ、上記第3アドレス信号に従
って選択された上記第2のメモリブロック内の上記第3
メモリセルのデータは上記センス回路を介して上記第2
データラッチ回路にラッチされることを特徴とする請求
項2に記載の不揮発性記憶回路。 - 【請求項4】 演算回路を有し、 該演算回路は上記第1データラッチ回路及び上記第2デ
ータラッチ回路内のそれぞれにラッチされたデータを受
け、所定の演算を行うことを特徴とする請求項3に記載
の不揮発性記憶回路。 - 【請求項5】 上記複数のメモリセルの各々はフローテ
ィングゲートを有し、データに対応するしきい値を有す
ることを特徴とする請求項1乃至4に記載の不揮発性記
憶回路。 - 【請求項6】 しきい値の高低によってデータを記憶す
る複数の不揮発性メモリセルが行方向と列方向にそれぞ
れ配置されたメモリセルアレイと、 上記メモリセルから読み出された2つまたは3つ以上の
データを比較して判定する判定回路とを備え、 上記メモリセルアレイは、メモリセルに記憶されている
データをセンスするセンス回路を共通にして行方向に沿
って第1と第2のメモリブロックに、またはワード線選
択回路を共通にして列方向に沿って第1と第2のメモリ
ブロックに分割され、 上記第1のメモリブロックには、1ビットのデータがそ
れぞれ2以上のメモリセルに書き込まれ、 第2のメモリブロックには、1ビットのデータがそれぞ
れ1つのメモリセルに書き込まれ、 上記第1のメモリブロックのメモリセルに書き込まれた
データに関しては、同一データが書き込まれている2以
上のメモリセルからデータが読み出されて上記判定回路
で論理判定され、該判定によって得られたデータが出力
されるように構成されてなることを特徴とする不揮発性
記憶回路。 - 【請求項7】 上記第1のメモリブロックには1ビット
のデータがそれぞれ2つのメモリセルに書き込まれ、デ
ータが書き込まれたメモリセルのしきい値が高い方また
は低い方のいずれか一方が他方に比べて経時変化を起こ
し易い場合に、変化を起こし易い方のしきい値が論理
“1”のデータに対応されて記憶され、上記判定回路は
上記第1のメモリブロックの2つのメモリセルから読み
出されたデータの論理和を取って出力データとすること
を特徴とする請求項6に記載の不揮発性記憶回路。 - 【請求項8】 上記第1のメモリブロックには1ビット
のデータがそれぞれ2つのメモリセルに書き込まれ、デ
ータが書き込まれたメモリセルのしきい値が高い方また
は低い方のいずれか一方が他方に比べて経時変化を起こ
し易い場合に、変化を起こし易い方のしきい値が論理
“0”のデータに対応されて記憶され、上記判定回路は
上記第1のメモリブロックの2つのメモリセルから読み
出されたデータの論理積を取って出力データとすること
を特徴とする請求項6に記載の不揮発性記憶回路。 - 【請求項9】 上記第1のメモリブロックには1ビット
のデータがそれぞれ3以上のメモリセルに書き込まれ、
上記第1のメモリブロックのメモリセルに記憶されるデ
ータはそれぞれ1ビットが該第1のメモリブロック内の
3以上のメモリセルに書き込まれ、上記判定回路は上記
第1のメモリブロックのメモリセルから読み出された3
以上のデータの多数決論理を取って出力データとするこ
とを特徴とする請求項6に記載の不揮発性記憶回路。 - 【請求項10】 上記メモリセルアレイがセンス回路を
共通にして行方向に沿って複数のメモリブロックに分割
されている場合に、上記第1のメモリブロックにおい
て、1ビットのデータが記憶される2以上のメモリセル
は、同一ビット線に接続されたメモリセルであり、これ
らのメモリセルからのデータの読み出しは一のメモリセ
ルのデータを読み出した後に他のメモリセルのデータの
読み出しを順次行ない、読み出されたデータの論理判定
を上記判定回路により行なって出力データとすることを
特徴とする請求項6、7、8または9に記載の不揮発性
記憶回路。 - 【請求項11】 上記メモリセルアレイがワード線選択
回路を共通にして列方向に沿って複数のメモリブロック
に分割されている場合に、上記第1のメモリブロックに
おいて、1ビットのデータが記憶される2以上のメモリ
セルは、同一ワード線に接続されたメモリセルであり、
これらのメモリセルからのデータの読み出しは、互いに
並行してあるいは一のメモリセルのデータを読み出した
後に他のメモリセルのデータの読み出しを順次行ない、
これらのメモリセルから読み出されたデータの論理判定
を上記判定回路により行なって出力データとすることを
特徴とする請求項6、7、8または9に記載の不揮発性
記憶回路。 - 【請求項12】 しきい値の高低によって2ビット以上
のデータを記憶する複数の不揮発性メモリセルが行方向
と列方向にそれぞれ配置されたメモリセルアレイを備
え、 上記メモリセルアレイは、メモリセルに記憶されている
データをセンスするセンス回路を共通にして行方向に沿
って第1と第2のメモリブロックに、またはワード線選
択回路を共通にして列方向に沿って第1と第2のメモリ
ブロックに分割され、 第1のメモリブロックには1ビットのデータを1つのメ
モリセルに割り当てて記憶し、第2のメモリブロックに
は2ビット以上のデータを1つのメモリセルに割り当て
て記憶するとともに、 上記第2のメモリブロックに関しては複数のワード線レ
ベルで1つのメモリセルからのデータの読出しが行なわ
れ、上記第1のメモリブロックに関しては上記複数のワ
ード線レベルのうち中位のもので1つのメモリセルから
のデータの読出しが行なわれるように構成されてなるこ
とを特徴とする不揮発性記憶回路。 - 【請求項13】 同一のメモリブロックのメモリセル
は半導体基板の主面に形成されている同一のウェル領域
内に形成され、 それぞれのメモリセルが形成されるウェル領域が電気的
に分離されることによりメモリブロックの分割が行なわ
れていることを特徴とする請求項1乃至12に記載の不
揮発性記憶回路。 - 【請求項14】 請求項1乃至13に記載の不揮発性記
憶回路と、プログラムに従ってデータ処理を行う中央処
理ユニットとが一つの半導体チップ上に形成され、上記
第2のメモリブロックには少なくとも上記中央処理ユニ
ットが実行するプログラムが記憶され、上記第1のメモ
リブロックには上記プログラム以外のデータが記憶され
るように構成されてなることを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21347499A JP2001043691A (ja) | 1999-07-28 | 1999-07-28 | 不揮発性記憶回路およびマイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21347499A JP2001043691A (ja) | 1999-07-28 | 1999-07-28 | 不揮発性記憶回路およびマイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001043691A true JP2001043691A (ja) | 2001-02-16 |
Family
ID=16639810
Family Applications (1)
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---|---|---|---|
JP21347499A Pending JP2001043691A (ja) | 1999-07-28 | 1999-07-28 | 不揮発性記憶回路およびマイクロコンピュータ |
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