JP2001043691A - 不揮発性記憶回路およびマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズをそれほど増大させることなく
高い信頼性を保証したいデータを記憶することができる
とともに、読み出し時間を増加させることなく高い信頼
性を保証したいデータを記憶することができる不揮発性
記憶回路を実現する。 【解決手段】 不揮発性メモリセルアレイ（ＭＡＲＹ）
を、センス回路またはワード線選択回路を共通にして行
方向または列方向に分割して、一方のブロック（高信頼
性データ用ブロック）には１ビットのデータを２以上の
メモリセルに記憶し、他方のブロック（低信頼性データ
用ブロック）には１ビットのデータを１つのメモリセル
に記憶するとともに、上記一方のブロックからのデータ
読み出しの際には２つのメモリセルから読み出したデー
タの論理和または論理積もしくは多数決を取って出力デ
ータとするようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶技術さ
らには書換え可能な不揮発性記憶回路におけるデータの
保存方式に適用して有効な技術に関し、例えばデータを
所定のブロック単位で一括消去可能なフラッシュメモリ
に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、自動車のエンジン制御装置として
例えばフラッシュメモリを内蔵したシングルチップマイ
クロコンピュータ（以下、シングルチップ・マイコンと
称する）が用いられることがある。かかるエンジン制御
用マイクロコンピュータにおいては、フラッシュメモリ
は吸気温度、水温、排気センサー、燃焼センサー、車速
などに基づいてエンジンの回転数等を制御する制御プロ
グラムや演算に使用するパラメータ等の格納に用いられ
ていた。ここで、制御プログラムやパラメータの格納に
書換え不能なマスクＲＯＭでなくフラッシュメモリが用
いられる理由は、車種ごとのチューニングや、突然の仕
様変更が容易なことや、制御プログラムやパラメータに
不具合があることが後から分かったような場合に容易に
書き換えができるからである。

【０００３】

【発明が解決しようとする課題】フラッシュメモリを内
蔵したシングルチップマイコンの応用例としての自動車
エンジン制御用マイコンは、０.３５μmプロセスではそ
の動作周波数が６０ＭＨｚ、０.１８μmでは１００ＭＨ
ｚのものが要求されている。かかるエンジン制御用マイ
コンにおいて、１サイクルでフラッシュメモリからデー
タを読み出せるようにしたい場合、アクセスタイムは、
０.３５μmプロセスを適用した製品で１６.７ns、０.１
８μmプロセス適用した製品では１０nsになる。

【０００４】従来、自動車のエンジン制御用マイコンの
内蔵フラッシュメモリは、エンジン回転数などの制御プ
ログラムの格納に用いられてきた。そして、フラッシュ
メモリに要求されるメモリ容量は１２８k〜５１２kバイ
トであるが、書き換え回数は１００回程度であった。し
かし、フラッシュメモリの読み出し速度は、上述したよ
うに０.３５μm、０.１８μm……とプロセスの微細化が
進むほど、高速のものが要求されている。

【０００５】しかし、２００１年より欧州で実施が決ま
っている故障診断情報機能対応車には、車両故障時の走
行距離、故障箇所等の情報保持が義務付けられている。
そのため、フラッシュメモリにはメモリ容量は数K〜数
十Kバイトでよいが、書き換え回数については１０万回
程度まで書換え可能であることが要求される。ただし、
故障した場合の書換えはディーラーが行なうためフラッ
シュメモリの書換え速度は遅くてもよい。

【０００６】ところで、一般に、フラッシュメモリは、
書き換えを行うとメモリセルが劣化するという問題があ
る。これは、メモリセルの書き換えによってゲート酸化
膜中に欠陥が発生することがあり、この欠陥を介して浮
遊ゲートに蓄積されていた電荷が基板側にリークするた
めである。この電荷のリークは、浮遊ゲートに正孔が蓄
積されている場合より電子が蓄積されている場合の方が
大きいことが分かっている。従って、電子が蓄積された
状態を論理“１”のデータ、蓄積電荷がないまたは正孔
が蓄積された状態を論理“０”のデータとすると、
“０”データは“０”のままであるが、“１”データは
“０”データに化ける場合がある。このデータ化けは、
データの書き換えを繰り返し行なうと、ある確率で発生
する。

【０００７】従来は、フラッシュメモリの信頼性を向上
させるために、ＥＣＣ回路を内蔵させていた。しかし、
例えば８ビット読み出しの場合、８ビット中の１ビット
を救済するためには４ビットのパリティビットが必要と
なるので、１バイトのデータではパリティを含むデータ
のビット長は１２ビットとなる。従って、パリティのな
いデータと同一量のデータを記憶できるようにするには
メモリセルアレイのサイズを１.５倍にしなければなら
ないため、チップサイズが増加しコストがアップしてし
まうという問題点があった。また、ＥＣＣ回路を有する
フラッシュメモリメモリにおいては、読み出したデータ
を正しいデータに変換するための論理演算に数ns〜数１
０nsの時間を必要とするため、その分読み出し速度が遅
くなるという問題があった。

【０００８】また、従来、記憶データの信頼性を高める
ために同一データを２つのメモリ領域に重複して格納し
ておいて、読み出したデータの論理和を行なって真のデ
ータとしたり、同一データを３つのメモリ領域に格納し
ておいて、読み出したデータの多数決判定を行なって真
のデータとする技術が提案されている（特開平２−１９
２０９９号）が、これらの技術も同一量のデータを記憶
するのに必要なメモリのサイズが大きくなり、コストア
ップの原因となる。

【０００９】他に、行デコーダと列デコーダを有するメ
モリセルアレイ(第一のメモリセルアレイ)と、このメモ
リセルアレイ内の特定のメモリ領域と同じ大きさを持ち
行デコーダと列デコーダを有する２つ以上のメモリセル
アレイ(第二のメモリセルアレイおよび第三のメモリセ
ルアレイ)とを備え、高い信頼性を保証したいデータ
（以下、高信頼性データと称する）を上記第一のセルア
レイの特定領域と第二および第三のメモリセルアレイに
重複して書き込み、読み出したデータの多数決判定を行
なって真のデータとする方法も提案されている。

【００１０】しかしながら、この方法にあっては、第二
および第三のメモリセルアレイに、第一のメモリセルア
レイとは別個に行および列デコーダが必要であること、
複数のメモリセルアレイでデータの読み出しを同時に行
うため、センスアンプがそれぞれのメモリセルアレイご
とに必要となることから、メモリのサイズが大きくな
り、コストが上昇するという問題点がある。

【００１１】本発明の目的は、わずかなサイズ（メモリ
セル数）の増加で高い信頼性が要求されるデータを記憶
することができる不揮発性記憶回路を実現することにあ
る。

【００１２】本発明の他の目的は、読み出し時間を増加
させることなく高い信頼性が要求されるデータを記憶す
ることができる不揮発性記憶回路を実現することにあ
る。

【００１３】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１５】すなわち、各々複数のメモリセルを有する
第１のメモリブロック及び第２のメモリブロックを有す
るメモリアレイと、供給されたアドレス信号に従って上
記第１及び第２のメモリブロックの中のメモリセルを選
択するアドレスデコーダと、上記第１及び第２のメモリ
ブロックに結合され、上記アドレスデコーダによって選
択されたメモリセルに格納されているデータをセンスす
るセンス回路と、上記デコーダによって選択されたメモ
リセルに書き込まれるべきデータをラッチする第１デー
タラッチ回路と、を備え、第１アドレス信号に従って選
択された上記第１のメモリブロック内の第１メモリセル
に、上記第１データラッチ回路内にラッチされている第
１データが書き込まれ、第２アドレス信号に従って選択
された上第記２のメモリブロック内の第２メモリセル
に、上記第１データラッチ回路内にラッチされている第
２データが書き込まれ、第３アドレス信号に従って選択
された上記第２のメモリブロック内の第３メモリセル
に、上記第１データラッチ回路内にラッチされている上
記第２データが書き込まれるように構成した。

【００１６】上記した手段によれば、一方のメモリブロ
ック（第２のメモリブロック）には同一データ（第２デ
ータ）が２つのメモリセル（第２と第３のメモリセル）
に書込まれるため、データの信頼性が向上する。

【００１７】より具体的には、不揮発性メモリセルアレ
イを、センス回路またはワード線選択回路を共通にして
行方向または列方向に分割して、一方のブロック（高信
頼性データ用ブロック）には１ビットのデータを２以上
のメモリセルに記憶し、他方のブロック（低信頼性デー
タ用ブロック）には１ビットのデータを１つのメモリセ
ルに記憶するとともに、上記一方のブロックからのデー
タ読み出しの際には２つのメモリセルから読み出したデ
ータの論理和または論理積を取って出力データとする。
または、１ビットのデータを上記一方のブロック内の３
つのメモリセルに重複して記憶し、読み出しの際には３
つのメモリセルから読み出したデータの多数決判定をし
て多数データを出力データとする。

【００１８】なお、本明細書において、低信頼性とは高
信頼性と比べると相対的に信頼性が低いことを意味する
用語であり、従来のメモリと比べて信頼性が低いことを
意味するものではない。つまり、本明細書における低信
頼性とは従来のメモリとほぼ同じ信頼性のことを指して
いる。

【００１９】上記のように構成された不揮発性メモリア
レイを内蔵した例えば自動車のエンジン制御用マイコン
においては、大きな記憶容量を必要とするが書き換え回
数は少ないプログラムデータを低信頼性データ用ブロッ
クに格納し、書き換え回数が多いデータを高信頼性デー
タ用ブロックに格納する。

【００２０】上記した手段によれば、同一量のデータを
書き込む場合、高信頼性データ用ブロックの記憶容量は
低信頼性データ用ブロックの記憶容量より大きくなって
しまうが、例えば自動車のエンジン制御用マイコンにお
いては、書換え回数の多い高信頼性データ用ブロックの
記憶容量は数k〜数１０kバイトであり、プログラムが格
納される低信頼性データ用ブロックの記憶容量の１２８
k〜５１２kバイトに比べ小さく、高信頼性データを記憶
するための記憶容量が倍になってもチップ全体から見た
記憶容量の増加はわずかである。従って、チップサイズ
をそれほど増大させることなく所望の記憶データの信頼
性を従来の不揮発性記憶回路に比べて向上させることが
できる。

【００２１】また、低信頼性データ用ブロックのデータ
読み出しは、従来の記憶回路における読出し速度と同等
にできる。一方、高信頼性データ用ブロックのデータ
は、読み出しを２回、または３回行った後に、論理和ま
たは多数決判定等を行なって得るので、低信頼性データ
用ブロックの読出しよりも遅くなるが、例えば自動車の
エンジン制御システムではデータの読み出しを車両の故
障時、エンジンのスタート時等に限定し通常動作時は必
要なデータをＲＡＭ内に保持しておくなど使用方法を工
夫することにより、読出し速度が遅くなることに伴うシ
ステムへの影響を極力少なくすることができる。

【００２２】さらに、センス回路またはワード線選択回
路を共通にしてブロックの分割を行なっているため、チ
ップサイズの増大も抑えることができる。

【００２３】

【発明の実施の形態】以下、本発明を、フラッシュメモ
リを内蔵したマイクロコンピュータ（以下、フラッシュ
マイコンと称する）に適用した場合の実施例を、図面を
用いて説明する。図１には、本発明が適用されるフラッ
シュマイコンの概略構成が示されている。特に制限され
ないが、図１に示されている各回路ブロックを構成する
回路素子は、公知のＭＯＳＦＥＴ（絶縁ゲート型電界効
果トランジスタ）集積回路の製造技術により、単結晶シ
リコンのような１個の半導体チップ上に形成されてい
る。

【００２４】図１に示されているように、この実施例の
フラッシュマイコンは、プログラム制御方式の中央処理
ユニットＣＰＵと、クロック発生回路ＣＰＧとを備え
る。このうち、中央処理ユニットＣＰＵには、アドレス
バスＡＢＵＳおよびデータバスＨＤＢＵＳを介して、フ
ラッシュメモリＦＭＲＹ（不揮発性メモリ），スタティ
ック型ＲＡＭ（ＳＲＡＭ），割込みコントローラＩＲＣ
ＯＮＴ，アナログ・デジタル変換回路ＡＤＣ，シリアル
コミュニケーションインタフェースＳＣＩ，ウォッチド
ッグタイマＷＤＴＭＲ，タイマー回路ＴＩＭ並びにウェ
ートステートコントローラＷＳＣＯＮＴなどが結合さ
れ、クロック発生回路ＣＰＧには、外部端子ＸＴＡＬ及
びＥＸＴＡＬを介して所定の固有振動数を有する水晶発
振子ＸＴＡＬが結合される。

【００２５】フラッシュマイコンのアドレスバスＡＢＵ
ＳおよびデータバスＨＤＢＵＳには、さらに１２個の入
出力ポートＰＯＲＴ１〜ＰＯＲＴ１２が結合される。シ
リアルコミュニケーションインタフェースＳＣＩは、対
応する入出力ポートＰＯＲＴ１〜ＰＯＲＴ１２ｋうち所
定のポートに結合された外部のシリアル入出力装置との
間で、所定のアルゴリズムに沿ったシリアルデータ転送
をサポートし、タイマー回路ＴＩＭは、クロック発生回
路ＣＰＧから供給されるクロック信号に従って時間管理
を行う。さらに、入出力ポートＰＯＲＴ１〜ＰＯＲＴ１
２は、フラッシュマイコンの各部と外部に設けられた各
種装置との信号の授受を行うインタフェース回路として
機能する。

【００２６】一方、割込みコントローラＩＲＣＯＮＴ
は、チップ内部または外部装置で発生した所定の割込み
原因に基づいて中央処理ユニットＣＰＵに対して割込み
要求を行なう。アナログ・デジタル変換回路Ａ／Ｄは、
例えば外部の各種センサ等から入力されるアナログ入力
信号を、所定ビットのディジタル信号に変換して、中央
処理ユニットＣＰＵ等に伝達する。

【００２７】この実施例のフラッシュマイコンには、外
部端子から動作モードを指定するモード指定信号ＭＤ０
〜ＭＤ２、スタンバイ信号ＳＴＢＹ＊（ここで、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号等については、その名称の末尾に＊が付されて
いる。以下同様）及びリセット信号ＲＥＳ＊などの外部
制御信号がそれぞれ供給される。フラッシュマイコンか
らは、アドレス信号の出力タイミングを示すアドレスス
トローブ信号ＡＳ＊やリードデータの出力タイミングを
示す信号ＲＤ＊などが出力される。また、フラッシュマ
イコンには、外部の電源装置から電源電圧Ｖcc及び接地
電位Ｖssが供給され、内部でフラッシュメモリＦＭＲＹ
の書込み、消去を行う際の高電圧Ｖｐｐを発生してい
る。なお、電源電圧Ｖccは、例えば＋５Ｖ（ボルト）と
される。

【００２８】フラッシュマイコンの中央処理ユニットＣ
ＰＵは、フラッシュメモリＦＭＲＹもしくはＳＲＡＭに
格納された制御プログラムに従ってステップ動作し、各
種演算処理を行うとともに、フラッシュマイコンの各部
を制御する。また、この実施例においては、中央処理ユ
ニットＣＰＵが、フラッシュメモリＦＭＲＹの書き換え
に関する一連の処理を行う。

【００２９】クロック発生回路ＣＰＧは、外部の水晶発
振子ＸＴＡＬとともに、その固有振動数に見合った所定
の周波数・位相を有するクロック信号を形成し、フラッ
シュマイコン内の各部に供給する。また、フラッシュメ
モリＦＭＲＹは、制御ゲート及び浮遊ゲートを有する２
層ゲート構造型メモリセルがマトリックス状に配置され
てなるメモリセルアレイをその基本構成要素とし、中央
処理ユニットＣＰＵによって実行される制御プログラム
やパラメータなどの固定データ等を格納する。フラッシ
ュメモリＦＭＲＹは、その保持データが書き換え可能と
されるため、システムに不良が発生したりエンジン制御
システムでは経年変化でエンジン等の特性が変化した場
合にもプログラムの修正が可能になる。

【００３０】図２には、図１のフラッシュマイコンに含
まれるフラッシュメモリＦＭＲＹの一実施例のブロック
図が示されている。

【００３１】図２に示されているように、この実施例の
フラッシュメモリＦＭＲＹは、制御ゲートと浮遊ゲート
を有するメモリセルがマトリックス状に配置された２個
のブロックＢ１〜Ｂ２からなるメモリセルアレイＭＡＲ
Ｙを備える。メモリセルアレイＭＡＲＹの周辺には、中
央処理ユニットＣＰＵから供給されるロウアドレス信号
ＡＸ０〜ＡＸｊをデコードしてメモリセルアレイＭＡＲ
Ｙ内の１本のワード線を選択レベルにするとともに対応
する選択トランジスタ（副ビット線と主ビットの間のス
イッチ）をオンさせるゲート信号を生成するＸデコーダ
ＸＤ、中央処理ユニットＣＰＵから供給されるカラムア
ドレス信号ＡＹ０〜ＡＹｊをデコードしてメモリセルア
レイＭＡＲＹ内の１本の主ビット線を選択する信号を生
成するＹデコーダＹＤ、主ビット上に接続されＹデコー
ダＹＤからの選択信号によってオンされるカラムスイッ
チと主ビット線の信号レベルを増幅するセンスアンプと
からなるカラムスイッチ＆センスアンプ列ＹＳ＆ＳＡが
設けられている。また、ソース線はソーススイッチ回路
ＳＳに接続され、選択ブロックか非選択ブロックかに応
じて、接地電位Ｖｓｓが供給されたり、オープンにされ
たりする。

【００３２】また、フラッシュメモリＦＭＲＹには、中
央処理ユニットＣＰＵから供給されるロウアドレス信号
ＡＸ０〜ＡＸｊを受けるロウアドレスバッファＸＢ、中
央処理ユニットＣＰＵから供給されるカラムアドレス信
号ＡＹ０〜ＡＹｊを受けるカラムアドレスバッファＹ
Ｂ、内部の制御状態を決定するコントロールレジスタＣ
Ｒ、中央処理ユニットＣＰＵから供給される選択制御信
号ＣＥ＊や書込み制御信号ＷＥ＊、出力制御信号ＯＥ＊
に基づいてロウアドレスデコーダ（Ｘデコーダ）ＸＤや
カラムアドレスデコーダＹＤやソーススイッチ回路ＳＳ
等メモリ内部の回路に対する制御信号ＷＣ，ＡＥ，ＢＥ
等を形成するタイミング生成回路ＴＧ、外部から供給さ
れる電源電圧Ｖｃｃから書込み，消去ならびに読み出し
動作に必要な各種レベルの内部電圧Ｖpp１等を生成する
内部電圧生成回路ＶＧ、内部データバスＨＤＢＵＳを介
して供給されるライトデータ信号をラッチする回路を有
しメモリセルアレイＭＡＲＹ内のメモリセルに対する書
込み信号を生成したりメモリセルアレイＭＡＲＹから読
み出されたリードデータ信号をラッチして内部データバ
スＨＤＢＵＳ上へ出力する読出し書込み回路ＲＷが設け
られている。

【００３３】さらに、この実施例のフラッシュメモリＦ
ＭＲＹに特有の回路として、メモリセルアレイＭＡＲＹ
から読み出されたリードデータ信号を保持するデータレ
ジスタＤＲと、このデータレジスタＤＲに保持されてい
るデータと次にメモリセルアレイＭＡＲＹから読み出さ
れたリードデータ信号との論理和または論理積もしくは
多数決判定等の論理動作を行なって真のデータを判定す
る判定回路ＪＤとが設けられている。 なお、特に制限
されるものでないが、この実施例のフラッシュメモリＦ
ＭＲＹは書込みを電子のチャネル・ホットエレクトロン
注入方式で、また消去をチャネル全面のＦＮトンネル電
流により行なうようにされる。チャネル・ホットエレク
トロン注入方式はメモリセルのドレイン近傍で非常に高
い電界を必要とするが、微細化プロセスを適用してメモ
リセルのサイズ特にゲート長を短く設定することにより
比較的低いソース・ドレイン間電圧でホットエレクトロ
ンの発生に必要な高電界を生じさせることができるた
め、半導体集積回路の高集積化に伴い有効性が高くなる
と予想される。

【００３４】図３には、図２のフラッシュメモリＦＭＲ
Ｙに含まれるメモリセルアレイＭＡＲＹの一実施例の部
分的な回路図が示されている。これらの図に基づいて、
この実施例のフラッシュマイコンに含まれるフラッシュ
メモリＦＭＲＹの具体的構成及び動作ならびにその特徴
等について説明する。

【００３５】従来より、シングルチップ・マイコンに内
蔵されるフラッシュメモリとしては、種々の形式のもの
が実用化されている。そのうちの一つに、ビット線を選
択トランジスタにより分割したいわゆるノア（ＮＯＲ）
型のフラッシュメモリがある。この実施例のメモリセル
アレイＭＡＲＹは、特に制限されないが、ＮＯＲ型アレ
イとされ、図３に示されるように、各々複数のメモリセ
ルＭＣが接続された副ビット線ＳＢＬは選択トランジス
タＱｓを介して列ごとに共通の主ビット線ＭＢＬに接続
される。各副ビット線ＳＢＬにはｎ個（例えば１〜６４
ビット）のメモリセルＭＣが接続される。各メモリセル
ＭＣは制御ゲートと浮遊ゲートを有するＭＯＳ型トラン
ジスタで構成され、そのソース端子は行方向のワード線
２本に対し１本の割合で配設されたソース線ＳＬに接続
される。

【００３６】メモリセルアレイＭＡＲＹは、列方向にｎ
個のメモリセルＭＣが１本の副ビット線ＳＢＬに、また
行方向はｍ個（例えば２５６ビット）のメモリセルＭＣ
が１本のワード線ＷＬに接続された複数のブロックによ
り構成される。理解を容易にするため、ここではメモリ
ブロックは２つからなり、ブロックＢ１はワード線方向
に４つ、ビット線方向に２つのメモリセルが、ブロック
Ｂ２はワード線、ビット線ともに４つのメモリセルが接
続された場合を示す。

【００３７】なお、ＮＯＲ型のフラッシュメモリには、
消去をチャネル全面のＦＮ(Fowler-Nordheim)トンネ
ル、書込みをドレイン端部のＦＮトンネル電流で行うも
のであるが、書込みを電子のチャネル・ホットエレクト
ロン注入で行なう方式もある。この実施例では、書込み
を電子のチャネル・ホットエレクトロン注入方式で、ま
た消去をチャネル全面のＦＮトンネル電流により行なう
方式について説明する。

【００３８】図４にビット線方向に沿ったメモリブロッ
クの断面図を示す。メモリセルＭＣおよび選択トランジ
スタＱｓは、Ｐ型シリコン基板Ｐ−ＳＵＢに形成された
深いＮウェル領域Ｎ−ＷＥＬＬ内の浅いＰウェル領域Ｐ
−ＷＥＬＬ内に形成され、同一ブロックに属するメモリ
セルは同一のＰウェル領域Ｐ−ＷＥＬＬ内に形成され、
１ブロックが消去単位とされる。これは、ブロックＢ１
を消去する場合、ブロックＢ１のＰウェル領域に高電圧
を印加するが、この電圧がブロックＢ２のＰウェル領域
に印加されないようにするためである。

【００３９】各メモリセルＭＣは制御ゲートと浮遊ゲー
トを有するＭＯＳ型トランジスタで構成され、ゲート絶
縁膜は１０nm程度の熱酸化膜で構成され、制御ゲートと
浮遊ゲート間の絶縁膜は、酸化膜換算厚が１５nm程度の
ＯＮＯ(Oxide-Nitride-Oxide)膜で構成される。選択ト
ランジスタのゲート絶縁膜は、厚み２０nm程度の熱酸化
膜で構成される。

【００４０】図５にメモリセルの消去時の印加電圧を示
す。消去はブロック単位に行われる。ここで、消去とは
メモリセルのしきい値を低くすることを意味するものと
し、しきい値の低い状態は例えば論理 “０”のデータ
の記憶状態に対応される。ブロックＢ１のメモリセルを
消去する場合に、メモリセルＭＣの制御ゲートに-８Ｖ
の高電圧を印加、Ｐウェル領域Ｐ−ＷＥＬＬと深いＮウ
ェル領域Ｎ−ＷＥＬＬに+８Ｖの高電圧を印加、メモリ
セルのドレインとソースはオープンにし、浮遊ゲートか
らＰウェル領域Ｐ−ＷＥＬＬへ電子をＦＮ(Fowler-Nord
heim)トンネルにより引き抜き、メモリセルのしきい値
電圧を低くする。このとき、選択トランジスタＱｓはそ
のゲートを接地電位（０Ｖ）にしてオフにする。一方、
非選択ブロックのメモリセルの制御ゲートは接地電位、
ソースとドレインはオープン、Ｐウェルは接地電位、選
択トランジスタのゲートは接地電位にする。

【００４１】図６にメモリセルの書き込み時の印加電圧
を示す。書き込みは同一ワード線上のビット単位で行わ
れる。ここで、書込みとはメモリセルのしきい値を高く
することを意味し、しきい値の高い状態は例えば論理
“１” のデータの記憶状態に対応される。書き込みを
行うメモリセルの制御ゲートには+８Ｖ、書き込みを行
わないメモリセルの制御ゲートには０Ｖの電圧を印加す
る。ソースおよびＰウェルには接地電位、深いＮウェル
には接地電位あるいは電源電圧Ｖccが印加される。さら
に、書き込みを行うメモリセルのドレインに+５Ｖの電
圧を印加し、チャネル・ホットエレクトロン注入によ
り、電子をドレイン端のチャネル領域から浮遊ゲートに
注入し、しきい値電圧を高くする。書き込みを行わない
メモリセルのドレインはオープンまたは接地電位にす
る。

【００４２】なお、書込みの際に、主ビット線ＭＢＬに
印加された+５Ｖの電圧が、選択トランジスＱｓにおい
てしきい値電圧Ｖth分だけ電圧が落ちるのを防止するた
め、選択トランジスタＱｓのゲートには+８Ｖの高電圧
を印加する。一方、非選択ブロックの制御ゲート、ソー
ス、Ｐウェルは０Ｖ、選択トランジスタＱｓのゲートは
接地電位にされる。

【００４３】図７にメモリセルの読み出し印加電圧を示
す。読み出しを行うメモリセルＭＣの制御ゲートと選択
トランジスタＱｓのゲートにＶccを印加、行わないメモ
リセルのゲートは接地する。ソースおよびＰウェルは接
地、深いＮウェルは接地またはＶccを印加、ドレインに
は+１Ｖの電圧を印加する。ドレインを+１Ｖと低くする
のは、選択メモリセルのドレインに高い電圧が印加され
るとチャネル・ホットエレクトロン注入により弱い書込
みが行なわれたり、選択メモリセルと同一の副ビット線
に接続されている非選択メモリセルのドレインにも高い
電圧が印加され、浮遊ゲートの電荷が抜けて弱い消去が
行なわれるおそれがあるので、それを防止するためであ
る。制御ゲートにＶccが印加されて読み出しが行われる
メモリセルのしきい値電圧がＶccより低い場合にはチャ
ネル電流が流れ、高い場合は流れない。これを、差動ア
ンプあるいは電流センスアンプにより増幅して、電流が
流れる場合を例えばデータ“０”、流れない場合をデー
タ”１”に対応させて読出しを行なう。一方、非選択ブ
ロックのメモリセルの制御ゲート、ソース、Ｐウェルは
０Ｖ、選択トランジスタＱｓのゲートは０Ｖにする。

【００４４】ところで、この実施例のメモリセルアレイ
では、前述のように２つに分割されたブロックＢ１，Ｂ
２のうち、ブロックＢ１は高信頼性データ用ブロックと
され、ブロックＢ２は低信頼性データ用ブロックとされ
る。そして、この実施例では、図８に示すように、低信
頼性データ用ブロックＢ２には、１つのデータを１つの
メモリセルに割り当てて記憶するが、高信頼性データ用
ブロックＢ１には、１つのデータを２つのメモリセル
（例えば、同一ビット線上で隣り合うワード線に接続さ
れているメモリセルＭ１１１とＭ１２１）に割り当てて
重複して記憶する。

【００４５】一方、データの読出しに際しては、高信頼
性データ用ブロックＢ１の同一データが記憶された２つ
のメモリセルの一方から先ずデータの読出しが行なわ
れ、最初に読み出されたこのデータは前述したデータレ
ジスタＤＲ（図２参照）に保持される。次に、同一のデ
ータが記憶された他方のメモリセルからのデータの読出
しが行なわれ、読み出されたデータは読出し書込み回路
ＲＷを介して判定回路ＪＤに供給されてここで上記デー
タレジスタＤＲ内のデータとの論理和がとられて出力さ
れるように構成されている。図２の実施例ではデータレ
ジスタＤＲが１つだけのものが示されているが、後から
読み出されたデータを保持する第２のデータレジスタを
設けるようにしてもよい。あるいは読出し書込み回路Ｒ
Ｗが有するデータラッチ機能を利用して図２の実施例の
ようにデータレジスタＤＲは１つだけとしてもよい。

【００４６】具体的には、自動車エンジンの制御システ
ムに使用されるフラッシュマイコンにおいては、低信頼
性データ用ブロックＢ２にプログラムのような書換え回
数の少ないデータが格納され、高信頼性データ用ブロッ
クＢ１には走行距離や故障個所などの書換え回数の多い
情報が格納される。この実施例では、１つのメモリセル
アレイ内において普通の信頼性のデータが記憶される領
域と高信頼性のデータが記憶される領域が設けられるこ
ととなるため、前述の先願発明（特開平２−１９２０９
９号）のように各々デコーダ回路やセンスアンプ回路等
を備えた複数のメモリセルアレイに同一データを記憶す
る方式に比べて回路の占有面積が小さくて済み、ひいて
はチップサイズを低減してコストを下げることができる
という利点がある。

【００４７】なお、この実施例では、互いに隣接する２
つのメモリセルへの同一のデータの書込みと読出しは、
中央処理ユニットＣＰＵが実行するプログラムによって
例えば同一データに対して連続した２つのアドレス信号
を発生することで行なうようにしている。このように２
つのメモリセルへの同一データの書込み、読み出しはソ
フトウェアによって行なっても良いが、回路を工夫する
ことによりハードウェアで行なうようにすることも可能
である。例えば、データの信頼度すなわち書き込まれる
ブロックに応じて、高信頼性データ用ブロックに対する
書込みの際にはＣＰＵから供給されるアドレス信号に基
づいて次のアドレスを自動的に発生する回路等を設ける
ようにしても良い。

【００４８】図９に低信頼性データ用ブロックＢ２への
書き込み手順の一例を、また図１０に高信頼性データ用
ブロックＢ１への書き込み手順の一例を示す。図９と図
１０の手順の違いは、高信頼性データ用ブロックＢ１へ
の書き込み手順の一例を示す図１０のフローチャートで
は、１つのデータをあるアドレスに書込んだ後に他のア
ドレス（図３の場合は次のアドレス）を与えて同一デー
タを書込むステップ（Ｓ１４〜Ｓ１６）が設けられてい
る点にある。

【００４９】上記のように、ブロックＢ１には同一デー
タが２つのメモリセルに重複して記憶され、読出し時に
は２つのメモリセルから読み出したデータの論理和をと
って真の出力値としているので、書換え回数が多くなっ
てメモリセルの特性が劣化して１つ１つのメモリセルの
信頼性が低下しても２つのメモリセルのデータに基づい
て判定されたデータの信頼性はあまり低下しないことと
なる。

【００５０】ここで、２つのメモリセルから読み出され
たデータの論理和をとって真のデータとしているのは、
電子が蓄積された状態を論理“１”のデータ、蓄積電荷
がないまたは正孔が蓄積された状態を論理“０”のデー
タとすると、論理“０”データは“０”のままである
が、論理“１”データは“０”データに化け易いためで
ある。電子が蓄積された状態を論理“０”のデータ、蓄
積電荷がないまたは正孔が蓄積された状態を論理“１”
のデータとするフラッシュメモリにおいては、論理
“１”のデータは“０”のままであるが、論理“０”の
データは論理“１”のデータに化け易いので、その場合
には２つのメモリセルから読み出されたデータの論理積
をとるようにしてもよい。

【００５１】ところで、上記実施例では、同一のデータ
をビット線方向に隣接する２つのメモリセルに格納する
ようにしているが、ワード線方向に隣接する２つのメモ
リセルに格納しても良い。この場合には、２つのメモリ
セルのデータを同時に読み出して判定回路ＪＤに供給し
て直ちに判定することができる。なお、同一ブロック内
であれば隣接する２つのメモリセルでなく、物理的に離
れた位置にある２つのメモリセルに同一のデータを格納
するようにしても良い。

【００５２】次に、実施例のメモリセルアレイにおける
書込み動作についてより具体的に説明する。図１１に
は、低信頼性データ用ブロックＢ２の先頭番地であるワ
ード線ＷＬ２１とビット線ＭＢＬ１の交点のメモリセル
Ｍ２１１に書き込みを行なう場合に各信号線に印加され
る電圧が示されている。すなわち、このとき、ワード線
ＷＬ２１に+８Ｖ、ワード線ＷＬ１１、ＷＬ１２、ＷＬ
２２、ＷＬ２３、ＷＬ２４と、ソース線ＳＬ、Ｐウェル
は接地電位（０Ｖ）、深いＮウェルは接地電位あるいは
Ｖccにする。主ビット線ＢＬ１に+５Ｖの電圧を印加
し、チャネル電流により発生したホットエレクトロンを
ドレイン端のチャネル領域からメモリセルＭ２１１の浮
遊ゲートに注入することにより、しきい値電圧を高くす
る。このとき主ビット線ＭＢＬ２〜ＭＢＬ４はオープン
または接地電位にする。また、主ビット線ＭＢＬ１に印
加した+５Ｖの電圧が、選択トランジスＱｓにおいてＶt
h分レベル落ちするのを防止するために、ブロックＢ２
の選択トランジスタＱｓのゲートには+８Ｖの電圧を印
加し、ブロックＢ１側の選択トランジスタＱｓのゲート
は接地電位にする。

【００５３】低信頼性データ用ブロックＢ２への書込み
では、選択メモリセルにデータを書き込んだ後に図９に
示すようにベリファイ（ステップＳ３）を行ない、しき
い値電圧がある値以上にならない場合は、再度メモリセ
ルＭ２１１の書き込みを行なう（ステップＳ３→Ｓ
２）。ベリファイによって、しきい値電圧がある値以上
になったと判定された場合は、メモリセルＭ２１１の書
き込みは完了したことになり、アドレスを更新して次の
番地のメモリセルＭ２１２の書き込みを行なう（ステッ
プＳ４→Ｓ２）。同一ワード線上のすべてのメモリセル
の書き込みが終了した時点で、次のワード線の書き込み
が行なわれ、全てのメモリセルの書き込みが終了した時
点で書き込み動作が終了する（ステップＳ５→終了）。

【００５４】低信頼性データ用ブロックＢ２からのデー
タ読み出しは、ランダムなアドレスによって行なわれ
る。例えば、メモリセルＭ２１１を読み出す場合、ワー
ド線ＷＬ２１と選択トランジスタＱｓのゲートにＶccを
印加し、その他のワード線と選択トランジスタのゲート
は接地電位する。また、ソース線ＳＬおよびＰウェルに
は接地電位、深いＮウェルには接地電位またはＶccを印
加し、主ビット線ＭＢＬ１は＋１Ｖのプリチャージ電圧
を印加する。かかるバイアス状態において、メモリセル
Ｍ２１１のしきい値電圧がＶccより低い場合にはチャネ
ルに電流が流れ、しきい値電圧がＶccより高い場合には
電流が流れない。これを、差動型アンプあるいは電流セ
ンス型アンプにより読み取り、前者を例えば論理“０”
のデータ、後者を論理“１”のデータに対応させる。

【００５５】高信頼性データ用ブロックＢ１へのデータ
の書き込みは、同一データを例えばメモリセルＭ１１１
とメモリセルＭ１２１のようにビット線方向に隣接する
２つのメモリセルに格納することによって行なう。図１
２には、高信頼性データ用ブロックＢ１の先頭番地であ
るワード線ＷＬ１１とビット線ＭＢＬ１の交点のメモリ
セルＭ１１１に書き込みを行なう場合に各信号線に印加
される電圧が示されている。すなわち、このとき、ワー
ド線ＷＬ１１に+８Ｖ、ワード線ＷＬ１２、ＷＬ２１、
ＷＬ２２、ＷＬ２３、ＷＬ２４と、ソース線ＳＬおよび
Ｐウェルは接地電位、深いＮウェルは接地電位あるいは
Ｖccにする。主ビット線ＭＢＬ１に+５Ｖの電圧を印加
し、チャネル・ホットエレクトロンをドレイン端のチャ
ネル領域からメモリセルの浮遊ゲートに注入し、しきい
値電圧を高くする。このとき、主ビット線ＭＢＬ２〜Ｍ
ＢＬ４はオープンまたは接地電位にする。

【００５６】高信頼性データ用ブロックＢ１への書込み
では、選択メモリセルにデータを書き込んだ後に図１０
に示すようにベリファイ（ステップＳ１３）を行ない、
しきい値電圧がある値以上にならない場合は、再度選択
メモリセルＭ１１１の書き込みを行なう（ステップＳ１
３→Ｓ１２）。再度ベリファイを行ない、しきい値電圧
がある値以上になったと判定された場合は、メモリセル
Ｍ１１１の書き込みは完了したことになる。次に、同一
データの記憶に割り当てられたビット線方向の隣接メモ
リセルＭ１２１の書き込みとベリファイを行なう（ステ
ップＳ１４，Ｓ１５，Ｓ１６）。メモリセルＭ１２１の
書き込みが完了した時点で、次のビット線上にあるメモ
リセルＭ１１２の書き込みが行なわる（ステップＳ１７
→Ｓ１２）。全ての対になるメモリセルの書き込みが終
了した時点で書き込みが完了する（ステップＳ１８→終
了）。

【００５７】高信頼性データの読み出しは、対となるメ
モリセルを順次選択して行なう。例えば、メモリセルＭ
１１１を読み出す場合、図１３に示す様に、ワード線Ｗ
Ｌ１１と選択トランジスタＱｓのゲートにＶccを印加
し、その他のワード線と選択トランジスタのゲートは接
地電位にする。また、ソース線ＳＬおよびＰウェルには
接地電位、深いＮウェルには接地電位またはＶccを印加
し、主ビット線ＢＭＬ１には＋１Ｖのプリチャージ電圧
を印加する。かかるバイアス状態において、メモリセル
Ｍ１１１のしきい値電圧がＶccより低い場合にはチャネ
ルに電流が流れ、しきい値電圧がＶccより高い場合には
電流が流れない。これを、差動型アンプあるいは電流セ
ンス型アンプにより読み取り、前者を例えば論理
“０”、後者を論理“１”のデータに対応させる。

【００５８】ブロックＢ１より読み出されたデータは、
データレジスタＤＲ（図２参照）に蓄えられる。ここで
は、理解を容易にするため、読み出しを１ビット単位と
した。読み出しが８ビット単位で行なわれるメモリセル
アレイの場合には、データレジスタＤＲは８ビットとさ
れる。次に、同一データが記憶されているメモリセルＭ
１２１の読み出しを行ない、読み出したデータと上記デ
ータレジスタＤＲに保持されているデータ１を判定回路
ＪＤに供給してそれらのデータの論理和を取って真のデ
ータとして出力する。

【００５９】データの読出しにおいて、本実施例のメモ
リセルは劣化によってしきい値が下がり記憶データ
“１”が“０”になることがあるが、しきい値が上がる
ことはあまりないので記憶データ“０”は“０”のまま
であることが多い。従って、２ビットともに記憶データ
“１”データが“０”データになる確率は極めて低い。
本実施例はこのことを利用して、判定回路ＪＤにおいて
ブロックＢ１から読み出した２つのデータの論理和をと
って真のデータとするようにしたものである。表１にメ
モリセルＭ１１１とＭ１２１のデータ判定回路ＪＤから
の出力データの関係を示す。

【００６０】

【表１】 表１より本実施例における判定回路ＪＤの出力は、メモ
リセルＭ１１１とＭ１２１からの読出しデータが
“０”，“０”のときは“０”、“１”，“１”のとき
は“１”、そしていずれか一方の読出しデータが“１”
で他方が“０”のときは“１”になることが分かる。つ
まり、２つのメモリセルに論理“１”データを書き込
み、読み出しを行なった場合に、メモリセルＭ１１１、
Ｍ１２１ともに論理“１”データのままだとすると出力
は論理“１”となり、正しいデータが得られる。また、
２つのメモリセルに論理“１”データを書き込んだにも
かかわらず、片方の読出しデータが“０”になった場
合、判定回路ＪＤで論理和をとった出力データは“１”
となり、正しいデータが得られる。

【００６１】一方、２つのメモリセルＭ１１１、Ｍ１２
１に論理“０”のデータを書き込んだ場合、しきい値が
変化しなければ読出しデータは“０”，“０”であり、
論理和を取ると“０”となり、この場合にも正しいデー
タを得ることができる。本実施例のメモリセルにおいて
は、“０”データが“１”データになる確率は極めて低
いとともに、“１”を書込んだ２つのメモリセルの読み
出しデータが共に“０”になる確率も低いため、同一デ
ータを書込んだ２つのメモリセルからの読出しデータの
論理和をとることにより信頼性の高いデータを得ること
ができる。

【００６２】上記実施例では、１つのデータを隣り合う
ワード線にある２つのメモリセルに記憶するようにした
が、隣り合う３つのメモリセルに重複して記憶しておい
て、読み出した３つのデータをレジスタに保持し、それ
らの多数決判定を行なって真のデータとして出力するよ
うにしてもよい。図１４にそのような多数決判定を行な
う回路の例を、また表２にその多数決判定回路の入力と
出力の関係を示す。図１４に示すように、３つのデータ
の多数決判定回路は、各２つのデータの論理積を取る３
つのＡＮＤゲート回路Ｇ１〜Ｇ３と、これらのＡＮＤゲ
ートの出力の論理和を取るＯＲゲート回路Ｇ４とから構
成される。

【００６３】

【表２】 表２に示されているように、図１４の判定回路では、３
つの読出しデータがすべて“１”または３つの読出しデ
ータのうちいずれか２つのデータが“１”のときは出力
が“１”となり、それ以外は出力が“０”となる。

【００６４】上記実施例では、“０”データが書き込ま
れたメモリセルの読み出しデータが“１”データになる
確率が低い場合における判定回路の構成の仕方を説明し
たが、次に、“０”データが書き込まれたメモリセルの
データが“１”になる確率が高い場合の真のデータの読
み出し方法を説明する。ただしこの場合でも、２つ以上
のデータが化ける確率は極めて低いとする。

【００６５】このような場合には、同一のデータを２つ
のメモリセルに書き込んでおき、判定回路ＪＤでは読み
出された２つのデータの論理積をとるようにすればよ
い。あるいは、図１４に示されているのと同様に、デー
タレジスタを３つ用意してメモリセルアレイから順次デ
ータを読み出し、それぞれのデータレジスタに蓄え、蓄
えられたデータの多数決判定を行ない真のデータとして
もよい。これにより、例えば、３つの“０”データのう
ちの１つが“１”データに化けたとしても、３つのデー
タの多数決判定を取れば“０”データになる。また、３
つの“１”データの１つが“０”データに化けても、多
数決判定をすれば“１”データとなり、信頼性の高いデ
ータを読み出すことができる。

【００６６】以上は、高信頼性データ用ブロックに於い
て、同一データを同一ビット線上の隣り合うワード線に
接続された２つまたは３つのメモリセルに格納した場合
を示したが、これに限定されることはなく、ビット線に
沿って所定間隔離れたメモリセル同士でもよい。また、
同一データを同一ワード線上の隣り合うビット線に蓄え
てもよいし、ワード線に沿って所定間隔離れたメモリセ
ル同士に蓄えてもよい。

【００６７】また、同一データを同一ワード線に接続さ
れた２つのメモリセルに蓄える場合、例えば、図１５に
示すように、メモリアレイを奇数マットＭＭＯ１，ＭＭ
Ｏ２と偶数マットＭＭＥ１，ＭＭＥ２に分け、それぞれ
にセンスアンプを用意して、高信頼性データは奇数マッ
トと偶数マット（例えばＭＭＯ１，ＭＭＥ１）に重複し
て記憶するととともに各マットからのデータの読み出し
を同時に行ない、それらの読出しデータの論理和を取る
ようにしてもよい。この場合には、データレジスタは不
必要となり、読み出しを高速化できる。一方、普通の信
頼性データ（プログラム等）は奇数マットまたは偶数マ
ット（例えばＭＭＯ２，ＭＭＥ２）のいずれかに記憶す
る。そして、読出し時には各マットから読み出されたデ
ータをセンスアンプの後段に設けられているセレクタ等
で選択するようにする。

【００６８】以上は、ブロックの分割を行方向（ワード
線方向）に沿って分割線（ウェルの分離領域）を設けて
行なった場合であるが、列方向（ビット線方向）に沿っ
て分割線（ウェルの分離領域）を設けてブロックの分割
を行なうようにしてもよい。図１６に、列方向（ビット
線方向）に沿って分割線を設けてブロック分割したメモ
リセルアレイの具体例を示す。

【００６９】図１６では、分割された２つのブロックの
うちブロックＢ１が高信頼性データ用ブロックとされて
おり、ワード線方向に２つのメモリ、ビット線方向に４
つのメモリが接続された場合を示す。また、ブロックＢ
２は低信頼性データ用ブロックとされ、ワード線、ビッ
ト線ともに４つのメモリが接続された場合を示す。ここ
で、低信頼性データ用ブロックＢ２では、１つのデータ
を１つのメモリセルに割り当てて記憶するが、高信頼性
データ用ブロックＢ１では、１つのデータを２つのメモ
リセルに、例えば、同一ビット線上で隣り合うワード線
に割り当てる。なお、図１６では副ビット線ＳＢＬのみ
示されており、主ビット線が示されていないが、図８と
同様に副ビット線ＳＢＬが選択トランジスタＱｓを介し
て主ビット線ＭＢＬに接続された構成のメモリセルアレ
イとすることも可能である。

【００７０】図１７には上記のようにブロック分割され
たメモリセルアレイにおける記憶データの消去方法を示
す。ブロックＢ１のデータを消去する場合、ブロックＢ
１のワード線ＷＬ１〜ＷＬ４と基板（ウェル）に接地電
位を印加し、ドレインをオープンにして、ソースＳＬ
１，ＳＬ２に+１２Ｖの高電圧を印加する。これによっ
てブロックＢ１のメモリセルの浮遊ゲート中の電子が、
ＦＮトンネル電流によりソースに引き抜かれ、しきい値
電圧が低くなる。この場合、ブロックＢ１とブロックＢ
２のソース線を分割しておけば、ブロックＢ１を消去す
るときに、ブロックＢ２のソースに電圧が印加されるこ
とはない。従って、ブロックＢ１とブロックＢ２のウェ
ルを分離する必要はない。

【００７１】他の消去方法として、ブロックＢ１、Ｂ２
ともに、深いＮウェル内の浅いＰウェル内に形成し、ブ
ロックＢ１の消去は、ワード線に−８Ｖを印加、ブロッ
クＢ１のＰウェルに＋８Ｖ、ブロックＢ２のＰウェルを
−８Ｖ、深いＮウェルは＋８Ｖにする。このようにした
場合には、ブロックＢ１の浮遊ゲートと基板間に電位差
が生じ、電子がＦＮトンネル電流により浮遊ゲートから
基板に抜ける。一方、ブロックＢ２のメモリセルには、
浮遊ゲートと基板間で電位差生じないので消去は行なわ
れない。

【００７２】図１６のように列方向にブロック分割した
場合の書き込み方法は、行方向にブロック分割した場合
と同様に、チャネル・ホットエレクトロン注入で行な
う。図１８に示すように、低信頼性データ用ブロックＢ
２には、１つのデータを１つのメモリに割り当てるが、
高信頼性データ用ブロックＢ１には、１つのデータを同
一ビット線上の隣り合う２つのワード線に接続されたメ
モリセルに割り当て、読み出したデータの論理和を取
る。あるいは、同一データを同一ビット線上の隣り合う
３つのワード線に接続されたメモリセルに書き込み、読
出し時に多数決判定を行なうようにしてもよい。

【００７３】なお、同一データを図１８のように同一ビ
ット線上の隣り合うワード線に接続されたメモリセルに
格納する代わりに、所定間隔離れたワード線に接続され
たメモリセルに格納するようにしてもよい。さらに、同
一データを、同一ワード線上の隣り合う２つのビット線
に接続されたメモリセルに格納してもよいし、一定間隔
離れた２つのビット線に接続されたメモリセルに格納す
るようにしてもよい。

【００７４】さらに、図１５の実施例のように各ブロッ
クを２つのマットに分けてそれぞれにセンスアンプを設
け、高信頼性データ用のブロックでは同一データを同一
ワード線上にある２つのマットのメモリセルに重複して
格納し、読み出しを同時に行なって論理和もしくは多数
決を取るようにしてもよい。これにより、読み出し速度
を早くすることができる。しかも、この場合、データレ
ジスタは必要ない。また、高信頼性データ用ブロックを
３つのマットに分けて、それぞれにセンスアンプを設
け、高信頼性データ用のブロックで同一データを同一ワ
ード線上にある３つのマットのメモリセルに重複して格
納し、読み出し行なって論理和もしくは多数決を取るよ
うに構成しても良い。この場合にも、読み出し速度を早
くすることができるとともに、データレジスタは必要な
い。

【００７５】以上の実施例において、読み出したデータ
の論理和を取って真のデータとするようにしたのは、電
子が蓄積された状態を論理“１”のデータ、正孔が蓄積
された状態を論理“０”のデータとした場合に、放置に
より“０”データは“０”のままであるが、“１”デー
タは“０”データに化け易いためである。一方、電子が
蓄積された状態を論理“０”のデータ、正孔が蓄積され
た状態を論理“１”のデータとし、放置により“１”デ
ータは“１”のままであるが、“０”データは“１”デ
ータに化け易いような場合には、２つの読出しデータの
論理積を取れるようにすれば、真のデータを容易に得る
ことができる。

【００７６】ところで、フラッシュメモリには、１つの
メモリセルに２ビット以上のデータを書き込むことによ
り、必要なメモリセル数を削減してコストを低くする多
値メモリがある。図１９には、メモリセルのしきい値を
２つのグループに分けて１つのメモリセルに１ビットの
データを格納する一般的な２値メモリにおけるしきい値
電圧とデータとの関係（Ｂ）と、メモリセルのしきい値
を４つのグループに分け１つのメモリセルに２ビットの
データを格納する４値メモリにおけるしきい値電圧とデ
ータとの関係（Ａ）をそれぞれ示す。

【００７７】一般的な２値メモリでは、例えばメモリの
しきい値電圧が０〜３Ｖを“０”データ、３Ｖ以上を
“１”データに割り当て、読み出し時にワード線を３Ｖ
にする。この場合、“０”データを正確に読み出すため
には、“０”データのしきい値電圧と読み出しワード線
電圧の差がある一定値以上なければならない。この差を
１Ｖとすると、“０”データを正確に読み出すために
は、メモリのしきい値電圧は０〜２Ｖになっていなけれ
ばならない。一方、“１”データを正確に読み出すため
のは、メモリのしきい値電圧は３Ｖ以上あればよい。

【００７８】４値メモリでは、しきい値が０〜１.５Ｖ
を“００”データ、１.５〜３Ｖを“０１”データ、３
〜４.５Ｖを“１０”データ、４.５Ｖ以上を“１１”デ
ータに対応させる。“００”データを読み出す場合、ワ
ード線電圧を１.５Ｖに設定する。この場合、“００”
データを正確に読み出すためには、“００”データのし
きい値電圧と読み出しワード線電圧の差がある一定値以
上なければならない。センスアンプの感度を２値と同等
とすると、この差は１Ｖ必要である。従って、“００”
データを正確に読み出すためには、“００”データのし
きい値電圧は０〜０.５Ｖ程度の間に分布していなくて
はならない。同様に“０１”データは１.５〜２Ｖ、
“０１”データは３〜３.５Ｖであるが、“１１”デー
タは４.５Ｖ以上であればよい。以上から分かるよう
に、４値のしきい値電圧の分布は２値メモリの場合より
も狭くなる。つまり、セルの信頼性を高くなければなら
ない。

【００７９】メモリセルの信頼性が向上して１００回程
度の書き換えではメモリセルの劣化が少なく、仮に低信
頼性データ用ブロックにおいても４値が適用できたとす
る。このような場合にも、１万〜１０万回の書き換えで
は、メモリセルが劣化することで、例えば“１１”デー
タが“１０”データになることはあるが、“０１”デー
タにはなりにくい。また、“１０”データは“０１”デ
ータにはなりにくく、“００”データは“０１”データ
にはなることはあるが、“１０”データにはなりにく
い。さらに、“０１”データは“１０”データになりに
くいような場合がある。

【００８０】上記のような場合に、４値メモリにおい
て、低信頼性データ用ブロックではメモリセルを４値の
記憶セルとして使用し、高信頼性データ用ブロックでは
メモリセルを２値の記憶セルとして使用するように構成
する。これによって、例えば、メモリのしきい値電圧が
３Ｖ以上を“１”データ、０〜２Ｖを“０”データに対
応させたとすると、上述したように４値の場合に“１
１”および“１０”データは“０１”データにはなりに
くいとすると、２値の場合には“１”データは“０”デ
ータになりにくいことになる。また、４値の場合に“０
０”および“０１”データは“１０”データにはなりに
くいとすると、２値の場合に“０”データは“１”デー
タになりにくくなる。従って、４値の場合に“１１”デ
ータが“１０”データ（またはその逆）に、また“０
１”データが“００”データ（またはその逆）になるこ
とがある場合においても、４値のメモリセルを２値のメ
モリセルとして使用したブロックの記憶データの信頼性
が高くなる。

【００８１】図２０には、４値メモリにおいて、メモリ
セルアレイを行方向に沿ってブロックＢ１とブロックＢ
２に分割した場合の例を示す。理解を容易にするため
に、ブロックは２つに分割し、ブロックＢ１を高信頼性
データ用ブロックとして、ワード線方向に４つのメモ
リ、ビット線方向に２つのメモリが接続される場合を示
す。また、ブロックＢ２は低信頼性データ用ブロックと
し、ワード線、ビット線ともに４つのメモリが接続され
た場合を示す。

【００８２】この実施例においては、低信頼性データ用
ブロックＢ２では、２ビットのデータを１つのメモリセ
ルに割り当てて記憶するが、高信頼性データ用ブロック
Ｂ１では、１ビットのデータを１つのメモリセルに割り
当てて記憶するようにする。読み出しは、低信頼性デー
タ用ブロックＢ２ではワード線の電圧を１.５、３、４.
５Ｖの３段階に変化させて３回に分けて行なうが、高信
頼性データ用ブロックＢ１ではワード線の電圧を３Ｖの
１回として行なう。このような構成とすることで、チッ
プサイズをそれほど増大させることなく高い信頼性を保
証したいデータを記憶することができる不揮発性記憶回
路を実現することができる。

【００８３】更に、メモリセルの信頼度が向上した場合
には、低信頼性データ用ブロックでは、１つのメモリセ
ルで８値または１６値でデータを記憶し、高信頼性デー
タ用ブロックでは、１つのメモリに２値あるいは４値の
ような小さな値でデータを記憶するようにしてもよい。

【００８４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、書き込みをチャネル・ホットエレクトロ
ン注入、消去をＦＮトンネル電流で行なう方式のフラッ
シュメモリについて説明したが、本発明は他の書込み、
消去方式のフラッシュメモリでも適用できる。

【００８５】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
フラッシュメモリに適用した場合を説明したが、本発明
はそれに限定されるものでなく、ＥＥＰＲＯＭなど不揮
発性メモリ一般に利用することができる。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８７】すなわち、僅かなサイズ（メモリセル数）
の増加で高い信頼性が要求されるデータを記憶すること
ができるとともに、読み出し時間を増加させることなく
高い信頼性が要求されるデータを記憶することができる
不揮発性記憶回路を実現することが可能になる。

【図面の簡単な説明】

【図１】本発明が適用されたフラッシュメモリを備えた
マイクロコンピュータの概略構成を示すブロック図。

【図２】本発明が適用されたフラッシュメモリの一実施
例を示すブロック図。

【図３】本発明が適用されたフラッシュメモリにおける
メモリセルアレイの構成の一実施例を示す回路説明図。

【図４】実施例のフラッシュメモリにおけるメモリセル
アレイの断面構造例を示す断面図。

【図５】実施例のフラッシュメモリにおけるメモリセル
の消去時の印加電圧例を示す断面図。

【図６】実施例のフラッシュメモリにおけるメモリセル
の書込み時の印加電圧例を示す断面図。

【図７】実施例のフラッシュメモリにおけるメモリセル
の読出し時の印加電圧例を示す断面図。

【図８】実施例のフラッシュメモリにおける分割された
２つメモリブロックへのデータの記憶方法の例を示す回
路説明図。

【図９】本発明が適用されたフラッシュメモリにおける
低信頼性データ用ブロックへの書き込み手順を示すフロ
ーチャート。

【図１０】本発明が適用されたフラッシュメモリにおけ
る高信頼性データ用ブロックへの書き込み手順を示すフ
ローチャート。

【図１１】本発明が適用されたフラッシュメモリにおけ
る低信頼性データ用ブロックのメモリセルへの書込み時
の印加電圧例を示す回路説明図。

【図１２】本発明が適用されたフラッシュメモリにおけ
る高信頼性データ用ブロックのメモリセルへの書込み時
の印加電圧例を示す回路説明図。

【図１３】本発明が適用されたフラッシュメモリにおけ
る高信頼性データ用ブロックのメモリセルからのデータ
読出し時の印加電圧例を示す回路説明図。

【図１４】データ判定回路の他の実施例を示す論理構成
図。

【図１５】本発明が適用されたフラッシュメモリにおけ
るメモリセルアレイの他の構成例を示すブロック図。

【図１６】本発明が適用されたフラッシュメモリにおけ
るメモリセルアレイの他の構成例を示す回路構成図。

【図１７】図１６の実施例のメモリセルアレイにおける
消去時の印加電圧例を示す回路説明図。

【図１８】本発明が適用されたフラッシュメモリにおけ
るメモリセルアレイのさらに他の構成例を示すブロック
図。

【図１９】本発明の他の実施例のメモリセルアレイにお
けるメモリセル１ビットに対して４値と２値のデータを
記憶する場合のしきい値の分布を示す説明図。

【図２０】図１９の実施例を適用したフラッシュメモリ
におけるメモリセルアレイの構成例を示す回路構成図。

【符号の説明】

ＦＭＲＹ フラッシュメモリ ＭＡＲＹ メモリセルアレイ ＸＤ，ＹＤ アドレスデコーダ ＹＳ＆ＳＡ センス回路（カラムスイッチ＆センスアン
プ列） ＪＤ 判定回路 ＤＲ データラッチ回路（データレジスタ） Ｂ１ 第２のメモリブロック（高信頼性データ用ブロッ
ク） Ｂ２ 第１のメモリブロック（低信頼性データ用ブロッ
ク） ＷＬ ワード線 ＭＢＬ 主ビット線 ＳＢＬ 副ビット線 ＳＬ ソース線 ＭＣ メモリセル Ｑｓ 選択トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ４３４ 21/8247 29/78 ３７１ 29/788 29/792 (72)発明者 黒田 謙一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B025 AA03 AC01 AD04 AD05 AD13 AE08 5B062 AA01 CC01 DD05 DD10 5F001 AA25 AB08 AC02 AC06 AF06 AF07 AG40 5F083 EP02 EP23 ER02 ER05 ER09 ER14 ER15 ER19 ER22 ER30 GA01 GA09 GA21 LA10 LA12 LA16 ZA13

Claims (14)

【特許請求の範囲】
1. 【請求項１】 各々複数のメモリセルを有する第１のメ
   モリブロック及び第２のメモリブロックを有するメモリ
   アレイと、 供給されたアドレス信号に従って上記第１及び第２のメ
   モリブロックの中のメモリセルを選択するアドレスデコ
   ーダと、 上記第１及び第２のメモリブロックに結合され、上記ア
   ドレスデコーダによって選択されたメモリセルに格納さ
   れているデータをセンスするセンス回路と、 上記デコーダによって選択されたメモリセルに書き込ま
   れるべきデータをラッチする第１データラッチ回路と、 を備え、 第１アドレス信号に従って選択された上記第１のメモリ
   ブロック内の第１メモリセルに、上記第１データラッチ
   回路内にラッチされている第１データが書き込まれ、 第２アドレス信号に従って選択された上第記２のメモリ
   ブロック内の第２メモリセルに、上記第１データラッチ
   回路内にラッチされている第２データが書き込まれ、 第３アドレス信号に従って選択された上記第２のメモリ
   ブロック内の第３メモリセルに、上記第１データラッチ
   回路内にラッチされている上記第２データが書き込まれ
   るように構成されていることを特徴とする不揮発性記憶
   回路。
2. 【請求項２】 上記第１のメモリブロックは複数の第１
   ビット線を有し、上記第２のメモリブロックは複数の第
   ２ビット線を有し、 上記複数の第１ビット線の中のビット線及び上記複数の
   第２ビット線の中のビット線は、上記アドレスデコーダ
   に供給されたアドレス信号に従って選択的に上記センス
   回路に接続されることを特徴とする請求項１に記載の不
   揮発性記憶回路。
3. 【請求項３】 第２データラッチ回路を有し、 読み出し動作において、上記第２アドレス信号に従って
   選択された上記第２のメモリブロック内の上記第２メモ
   リセルのデータは上記センス回路を介して上記第１デー
   タラッチ回路にラッチされ、上記第３アドレス信号に従
   って選択された上記第２のメモリブロック内の上記第３
   メモリセルのデータは上記センス回路を介して上記第２
   データラッチ回路にラッチされることを特徴とする請求
   項２に記載の不揮発性記憶回路。
4. 【請求項４】 演算回路を有し、 該演算回路は上記第１データラッチ回路及び上記第２デ
   ータラッチ回路内のそれぞれにラッチされたデータを受
   け、所定の演算を行うことを特徴とする請求項３に記載
   の不揮発性記憶回路。
5. 【請求項５】 上記複数のメモリセルの各々はフローテ
   ィングゲートを有し、データに対応するしきい値を有す
   ることを特徴とする請求項１乃至４に記載の不揮発性記
   憶回路。
6. 【請求項６】 しきい値の高低によってデータを記憶す
   る複数の不揮発性メモリセルが行方向と列方向にそれぞ
   れ配置されたメモリセルアレイと、 上記メモリセルから読み出された２つまたは３つ以上の
   データを比較して判定する判定回路とを備え、 上記メモリセルアレイは、メモリセルに記憶されている
   データをセンスするセンス回路を共通にして行方向に沿
   って第１と第２のメモリブロックに、またはワード線選
   択回路を共通にして列方向に沿って第１と第２のメモリ
   ブロックに分割され、 上記第１のメモリブロックには、１ビットのデータがそ
   れぞれ２以上のメモリセルに書き込まれ、 第２のメモリブロックには、１ビットのデータがそれぞ
   れ１つのメモリセルに書き込まれ、 上記第１のメモリブロックのメモリセルに書き込まれた
   データに関しては、同一データが書き込まれている２以
   上のメモリセルからデータが読み出されて上記判定回路
   で論理判定され、該判定によって得られたデータが出力
   されるように構成されてなることを特徴とする不揮発性
   記憶回路。
7. 【請求項７】 上記第１のメモリブロックには１ビット
   のデータがそれぞれ２つのメモリセルに書き込まれ、デ
   ータが書き込まれたメモリセルのしきい値が高い方また
   は低い方のいずれか一方が他方に比べて経時変化を起こ
   し易い場合に、変化を起こし易い方のしきい値が論理
   “１”のデータに対応されて記憶され、上記判定回路は
   上記第１のメモリブロックの２つのメモリセルから読み
   出されたデータの論理和を取って出力データとすること
   を特徴とする請求項６に記載の不揮発性記憶回路。
8. 【請求項８】 上記第１のメモリブロックには１ビット
   のデータがそれぞれ２つのメモリセルに書き込まれ、デ
   ータが書き込まれたメモリセルのしきい値が高い方また
   は低い方のいずれか一方が他方に比べて経時変化を起こ
   し易い場合に、変化を起こし易い方のしきい値が論理
   “０”のデータに対応されて記憶され、上記判定回路は
   上記第１のメモリブロックの２つのメモリセルから読み
   出されたデータの論理積を取って出力データとすること
   を特徴とする請求項６に記載の不揮発性記憶回路。
9. 【請求項９】 上記第１のメモリブロックには１ビット
   のデータがそれぞれ３以上のメモリセルに書き込まれ、
   上記第１のメモリブロックのメモリセルに記憶されるデ
   ータはそれぞれ１ビットが該第１のメモリブロック内の
   ３以上のメモリセルに書き込まれ、上記判定回路は上記
   第１のメモリブロックのメモリセルから読み出された３
   以上のデータの多数決論理を取って出力データとするこ
   とを特徴とする請求項６に記載の不揮発性記憶回路。
10. 【請求項１０】 上記メモリセルアレイがセンス回路を
    共通にして行方向に沿って複数のメモリブロックに分割
    されている場合に、上記第１のメモリブロックにおい
    て、１ビットのデータが記憶される２以上のメモリセル
    は、同一ビット線に接続されたメモリセルであり、これ
    らのメモリセルからのデータの読み出しは一のメモリセ
    ルのデータを読み出した後に他のメモリセルのデータの
    読み出しを順次行ない、読み出されたデータの論理判定
    を上記判定回路により行なって出力データとすることを
    特徴とする請求項６、７、８または９に記載の不揮発性
    記憶回路。
11. 【請求項１１】 上記メモリセルアレイがワード線選択
    回路を共通にして列方向に沿って複数のメモリブロック
    に分割されている場合に、上記第１のメモリブロックに
    おいて、１ビットのデータが記憶される２以上のメモリ
    セルは、同一ワード線に接続されたメモリセルであり、
    これらのメモリセルからのデータの読み出しは、互いに
    並行してあるいは一のメモリセルのデータを読み出した
    後に他のメモリセルのデータの読み出しを順次行ない、
    これらのメモリセルから読み出されたデータの論理判定
    を上記判定回路により行なって出力データとすることを
    特徴とする請求項６、７、８または９に記載の不揮発性
    記憶回路。
12. 【請求項１２】 しきい値の高低によって２ビット以上
    のデータを記憶する複数の不揮発性メモリセルが行方向
    と列方向にそれぞれ配置されたメモリセルアレイを備
    え、 上記メモリセルアレイは、メモリセルに記憶されている
    データをセンスするセンス回路を共通にして行方向に沿
    って第１と第２のメモリブロックに、またはワード線選
    択回路を共通にして列方向に沿って第１と第２のメモリ
    ブロックに分割され、 第１のメモリブロックには１ビットのデータを１つのメ
    モリセルに割り当てて記憶し、第２のメモリブロックに
    は２ビット以上のデータを１つのメモリセルに割り当て
    て記憶するとともに、 上記第２のメモリブロックに関しては複数のワード線レ
    ベルで１つのメモリセルからのデータの読出しが行なわ
    れ、上記第１のメモリブロックに関しては上記複数のワ
    ード線レベルのうち中位のもので１つのメモリセルから
    のデータの読出しが行なわれるように構成されてなるこ
    とを特徴とする不揮発性記憶回路。
13. 【請求項１３】 同一のメモリブロックのメモリセル
    は半導体基板の主面に形成されている同一のウェル領域
    内に形成され、 それぞれのメモリセルが形成されるウェル領域が電気的
    に分離されることによりメモリブロックの分割が行なわ
    れていることを特徴とする請求項１乃至１２に記載の不
    揮発性記憶回路。
14. 【請求項１４】 請求項１乃至１３に記載の不揮発性記
    憶回路と、プログラムに従ってデータ処理を行う中央処
    理ユニットとが一つの半導体チップ上に形成され、上記
    第２のメモリブロックには少なくとも上記中央処理ユニ
    ットが実行するプログラムが記憶され、上記第１のメモ
    リブロックには上記プログラム以外のデータが記憶され
    るように構成されてなることを特徴とするマイクロコン
    ピュータ。