JP4467371B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法 - Google Patents
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Description
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第1の実施の形態について、添付図面を参照して説明する。まず、本発明の不揮発性半導体記憶装置の第1の実施の形態の構成について説明する。
図2は、置換データ用セルアレイ2の構成を示すブロック図である。ここでは、消去に関する構成を省略している。また、行列状に配置された相補セル(第1不揮発性メモリセルTCと第2不揮発性メモリセルTB)を有するセルアレイ27のうち、1行目の1列目の相補セル及びそれに関連する構成のみを示している。ここで図示されていない1行目の他の相補セル、2行目以降の相補セル、及び、それらに関連する構成についても同様である。−1〜−1+pは、列の番号に対応する。−1〜−mは行の番号に対応する。
Xデコーダ21は、制御回路4からの制御信号に基づいて、全てのワード線51(−1〜m)を選択する。それにより、各相補セル(28、29)の制御ゲートと第1消去回路(図示されず)とが接続される。Yデコーダ23は、制御回路4からの制御信号に基づいて、Yセレクタ24により全ての第1ビット線52−1〜1+p及び第2ビット線53−1〜1+pを選択する。それにより、各相補セル(28、29)のドレインと第2消去回路(図示されず)とが接続される。第1消去回路及び第2消去回路が所定の電圧を印加することにより、全ての相補セル(28、29)のデータが消去される(ステップS01)。その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。
制御回路4からの制御信号及びアドレスバッファ5からのアドレス信号に基づいて、Yデコーダ23は、Yセレクタ24のトランジスタY4−1により、第2ビット線53−1を選択する。第2不揮発性メモリセルTB1のドレインとセンスアンプ25−1の一方の端子とが接続される。同時に、制御回路4からの制御信号及びアドレスバッファからのアドレス信号に基づいて、Xデコーダ21は、ワード線51−1を選択する。第2不揮発性メモリセルTB1の制御ゲートに所定の読み出し用の電圧が印加される。それにより、第2不揮発性メモリセルTB1の浮遊ゲートのレベルに対応した電流(以下「第1セル電流」という)が第2ビット線53−1を介してセンスアンプ25−1の一方の端子へ出力される。
その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。
置換データ用デコーダ6は、比較結果を書き込み制御回路7へ出力する。書き込み制御回路8は、比較結果が“1”か、“0”かを判断する(ステップS03)。
その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。その後、ステップS02へ戻り、その動作を行う。
不揮発性半導体記憶装置1の検査の際、メインセルアレイ42−1〜42−nにおいて、そのセルアレイ37に不具合が有るか否かを検査する。そして、冗長セルアレイ41をメインセルアレイ42と置換するか否かを判定する(ステップS05)。冗長セルアレイ41−y(ここでは、41−1)を不具合が検出されたメインセルアレイ42−xと置換する場合、相補セル28、29に以下の書き込み動作を行う。
これは、追加書き込みの際に全ての相補セルに対して消去及び再設定を行う必要のある第4の実施の形態(後述)に比較して、優れている点である。
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第2の実施の形態について、添付図面を参照して説明する。本発明の不揮発性半導体記憶装置の第2の実施の形態における構成は、第1の実施の形態(図1及び図2)と同じであるのでその説明を省略する。
第1不揮発性メモリセルTC1に関して、制御回路4からの制御信号及びアドレスバッファ5からのアドレス信号に基づいて、Yデコーダ23が、Yセレクタ24のトランジスタY3−1により、第1ビット線52−1を選択する。第1不揮発性メモリセルTC1のドレインとセンスアンプ25−1の一方の端子とが接続される。同時に、制御回路4からの制御信号及びアドレスバッファからのアドレス信号に基づいて、Xデコーダ21が、ワード線51−1を選択する。第1不揮発性メモリセルTC1の制御ゲートに所定の読み出し用の電圧が印加される。それにより、第2不揮発性メモリセルTC1の浮遊ゲートのレベルに対応した電流(以下「第3セル電流」という)が第1ビット線52−1を介してセンスアンプ25−1の一方の端子へ出力される。
その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。
その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。その後、ステップS02’へ戻り、その動作を行う。
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第3の実施の形態について、添付図面を参照して説明する。本発明の不揮発性半導体記憶装置の第3の実施の形態における構成は、置換データ用セルアレイが置換データ用セルアレイ2’である点で第1の実施の形態と異なる。以下に、置換データ用セルアレイ2’について説明する。その他については、第1の実施の形態(図1)と同じであるのでその説明を省略する。
その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。
その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。その後、ステップS02へ戻り、その動作を行う。
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法の第4の実施の形態について、添付図面を参照して説明する。本発明の不揮発性半導体記憶装置の第2の実施の形態における構成は、第1の実施の形態(図1及び図2)と同じであるのでその説明を省略する。
Xデコーダ21は、制御回路4からの制御信号に基づいて、全てのワード線51(−1〜m)を選択する。それにより、それにより、各相補セル(28,29)の制御ゲートと第1消去回路(図示されず)とが接続される。Yデコーダ23は、制御回路4からの制御信号に基づいて、Yセレクタ24により全ての第1ビット線52−1〜1+p及び第2ビット線53−1〜1+pを選択する。それにより、各相補セル(28、29)のドレインと第2消去回路(図示されず)とが接続される。第1消去回路及び第2消去回路が所定の電圧を印加することにより、全ての相補セル(28,29)のデータが消去される(ステップS11)。その後、Xデコーダ21及びYデコーダ23(Yセレクタ24)による選択が解除される。
不揮発性半導体記憶装置1の検査の際、メインセルアレイ42−1〜42−nにおいて、そのセルアレイ37に不具合が有るか否かを検査する。そして、冗長セルアレイ41をメインセルアレイ42と置換するか否かを判定する(ステップS12)。冗長セルアレイ41−y(ここでは、41−1)を不具合が検出されたメインセルアレイ42−xと置換する場合、以下の書き込み動作を行う。
加えて、図4に示すように閾値電圧に3つの状態を設定し、書き込みレベルを不揮発性メモリセルにおいて設定可能な最高の閾値電圧Vt程度に設定し、中間書き込みのレベルを消去状態のレベルと書き込みレベルとの中間程度に設定することで、非常に広いマージンを取ることができる。それにより、誤書き込み、誤読み出しを無くすことができる。そして、高速に読み出すことが可能となる。
2 置換データ用セルアレイ
3 メモリセルアレイ
4 制御回路
5 アドレスバッファ
6 置換データデコーダ
7 書き込み制御回路
8 書き込み回路
9 マルチプレクサ
26 定電流回路
27、37 セルアレイ
28、29相補セル
21、31、32 Xデコーダ
23、33 Yデコーダ
24、34 Yセレクタ
25、35 センスアンプ
36 リファレンスアレイ
41 冗長セルアレイ
42 メインセルアレイ
51、51a−1、51b−1 ワード線
52 第1ビット線
53 第2ビット線
71 ワード線
72 ビット線
75 リファレンスセル用ビット線
76 リファレンスセル用ワード線
55、81、82 不揮発性メモリセル
83、84 リファレンスセル
TC 第1不揮発性メモリセル
TB 第2不揮発性メモリセル
Claims (10)
- 複数のメインセルアレイと複数の冗長セルアレイとを備えるメモリセルアレイと、
前記メインセルアレイと前記冗長セルアレイとの置換に関する置換データを格納する置換データ用セルアレイと
を具備し、
前記置換データ用セルアレイは、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを2ビットの不揮発性メモリセルで格納する複数の第1格納部と、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第2格納部と
を備え、
前記複数の第1格納部の各々は、前記2ビットの不揮発性メモリセルとして、前記置換を行うか否かに対応して互いに異なるデータを格納する第1不揮発性メモリセル及び第2不揮発性メモリセルを含み、
前記第1不揮発性メモリセルは、前記置換を行うか否かに対応して、第1電圧及び第2電圧のいずれかの閾値電圧を取り、
前記第2不揮発性メモリセルは、前記置換を行うか否かに関わらず、前記第1電圧と前記第2電圧との間の第3電圧の閾値電圧を取り、
前記第1電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧であり、
前記第2電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記置換データ用セルアレイは、
前記複数の第1格納部の各々における各ビットから出力されるデータを比較して、前記
置換を行うか否かを示す比較データを出力する第1センスアンプを更に備える
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記複数の第1格納部における前記第1不揮発性メモリセル及び前記第2不揮発性メモ
リセルの設定は、
前記複数の第1格納部の前記第2不揮発性メモリセルの閾値電圧を前記第3電圧に設定
した後、
前記置換を行う前記冗長セルアレイがある場合、前記複数の第1格納部のうちの前記置
換を行う前記冗長セルアレイに対応するものにおける前記第1不揮発性メモリセルの閾値
電圧を前記第2電圧に設定する
不揮発性半導体記憶装置。 - 複数のメインセルアレイと複数の冗長セルアレイとを備えるメモリセルアレイと、
前記メインセルアレイと前記冗長セルアレイとの置換に関する置換データを格納する置換データ用セルアレイと
を具備し、
前記置換データ用セルアレイは、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを2ビットの不揮発性メモリセルで格納する複数の第1格納部と、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第2格納部と
を備え、
前記複数の第2格納部は、1ビット分のデータとして2つの不揮発性メモリを用い、前記アドレスデータを格納する複数の不揮発性メモリセルを含み、
前記置換データ用セルアレイは、前記複数の第2格納部の各々における前記1ビット分の2つの不揮発性メモリの各々から出力されるデータを比較して、前記アドレスデータを出力する複数の第2センスアンプを更に備え、
前記1ビット分の2つの不揮発性メモリは、前記アドレスデータに対応して互いに異なるデータを格納し、
前記1ビット分の2つの不揮発性メモリの一方は、前記前記アドレスデータに対応して、第1電圧及び第2電圧のいずれかの閾値電圧を取り、
前記1ビット分の2つの不揮発性メモリの他方は、前記前記アドレスデータに関わらず、前記第1電圧と前記第2電圧との間の第3電圧の閾値電圧を取り、
前記第1電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧であり、
前記第2電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である
不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置において、
前記複数の第2格納部における前記複数の不揮発性メモリセルの設定は、
前記複数の第2格納部の前記1ビット分の2つの不揮発性メモリの一方の閾値電圧を前記第3電圧に設定した後、
前記置換を行う前記冗長セルアレイがある場合、前記複数の第2格納部のうちの前記置換を行う前記冗長セルアレイに対応するものにおける前記1ビット分の2つの不揮発性メモリの他方の閾値電圧を前記第2電圧に設定する
不揮発性半導体記憶装置。 - メインセルを含む複数のメインセルアレイと、
冗長セルを含む複数の冗長セルアレイと、
前記複数のメインセルアレイと前記複数の冗長セルアレイとの置換データを記憶する格納部と
を具備し、
前記格納部は、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを2ビットの不揮発性メモリセルで格納する複数の第1格納部と、ただし、前記複数の第1格納部の各々は、前記2ビットの不揮発性メモリとしての、前記置換確認データに対応して互いに異なるデータを格納する第1の不揮発性メモリセル及び第2の不揮発性メモリセルを含み、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第2格納部と、
定電流回路と、
前記第1の不揮発性メモリセルと前記第2の不揮発性メモリセルとから入力される2つの入力データに基づいて、1つの出力を決定するセンスアンプと、
前記第1の不揮発性メモリセルと前記第2の不揮発性メモリセルとに個別にデータを供給する書込み回路と、
前記センスアンプと前記第1の不揮発性メモリセル及び前記第2の不揮発性メモリセルとの間に設けられた第1のセレクタと、
前記センスアンプと前記定電流回路との間に設けられた第2のセレクタと、
前記書込み回路と前記第1の不揮発性メモリセル及び前記第2の不揮発性メモリセルとの間に設けられた第3のセレクタと
を備え、
前記第1不揮発性メモリセルは、前記置換データの記憶に、第1電圧及び第2電圧のいずれかの閾値電圧を取り、
前記第2不揮発性メモリセルは、前記置換データの記憶に、前記第1電圧と前記第2電圧との間の第3電圧の閾値電圧を取り、
前記第1電圧は、不揮発性メモリセルにデータが書き込まれていない場合の閾値電圧であり、
前記第2電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧である
不揮発性半導体記憶装置。 - 請求項6に記載の不揮発性半導体記憶装置において、
前記第1のセレクタは、前記第1の不揮発性メモリセル及び前記第2の不揮発性メモリセルのうちいづれか一方を前記センスアンプに結合すること、又は、前記第1の不揮発性メモリセル及び前記第2の不揮発性メモリセルの両方を前記センスアンプに結合することを選択し、
前記第2のセレクタは、前記定電流回路を前記センスアンプの2つの入力のうちいづれか一方に結合すること、または、いずれにも結合しないことを選択し、
前記第3のセレクタは、前記書込み回路を前記第1の不揮発性メモリセル及び前記第2の不揮発性メモリセルのうちいづれか一方に結合すること、又は、いずれにも結合しないことを選択する
不揮発性半導体記憶装置。 - 請求項7に記載の不揮発性半導体記憶装置において、
前記定電流回路は不揮発性メモリセルである
不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置の置換情報の設定方法であって、
ここで、前記不揮発性半導体装置は、
複数のメインセルアレイと複数の冗長セルアレイとを備えるメモリセルアレイと、
前記メインセルアレイと前記冗長セルアレイとの置換に関する置換データを格納する置換データ用セルアレイと
を具備し、
前記置換データ用セルアレイは、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが前記置換を行うか否かを示す置換確認データを2ビットの不揮発性メモリセルで格納する複数の第1格納部と、
前記複数の冗長セルアレイの各々に対応して設けられ、前記複数の冗長セルアレイのうちの対応するものが置換する前記メインセルアレイのアドレスを示すアドレスデータを格納する複数の第2格納部と、
前記複数の第1格納部の各々における各ビットから出力されるデータを比較して、前記置換を行うか否かを示す比較データを出力する第1センスアンプと
を備え、
前記複数の第1格納部の各々は、
前記置換を行うか否かに対応して、互いに異なるデータを格納する第1不揮発性メモリセル及び第2不揮発性メモリセルと
を含み、
(a)前記複数の第1格納部の前記第2不揮発性メモリセルの閾値電圧を初期状態から第2電圧へ変更するステップと、
(b)前記置換を行う前記冗長セルアレイがある場合、前記複数の第1格納部のうちの対応するものの前記第1不揮発性メモリセルの閾値電圧を前記初期状態から第1電圧に変更するステップと
を具備し、
前記第1電圧は、不揮発性メモリセルにデータが書き込まれている場合の閾値電圧であり、
前記第2電圧は、前記初期状態と前記第1電圧との間の閾値電圧である
不揮発性半導体記憶装置の置換情報の設定方法。 - 請求項9に記載の不揮発性半導体記憶装置の置換情報の設定方法において、
前記複数の第2格納部は、1ビット分のデータとして2つの不揮発性メモリを用い、前記アドレスデータを格納する複数の不揮発性メモリセルを含み、
(c)前記複数の第2格納部の前記1ビット分の2つの不揮発性メモリの一方の閾値電圧を初期状態から前記第2電圧へ変更するステップと、
(d)前記置換を行う前記冗長セルアレイがある場合、前記複数の第2格納部のうちの前記置換を行う前記冗長セルアレイに対応するものにおける前記1ビット分の2つの不揮発性メモリの他方の閾値電圧を前記初期状態から前記第1電圧に設定する
不揮発性半導体記憶装置の置換情報の設定方法。
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