KR100470371B1

KR100470371B1 - 반도체 기억 장치

Info

Publication number: KR100470371B1
Application number: KR10-2002-0079761A
Authority: KR
Inventors: 다우라다다유끼; 아쯔미시게루; 마에다슈지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-12-14
Filing date: 2002-12-13
Publication date: 2005-02-11
Also published as: DE60215291D1; CN1438707A; JP2003187591A; CN1267997C; EP1320105B1; DE60215291T2; US6707733B2; EP1320105A3; KR20030051317A; US20030117867A1; EP1320105A2

Abstract

각각 복수의 메모리 셀을 배열하여 구성되는 복수의 정규 셀 블록과, 각 정규 셀 블록마다 설치되어 정규 셀 블록 내의 불량 셀 어레이를 구제하기 위한 제1 용장 셀 어레이와, 그 복수의 정규 셀 블록에 대하여 적어도 하나 설치된 불량 블록을 구제하기 위한 용장 셀 블록과, 이 용장 셀 블록에 설치되어 용장 셀 블록 내의 불량 셀 어레이를 구제하기 위한 제2 용장 셀 어레이와, 정규 셀 블록 내의 불량 셀 어레이의 어드레스를 기억하는 제1 어드레스 기억 회로 및 그 기억된 어드레스 신호와 외부로부터의 어드레스 신호를 비교하여 정규 셀 블록 내의 불량 셀 어레이를 제1 용장 셀 어레이로 치환하는 치환 신호를 출력하는 제1 어드레스 검지 회로를 갖는 제1 불량 구제 회로와, 복수의 정규 메모리 셀 블록의 불량 블록 어드레스를 기억하는 제2 어드레스 기억 회로 및 그 기억된 어드레스 신호와 외부로부터의 어드레스 신호를 비교하여 복수의 메모리 셀 블록의 불량 블록을 용장 셀 블록으로 치환하는 치환 신호를 출력하는 제2 어드레스 검지 회로를 갖는 제2 불량 구제 회로를 포함하고, 제1 불량 구제 회로는, 제2 불량 구제 회로가 실행되지 않은 어드레스에서는, 제1 어드레스 검지 회로로부터 출력되는 치환 신호를 유효로 하여 출력하고, 제2 불량 구제 회로가 실행되는 어드레스에서는, 용장 셀 블록 내의 제2 용장 셀 어레이로부터 판독되는 치환 신호를 유효로 하여 출력하는 게이트 회로를 갖는 반도체 기억 장치가 개시된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 크기가 다른 복수 종류의 불량 구제 단위를 설정하는 불량 구제 회로 등에 관한 것이다.

전기적으로 데이터의 소거/재기입을 행하는 EEPROM의 메모리 셀로서, 예를 들면 도 6에 도시한 바와 같은 NMOS 트랜지스터 구조의 불휘발성 메모리 셀 MC이 이용된다. p형 기판(Psub)에는, n형 well 영역(Nwell)이 형성되고, 다시 그 안에 p형 well 영역(Pwell)이 형성된 이중 웰 구조가 형성된다. 그 p형 웰 영역 Pwell에 트랜지스터의 소스(S) 및, 드레인(D)이 n형 확산층으로 형성된다. 기판 상에는, 절연막으로 분리된, 제1층째의 다결정 실리콘층에 의한 부유 게이트(FG)가 제2층째의 다결정 실리콘층에 의한 제어 게이트(CG)가 각각 형성된다.

실제의 EEPROM에서는, 하나의 웰에 복수의 메모리 셀 MC을 행렬 형상으로 배치된 메모리 셀 어레이가 구성된다. 도 7은 NOR형 구성의 메모리 셀 어레이의 등가 회로를 도시한다. 각 메모리 셀 MC의 제어 게이트 CG에 접속된 복수의 행선(워드선) WL과, 드레인 D에 접속된 복수의 열선(비트선) BL에 의해 어느 하나의 메모리 셀 MC을 선택하는 구성으로 되어 있다. 모든 메모리 셀 MC의 소스 S 및 Nwell, Pwell은 공통 소스선 SL에 공통 접속된다.

메모리 셀 MC의 동작은 다음과 같다. 데이터의 소거는 소스선 SL을 통하여, 하나의 p형 웰에 형성된 셀 어레이 내의 모든 메모리 셀 MC의 소스(S), Nwell, Pwell에, 예를 들면 10V를 인가하고, 모든 워드선 WL에, 예를 들면 -7V를 인가한다. 비트선 BL은 부유 상태로 유지한다. 이에 따라, 메모리 셀 MC의 부유 게이트(FG) 내의 전자는 FN 터널링에 의해 채널 내에 방출되어, 메모리 셀의 임계치는 낮아진다. 이 상태를 예를 들면 데이터 "1"(소거 상태)로 한다.

데이터의 기입은, 선택된 워드선 WL에, 예를 들면 9V, 선택된 비트선 BL에, 예를 들면 5V를 인가한다. 소스선 SL은 0V로 설정한다. 이 때 선택된 메모리 셀 MC에서는, 열 전자 주입에 의해 부유 게이트(PG) 내에 전자가 주입되어, 메모리 셀의 임계치는 높아진다. 이 상태를 데이터 "0"(기입 상태)으로 한다.

데이터의 판독은, 선택된 워드선 WL에, 예를 들면 5V 정도의 판독 전압을 인가한다. 비트선 BL은, 예를 들면 0. 7V 정도의 저전압으로 설정한다. 소스선 SL은 0V로 한다. 이 때, 선택 메모리 셀이 "0"(기입 상태)인 경우, 온하지 않기 때문에 전류는 흐르지 않는다. 선택 메모리 셀이 "1"(소거 상태)인 경우에는, 온하여 40㎂ 정도의 셀 전류를 흘린다. 이 전류의 진폭을 감지 증폭 회로 등으로 증폭하여 판독을 행한다.

이와 같은 EEPROM은, 통상, 제조 상의 문제(가공이나 더스트 등)에 의해, 메모리 셀 어레이 중에 불량 셀이 드물게 존재한다. 그래서, 다소의 불량 셀이 있더라도 양품으로서 제품화하기 위해서, 불량 셀을 구제하는 다양한 불량 구제 회로(리던던시 회로)를 탑재하는 것이 행해진다. 예를 들면, 비트선 간의 쇼트나 메모리 셀 단체 불량에 대해서는, 컬럼 단위로의 구제(컬럼 리던던시)를 행한다. 워드선과 소스선(소스/P-Well 등) 사이의 쇼트에 대해서는, 데이터 소거 단위로의 블록 구제(블록 리던던시)를 행한다.

도 8은, 상술한 컬럼 구제와 블록 구제가 관계를 도시하고 있다. 도시한 바와 같이, 복수개 배열되는 정규 셀 블록(코어) BL의 각각에, 컬럼 구제를 위한 용장 컬럼 셀 어레이가 설치되고, 또한 정규 셀 블록의 불량에 대해서는 용장 셀 블록(코어)이 설치된다. 이에 따라, ×로 표시한 불량 비트선에 대응하는 컬럼 치환과, 동일하게 ×로 표시한 워드선이 소스선과 단락되어 있는 정규 셀 블록 불량에 대하여, 용장 셀 블록에 의한 블록 치환이 가능하도록 되어 있다.

구체적으로 불량 구제를 위해서는, 메모리 칩의 테스트를 행하고, 그 테스트 결과에 기초하여 불량 어드레스를 칩 내의 불량 어드레스 기억 회로에 프로그래밍한다. 불량 어드레스 기억 회로를 기계적 퓨즈, 예를 들면 레이저 용단형 퓨즈를 이용하여 구성한 경우에는, 테스트 공정과, 레이저 블로우에 의한 퓨즈 회로 프로그래밍의 공정은 별도로 이루어지기 때문에, 모든 테스트가 끝난 후에, 퓨즈 회로 프로그래밍을 행하게 된다.

그러나, EEPROM의 경우에는, 불량 어드레스 기억 회로에 EEPROM 셀 어레이에이용하는 메모리 셀과 동일한 구성의 메모리 셀을 기억 소자로서 이용함으로써, 테스트 공정 중에서 불량이 발견될 때마다 그 불량 어드레스를 순차적으로 프로그래밍한다고 하는 테스트 시퀀스가 가능하게 된다. 테스트 회로를 그대로 이용하여, 불량 어드레스 기입이 가능하기 때문이다. 이러한 테스트 시퀀스를 이용함으로써, 테스트 시간의 단축이 가능해진다. 그 이유는 다음과 같다. 만일 EEPROM에 있어서, 불량 개소가 발견되어도 모든 테스트 결과가 얻어질 때까지 그대로 테스트를 속행하려고 하면, 불량 개소에서는, 예를 들면 기입 동작이 언제까지라도 종료되지 않는다는 사태가 발생하여, 테스트에 장시간이 걸리게 된다. 그러나, 불량이 발견되었을 때, 즉시 그 불량 어드레스를 프로그래밍한다고 하는, 순차적으로 치환을 행하면, 그 같은 사태를 방지할 수 있어, 테스트 시간을 단축할 수 있다.

그러나, EEPROM에서 컬럼 리던던시와 블록 리던던시와 같은 2종류의 불량 구제 회로를 탑재하고, 또한 테스트 공정에서 순차적으로 불량 어드레스의 프로그래밍을 행하는 방식을 채용한 경우, 다음과 같은 문제가 있다. 임의의 정규 셀 블록에 대하여 비트선 불량이 발견되어, 그 컬럼 구제를 행한 후의 테스트 공정에서 이미 컬럼 구제한 상기 정규 셀 블록의 워드선이 불량으로 되는 사태가 발생할 가능성이 있다. 이와 같이 컬럼 구제와 블록 구제의 구제 영역이 겹쳐진 불량 정규 셀 블록을 용장 셀 블록으로 치환하였다고 한다. 이 경우, 용장 셀 블록 내에서 불량 정규 셀 블록 내의 불량 컬럼 치환이 유효하다고 하면, 용장 셀 블록 내에 추가로 불량 컬럼이 발견된 경우에는 그 불량 컬럼 구제의 여유가 없게 된다.

예를 들면, 각 블록이 컬럼 구제 세트를 2 세트씩 탑재하고 있는 것으로 한다. 그리고, 블록 구제 전의 임의의 본체 블록(정규 셀 블록)에 2 세트분의 컬럼 불량이 발생하고, 그 컬럼 구제를 행함과 함께, 그 후 그 본체 블록에 블록 불량이 발견되어 본체 블록의 블록 구제를 행하였다고 하면, 용장 셀 블록에 새롭게 1세트분의 컬럼 불량이 발생한 경우에는, 이미 구제용 컬럼 세트의 여분이 없기 때문에, 상기 새롭게 1 세트분의 컬럼 불량은 구제 불가능하게 되어 메모리는 불량품이 되게 된다.

본 발명의 일 양태에 따르면, 각각 복수의 메모리 셀을 배열하여 구성되는 복수의 정규 셀 블록과, 상기 각 정규 셀 블록마다 설치되어 정규 셀 블록 내의 불량 셀 어레이를 구제하기 위한 제1 용장 셀 어레이와, 상기 복수의 정규 셀 블록에 대하여 적어도 하나 설치된 불량 블록을 구제하기 위한 용장 셀 블록과, 상기 용장 셀 블록에 설치되어 용장 셀 블록 내의 불량 셀 어레이를 구제하기 위한 제2 용장 셀 어레이와, 상기 정규 셀 블록 내의 불량 셀 어레이의 어드레스를 기억하는 제1 어드레스 기억 회로 및 그 기억된 어드레스 신호와 외부로부터의 어드레스 신호를 비교하여 상기 정규 셀 블록 내의 불량 셀 어레이를 상기 제1 용장 셀 어레이로 치환하는 치환 신호를 출력하는 제1 어드레스 검지 회로를 갖는 제1 불량 구제 회로와, 상기 복수의 정규 메모리 셀 블록의 불량 블록 어드레스를 기억하는 제2 어드레스 기억 회로 및 그 기억된 어드레스 신호와 외부로부터의 어드레스 신호를 비교하여 상기 복수의 메모리 셀 블록의 불량 블록을 상기 용장 셀 블록으로 치환하는 치환 신호를 출력하는 제2 어드레스 검지 회로를 갖는 제2 불량 구제 회로를 포함하고, 상기 제1 불량 구제 회로는 상기 제2 불량 구제 회로가 실행되지 않은 어드레스에서는, 상기 제1 어드레스 검지 회로로부터 출력되는 치환 신호를 유효로 하여 출력하여, 상기 제2 불량 구제 회로가 실행되는 어드레스에서는, 상기 용장 셀 블록 내의 상기 제2 용장 셀 어레이로부터 판독되는 치환 신호를 유효로 하여 출력하는 게이트 회로를 구비하여 이루어지는 반도체 기억 장치가 제공된다.

도 1은 본 발명의 실시예에 의한 EEPROM의 구성을 도시하는 도면.

도 2는 본 실시예의 컬럼 구제 관련 부분의 구체적인 구성을 도시하는 도면.

도 3은 본 실시예의 불량 컬럼 어드레스 검지 회로의 구성을 도시하는 도면.

도 4는 본 실시예의 불량 블록 어드레스 검지 회로의 구성을 도시하는 도면.

도 5a는 본 실시예의 메모리 셀에 이용하는 메모리 트랜지스터의 단면 구성을 도시하고, 도 5b, 도 5c는 각각, 본 실시예의 메모리 셀에 이용하는 불량 어드레스 기억 회로에 이용하는 메모리 트랜지스터의 단면 구성을 도시하는 도면.

도 6은 EEPROM의 불휘발성 메모리 셀의 구조를 도시하는 도면.

도 7은 EEPROM의 셀 어레이의 구성을 도시하는 도면.

도 8은 종래의 EEPROM의 컬럼 구제와 블록 구제의 원리를 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

MC : 메모리 셀

Psub : p형 기판

Nwell : n형 well 영역

Pwell : p형 well 영역

S : 소스

D : 드레인

FG : 부유 게이트

CG : 제어 게이트

WL : 행선(워드선)

BL : 열선(비트선)

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 본 발명의 일 실시예에 의한 EEPROM의 구성을 도시하는 회로도이다. 여기서는, 메모리 셀 어레이는, 예를 들면 2개의 뱅크 BANK0, BANKi를 구비하고, 한쪽의 뱅크 BANK0의 기입/소거 실행 중에 다른 쪽의 뱅크 BANKi의 판독을 가능하게 하는, 소위 듀얼 워크를 실현한 예를 제시하고 있다. 이와 같은 듀얼 워크를 실현하기 위해서, 어드레스 신호, 감지 증폭 회로, 각 불량 어드레스 검지 회로 등을 Read용, Auto용의 2중으로 갖는 구성으로 하고 있고, 각 회로명이나 신호명에, Rcad용은 "R"을, Auto용은 "A"를 붙여서 구별짓고 있다.

각 정규(본체) 뱅크 BANK0, BANKi는 각각 복수개의 정규(본체) 블록(정규 코어) BLKi에 의해 구성된다. 각 블록 BLKi가 데이터 소거의 단위이다. 이들 뱅크 BANK0, BANKi 내의 블록 BLKi의 불량 구제를 위해서, 적어도 하나(바람직하게는 복수개)의 구제 블록(스페어 블록, 용장 셀 블록) BRDBLKi를 갖는 구제 뱅크(스페어 뱅크, 용장 뱅크) BANKBRD0이 설치되어 있다.

도 2는 각 블록 BLKi의 구체적인 구성과 그 주변 회로 구성을 도시하고 있다. 블록 BLKi는 본체 메모리 셀 어레이 MMA와 그 불량 컬럼을 1 내지 수 컬럼 단위로 구제하기 위한 구제 메모리 셀 컬럼(스페어 컬럼 셀 어레이, 즉 용장 컬럼 셀 어레이) MMACRD를 갖는다. 본체 메모리 셀 어레이 MMA는, 메모리 셀 MC를 행렬 형상으로 배열하여 구성된다(도 7을 참조). 열 선택 디코더(컬럼 디코더) CD 및 열 선택 게이트(컬럼 게이트) CG에 의해 비트선 선택이 행해지고, 행 선택 디코더(로우 디코더) RD에 의해 워드선 선택이 행해진다.

구제 메모리 셀 컬럼 MMACRD는 수 컬럼 단위(예를 들면, 4 컬럼 단위)로, 또한, 수 세트(예를 들면, 2 세트)분 탑재하는 구성으로 되어 있다. 구제 메모리 셀 컬럼 MMACRD는, 구제용 열 선택 게이트(스페어 컬럼 게이트) RCG와, 로우 디코더 RD에 의해 선택된다. 각 블록 코어 BLKi에는 또한, 블록 선택용 블록 디코더 BD가 설치되어 있다.

본체 메모리 셀 어레이 MMA의 데이터는 j개의 컬럼 게이트 CG(도 2에서는 그 중 1개만 도시하고 있다) 및 j개의 데이터선 DLj(도 2에서는 그 중 1개만 도시하고 있다)를 통해 j개의 감지 증폭 회로 SAj(도 2에서는 그 중 1개만 도시하고 있다)에 입력되고, 감지 증폭 회로 SAj에 의해서 증폭되어 SAOj로서 출력된다. 또한, 구제 메모리 셀 컬럼 MMACRD는, k개의 스페어 컬럼 게이트 RCG(도 2에서는 그 중 1개만 도시하고 있다) 및 k개의 데이터선 RDLk (도 2에서는 그 중 1개만 도시하고 있다)를 통해 k개의 구제용 감지 증폭 회로 RSAk(도 2에서는 그 중 1개만 도시하고 있다)에 입력되어, 감지 증폭 회로 RSAj에 의해서 증폭되어 RSAOk로서 출력된다.

구제 블록 BRDBLKi(도 1을 참조)는, 본체 블록 BLKi와 마찬가지의 구성을 갖는다.

도 1을 다시 참조하면, 각 뱅크 BANK0, BANKi에 설치된 전원 디코더 VD에는 기입이나, 소거 시의 내부 전압의 전환이나, 각 메모리 셀의 선택을 행하는 회로 등이 포함된다. Read용과 Auto용의 전환은, 기입, 소거 실행 중에 "H"로 된다. 비지 신호 Busy0, i가 전원 디코더 VD로 입력되고, BUSY="L"일 때에는, Read용, "H"일 때에는 Auto용이 각각 선택된다.

컬럼 구제를 위한 불량 어드레스 정보는 불량 컬럼 어드레스 기억 회로 CRDFUSE에 기억된다. 전원 투입 시 등에, 불량 어드레스 기억 회로 CRDFUSE에 기억된 어드레스 정보가 판독되어, 불량 어드레스 래치 회로 CRDLAT에 래치된다.

블록 코어 구제를 위한 불량 블록 어드레스 정보는, 불량 블록 어드레스 기억 회로 BRDFUSE에 기억된다. 이 불량 블록 어드레스 기억 회로 BRDFUSE에 기억된 어드레스 정보도, 전원 투입을 검출하여, 불량 블록 어드레스 래치 회로 BRDLAT에 래치된다.

어드레스 버퍼 ADBF로부터는, 컬럼 어드레스 신호 ADCi, 로우 어드레스 신호 ADRi 및 블록 어드레스 신호 ADBi가 출력되고, 이들은 각각 컬럼 디코더 CD, 로우 디코더 RD 및 블록 디코더 BD로 보내진다. 어드레스 버퍼 ADBF로부터는 불량 컬럼 어드레스와의 비교를 위한 컬럼 어드레스 신호 RDADCi(ADCi와 동일해도 되지만, 출력 타이밍을 변경하는 것도 가능함)가 출력된다. 불량 컬럼 어드레스 검지 회로 CRDHIT는 불량 어드레스 래치 회로 CRDLAT의 출력 CRDi와, 어드레스 버퍼 ADBF로부터의 출력 RDADCi를 비교하여, 불량 어드레스를 검지한 경우에 치환 신호HITCOL="H"를 출력한다. 또한, HITIO로부터 불량 IO 정보를 출력한다.

멀티플렉서 MUX는 치환 신호 HITCOL, HITIO를 받아, 감지 증폭 회로 SAj의 출력을 소정의 구제용 감지 증폭 회로의 출력 RSAk로 치환하여, DSj로서 출력한다. DSj는 도시하지 않은 출력 버퍼를 통해서, 외부 단자에 출력된다. 그에 따라, 불량 어드레스에 대하여, 열 단위로의 구제를 가능하게 하고 있다.

어드레스 버퍼 AOBF로부터는 또한, 불량 블록 어드레스와의 비교를 위한 블록 어드레스 신호 RDADBi(ADBi와 동일해도 되지만, 출력 타이밍을 변경하는 것도 가능함)가 출력된다. 불량 블록 어드레스 검지 회로 BRDHIT는 불량 블록 어드레스 래치 회로 BRDLAT의 출력 BRDi와 어드레스 버퍼 ADBF로부터의 출력 RDADBi를 비교하여, 불량 블록 어드레스를 검지한 경우에 치환 신호 HITBLKi="H", HITBLKB="L"를 출력한다. HITBLKB가 불량 블록의 디스에이블 신호로 된다. 디스에이블 신호 HITBLKB는 본체 블록 BLKi의 블록 디코더에도 입력되어 있어, 본체 블록을 강제적으로 비선택 상태로 한다. 그리고 구제(용장) 블록 BRDBLKi의 블록 디코더에 입력된 치환 신호 HITBLKi 신호에 의해, 용장 셀 블록이 선택 상태로 된다.

불량 어드레스 기억 회로 CRDFUSE 및 BRDFUSE는 기억 소자로서, 예를 들면 메모리 셀 어레이의 불휘발성 메모리 셀과 동일한 구조의 불휘발성 메모리 트랜지스터가 이용된다. 단, 이 불량 어드레스 기억 회로 CRDFUSE 및 BRDFUSE의 기억 소자는 본체 메모리 셀과 독립으로 설계할 수도 있다. 예를 들면, 전원 투입 시에 기억 정보를 불량 어드레스 래치 회로에 래치하지만, 이 때의 워드선 전압은 예를 들면, 전원 전압을 사용하는 경우가 있다. 이 경우, 전원 전압이 낮으면(예를 들면, 2V), 소거 상태의 메모리 셀의 임계치를 낮게 할 필요가 있다. 이와 같이 소거 상태의 메모리 셀의 임계치를 낮추기 위한 소거 시간은 중성 상태의 셀의 임계치에 의존하기 위해서, 불량 어드레스 기억 회로의 기억 소자인 메모리 트랜지스터의 임계치는 본체 셀에 비교하여 낮은 것이 바람직하다.

도 5는 이들 사정을 고려한 본체 메모리 셀과 불량 어드레스 기억 회로의 메모리 트랜지스터와의 비교를 도시하고 있다. 예를 들면, 본체 메모리 셀에는 도 5a에 도시한 바와 같이, 임계치 조정을 위한 채널 이온 주입이 행해진다. 불량 어드레스 기억 회로의 메모리 트랜지스터에는 도 5b에 도시한 바와 같이 채널 이온 주입을 행하지 않고, 임계치를 낮게 유지한다. 또한 이 경우, 불량 어드레스 기억 회로의 기억 소자에서는, 소위 펀치-스루 내성(Tr의 누설)이 문제가 될 가능성이 있다. 이것에 대해서는, 본체 셀의 게이트 길이(채널 길이) L0에 대하여, 도 5c에 도시한 바와 같이, 보다 큰 게이트 길이 L1을 갖게 하는 것이 유효하게 된다.

비지 디코더 BUSYDEC는, 치환한 구제 블록이 어느 뱅크에 속하는지를, BRDFUSE 정보로부터 작성하고, 원하는 비지 신호 BUSY에 동기하는 신호 RDBUSYi를 생성하는 디코드 회로이다.

본 실시예에서는, 블록 구제와 컬럼 구제의 구제 영역이 겹치는 경우의 대책으로서, 컬럼의 불량 어드레스 검지 회로 CRDHIT 내에 구제 블록 검지 회로 CRDBRDHIT를 포함하는 구성으로 하고 있다. 동시에, 불량 정규 셀 블록의 불량 어드레스 검지 회로 BRDHIT측에는 불량 정규 셀 블록의 인코드 회로 ENC 회로가 설치된다. 구제 블록 검지 회로 CRDBRDHIT에는 불량 블록 어드레스 검지 회로 BRDHIT와 동일하게 블록 어드레스 신호 RDADBi 및 블록의 구제 어드레스 래치 회로 BRDLAT의 출력 BRDi가 입력된다. 구제 블록 검지 회로 CRDBRDHIT에는 또한, 블록 구제의 히트 신호 HITBLK와, 인코드 회로 ENC의 출력 NECi가 입력된다. 인코드 회로 ENC는 불량 블록 어드레스 검지 회로 BRDHIT의 출력을 인코드하여 어떤 블록이 불량 정규 셀 블록인지를 나타내는 출력 ENCi를 출력한다.

그리고 본 실시예에 있어서는, 컬럼 구제시에는, 불량 컬럼 어드레스 검지 회로 CRDBRDHIT에 입력된 블록 구제의 히트 신호 HITBLK가 "L"인 경우(블록 구제가 행해지지 않은 경우), 불량 컬럼 어드레스 검지 회로 CRDBRDHIT는 이미 프로그래밍되어 있는 불량 컬럼 어드레스 RDADBi에 대한 비교가 유효하게 되어, 컬럼 구제의 치환 신호를 출력한다.

한편, 블록 구제의 히트 신호 HITBLK가 "H"인 경우(블록 구제가 행해져 있는 경우), 구제 블록 검지 회로 CRDBRDHIT에서는 인코더 회로 ENC의 출력 ENCi에 대한 비교가 유효하게 된다. 그리고, 구제 블록에 대하여 이미 프로그래밍되어 있는 컬럼 구제의 치환 신호 출력을 무효로 한다. 그리고, 블록 단위로 치환된 용장 셀 블록에 대하여 컬럼 불량이 있었던 경우에 다시 프로그래밍되는 컬럼 구제에 대한 치환 신호 출력을 유효로 하는 제어가 행해진다.

도 3은 불량 컬럼 어드레스 검지 회로 CRDHIT의 구체적인 구성이다. EXNORBLKi는 블록 어드레스 신호 RDADBi와 불량 블록 어드레스 래치 회로 BRDLAT의 출력 신호 BRDi를 비트마다 비교하는, 블록 어드레스 비교 회로로서의 복수의 EXNOR 게이트이다. EXNORCLj는 컬럼 어드레스 신호 RDACj와 불량 컬럼 어드레스래치 회로 CRDLAT의 출력 신호 CRDi를 비교하는, 컬럼 어드레스 비교 회로로서의 복수의 EXNOR 게이트이다.

또한, EXNORRDk는 불량 블록 어드레스 검지 회로에 부가된 인코드 회로 ENC의 출력 ENCj와 불량 블록 어드레스 래치 회로 BRDLAT의 출력 BRDi를 비교하는, 구제 블록 검지 회로로서의 EXNOR 게이트이다.

게이트 EXNORBLKi의 출력은 제1 NAND 게이트 NAND1에 입력되고, 게이트 EXNORRDk의 출력은, 제2 NAND 게이트 NAND2에 입력된다. 게이트 EXNORCLj의 출력은 NAND 게이트 NAND1 및 NAND2에 입력된다. 여기서, 게이트 EXNORBLKi 및 EXNORCLj가 도 1에서의 불량 컬럼 어드레스 검지 회로 CRDHIT의 본체 부분이고, 게이트 EXNORRDk가 이 불량 컬럼 어드레스 검지 회로 CRDHIT에 부가된 불량 블록 검지 회로 CRDBRDHIT에 상당한다.

블록 구제가 행해지지 않은 어드레스(HITBLK="L")에서는, 제1 NAND 게이트 NAND1이 활성 상태로 된다. 이에 따라, 게이트 EXNORBLKi 및 EXNORCLj의 비교 결과에 의해 컬럼 치환을 행하는 히트 신호 HITC 신호를 출력한다. 또한, 블록 구제가 행해지는 어드레스(HITBLK="H")에서는, 제1 NAND 게이트 NAND1은 비활성 상태로 된다. 이 결과, 그 후, 이미 프로그래밍되어 있는 불량 컬럼 어드레스에 대응하는 블록이 불량으로 된 경우에는, 그 컬럼 치환의 히트 신호의 출력이 무효로 된다.

그리고 HTTBLK 신호가 "H"일 때에는 제1 NAND 게이트 NAND1을 대신하여 제2 NAND 게이트 NAND2가 활성 상태로 되어, 게이트 EXNORRCLj, EXNORRRDk의 검지 결과에 의해, 히트 신호 HITC를 출력한다. 즉, 불량 블록 구제를 행하는 용장 셀 블록내의 불량 컬럼 어드레스의 어드레스 기억 회로 CRDFUSE에의 프로그래밍 결과에 기초하는 게이트 EXNORRCLj의 출력과, 구제 블록을 검지하는 게이트 EXNORRDk의 출력에 의해, NAND 게이트 NAND2가 히트 신호 HITC를 출력한다.

실제의 반도체 기억 장치에서는, 본 회로 CRDHIT는 복수개 포함되어 있고, 각 HITC 신호의 OR 신호가 용장 컬럼의 감지 증폭기 RSA를 활성으로 하기 위한 신호 HITCOL이 된다. 불량 IO 정보인 HITIO는 불량 IO의 감지 증폭기 치환을 위한 신호로 된다. 또 NAND 게이트 NAND1, NAND2에 입력되는 인에이블 신호 ENABLE는, 불량 어드레스 기억 회로 CRDFUSE가 프로그래밍되지 않은 전체 "1" 상태를 실수로 유효로서 취급하는 일이 없도록, 어드레스 데이터와는 별도로 불량 어드레스 기억 회로 CRDFUSE 내에 프로그래밍된다.

도 4는 불량 블록 어드레스 검지 회로 BRDHIT의 구체적인 구성을 도시하고 있다. EXNORBLKi는 블록 어드레스 신호 RDADBi와 불량 블록 어드레스 래치 회로 BRDLAT의 출력 신호 BRDi를 비트마다 비교하는, 어드레스 비교 회로로서의 복수의 EXNOR 게이트이다. 이 게이트 EXNO RBLKi의 출력이 전부 "H"로 되면, AND 게이트 AND에 의해, 히트 신호 HlTBLKi가 구제 블록 선택 신호로서 출력된다.

인에이블 신호 ENABLE는 이 회로를 활성으로 하는 신호이고, 한편 디스에이블 신호 DISABLE는, 회로를 활성으로 한 후에, 용장 셀 블록에 새롭게 불량이 발견되는 등에 의해 이것을 무효로 하고자 하는 경우에 "H"로 되는 신호이다. 이들 인에이블 신호 ENABLE 및 디스에이블 신호 DISABLE도, 어드레스 기억 회로 BRDFUSE에 불량 어드레스와 함께 프로그래밍된다.

실제의 메모리에서는, 본 회로가 복수개 포함되어 있고, 각각의 히트 신호 HITBLKi 신호의 OR 신호가 치환 신호 HITBLK로서 출력되고, 그 반전 신호가 본체 블록 디스에이블 신호 HITBLKB로 된다.

이상과 같이, 본 실시예에 따르면, 컬럼 구제 후의 정규 셀 블록을 블록 구제한 후에, 그 구제 블록(용장 셀 블록) 내에 불량 컬럼이 있는 경우에, 앞의 컬럼 구제를 무효로 하여, 용장 셀 블록 내의 불량 컬럼 구제를 행할 수 있다. 이에 따라, EEPROM의 불량 구제 효율을 올리는 것이 가능해진다.

또, 본 실시예에 있어서, 바람직하게는 강제적으로 블록 구제의 치환 신호 HITBLKi 신호를 "H"로 하는 테스트 회로를 탑재함으로써, 강제적으로 용장 셀 블록 BRDBLKi를 선택할 수 있도록 한다. 즉, 도 1에 도시한 바와 같이, 불량 블록 어드레스 검지 회로 BRDHIT에 외부로부터 테스트 신호 TEST를 입력하여, 치환 신호 HITBLKi를 강제적으로 "H"로 하여, 용장 셀 블록 BRDBLKi의 테스트를 행하는 테스트 모드를 구비한다. 이에 따라, 용장 셀 블록 BRDBLKi의 컬럼 불량을 사전에 발견하고, 이것을 프로그래밍하여 컬럼 구제를 행하도록 하면, 양품 선별 테스트의 자유도가 보다 높은 것으로 된다.

또한, 본 실시예에서는, 블록 내를 단위 컬럼 셀 어레이마다 구제하는 컬럼 구제와 블록 구제의 조합에 대하여 설명하였지만, 블록 내를 단위 로우 셀 어레이(1 내지 수로우)마다 구제하는 로우 구제와 블록 구제의 조합에 대해서도 본 발명은 마찬가지로 적용할 수 있다. 즉, 구제 영역이 겹치는 것이 있고 또한 구제 범위의 크기가 서로 다른 2 종류 이상의 구제 회로를 갖는 불량 구제 방식을 채용한 반도체 기억 장치에 대하여, 본 발명은 유효하다.

또한, EEPROM에 한하지 않고, DRAM 등의 다른 반도체 기억 장치에도 마찬가지로 본 발명은 적용할 수 있다.

또한 불량 어드레스 기억 회로로서, 불휘발성 메모리 셀과 마찬가지의 기억 소자를 이용할 수 있을 뿐만 아니라, 전기적 퓨즈를 이용하는 것도 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면, 구제 영역이 서로 다른 2종류의 구제 회로를 구비한 경우에, 이들의 간섭에 의한 구제 효율의 저하를 초래하지 않고, 높은 불량 구제 효율을 실현할 수 있는 반도체 기억 장치가 제공된다.

추가의 이점 및 변경이 당업자에 의해 실시될 수 있다. 따라서, 넓은 의미에서 본 발명은 본 명세서에 설명되고 도시된 특정 설명 및 내표 실시예에 제한되는 것이 아니다. 따라서, 첨부되는 특허 청구 범위 및 그 균등물에 의해 정의되는 일반적인 발명의 사상 또는 범위로부터 벗어나지 않고 다양한 변경을 행할 수 있다.

Claims

각각 복수의 메모리 셀을 배열하여 구성되는 복수의 메모리 셀 블록과,

상기 각 블록마다 설치되고 블록 내의 불량 셀 어레이를 구제하는 제1 용장 셀 어레이와,

상기 복수의 메모리 셀 블록에 대응하여 설치되고, 불량 블록을 구제하는 용장 셀 블록과,

상기 용장 셀 블록에 설치되고, 용장 셀 블록 내의 불량 셀 어레이를 구제하는 제2 용장 셀 어레이와,

상기 메모리 셀 블록 내의 불량 셀 어레이의 어드레스를 기억하는 제1 어드레스 기억 회로, 및 그 기억된 어드레스 신호와 외부로부터의 어드레스 신호를 비교하여, 상기 불량 셀 어레이를 상기 제1 용장 셀 어레이로 치환하는 치환 신호를 출력하는 제1 어드레스 검지 회로를 갖는 제1 불량 구제 회로와,

상기 복수의 메모리 셀 블록의 불량 블록 어드레스를 기억하는 제2 어드레스 기억 회로, 및 그 기억된 어드레스 신호와 외부로부터의 어드레스 신호를 비교하여, 상기 불량 블록을 상기 용장 셀 블록으로 치환하는 치환 신호를 출력하는 제2 어드레스 검지 회로를 갖는 제2 불량 구제 회로

를 포함하고,

상기 제1 불량 구제 회로는, 상기 제2 불량 구제 회로가 실행되지 않은 어드레스에서는, 상기 제1 어드레스 검지 회로로부터 출력되는 치환 신호를 유효로 하여 출력하고, 상기 제2 불량 구제 회로가 실행되는 어드레스에서는, 상기 용장 셀 블록 내의 상기 제2 용장 셀 어레이로부터 판독되는 치환 신호를 유효로 하여 출력하는 게이트 회로를 갖는 반도체 기억 장치.
제1항에 있어서,

상기 제1 불량 구제 회로는, 상기 제2 불량 구제 회로의 출력에 의해, 상기 제1 어드레스 검지 회로에 의한 출력 치환 신호를 무효로 하여, 이 치환 신호를 출력하지 않도록 상기 게이트 회로를 제어하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 불량 구제 회로는, 상기 제2 불량 구제 회로로부터의 출력 치환 신호에 기초하여, 상기 메모리 셀 블록 내의 불량 블록을 검출하고, 그 검출 결과에 의해 상기 용장 셀 블록 내의 상기 제2 용장 셀 어레이로부터 판독된 출력 치환 신호를 유효로 하여, 이 출력 치환 신호를 출력하도록 상기 게이트 회로를 제어하는 불량 블록 검출 회로를 갖는 반도체 기억 장치.
제1항에 있어서,

상기 복수의 메모리 셀 블록은, 복수의 뱅크로 그룹 분류되어 있고, 임의의 뱅크에서 데이터의 소거 또는 기입 실행 중에 다른 뱅크에서 데이터 판독을 가능하게 하는 반도체 기억 장치.
제1항에 있어서,

테스트 신호를 입력함으로써, 상기 제2 불량 구제 회로로부터 블록 치환 신호를 출력시켜, 상기 용장 셀 블록 내의 테스트를 행하는 테스트 모드를 갖는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은, 전기적으로 소거 재기입 가능한 불휘발성 메모리 셀인 반도체 기억 장치.
제6항에 있어서,

상기 제1 및 제2 어드레스 기억 회로의 기억 소자는, 상기 불휘발성 메모리 셀과 동일한 구조의 전기적으로 소거 재기입 가능한 불휘발성 메모리 트랜지스터인 반도체 기억 장치.
제7항에 있어서,

상기 불휘발성 메모리 트랜지스터는, 상기 불휘발성 메모리 셀보다 낮은 임계치 전압으로 설정되는 반도체 기억 장치.
제7항에 있어서,

상기 불휘발성 메모리 트랜지스터는, 상기 불휘발성 메모리 셀보다 긴 채널 길이를 갖는 반도체 기억 장치.